JP3926417B2 - 表示制御装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は１つまたは複数のデータ行を記憶可能な表示装置を制御する表示制御装置およびそのような制御装置を内蔵したシステムに関する。
【０００２】
【従来の技術】
従来のLCDパネル駆動装置は陰極線管（CRT）用に設計された制御装置をもとに開発されたものであり、一定した画素出力を供給するように設計され、したがって均一なデータ転送を必要とするものである。その結果、このような装置は永久的クロックと高速なメモリアクセスを必要とする同期装置であった。より高い帯域を必要とするより複雑な表示装置では、クロック信号の生成と回路内でのクロック信号の安定性の維持に使用されるゲート数の比率が高くなる。その結果表示システムの電力消費が増大する。また、多くのCRT制御装置およびこれから派生するLCD駆動装置は、表示装置が古いグラフィックスアダプタにも対応できるような互換性を持つように構成される。このことは、ほとんどのアプリケーションではロジックのかなりの部分が実際には用いられないことを意味し、ゲート数に大きな影響を与える。
【０００３】
また、同期動作によってメモリアクセスのタイミングには厳密な制限が加わり、ホストまたは他のメモリインターフェースが高速なメモリアクセスを必要とする場合、またはペンインターフェース、ビデオソース、他のホスト、他の表示装置といった他のインターフェースが多数ある場合にはVRAM等の高速で高価なメモリを使用しなければならない場合がある。装置メモリから表示装置に送出される前のデータを受け取り、ホストアクセスと表示装置アクセスの間のバッファとして機能するフレームバッファまたは半フレームバッファ（“フレームアクセラレータ”と呼ばれることが多い）を設けることによって、融通性とホストによるアクセスを増大させるコンピュータグラフィックスシステムが存在する。しかし、このようなシステムには追加のメモリが必要であり、そのためコストが増大する。ヨーロッパ特許公開公報A-0228135号には、CRT表示装置と１つまたは複数の他の資源との間で表示装置メモリをプログラム可能に共用するための構成が説明されている。この構成では、データ転送は基本的には同期的であり、ある種のモードでは、表示処理とメモリへの更新アクセスをソフトウエア制御のもとにインターリーブすることができる。
【０００４】
【発明が解決しようとする課題】
ポータブルコンピュータの普及に伴なって、メモリの他のユーザーに良好なレベルのメモリアクセスを提供しながら中程度の速度のメモリを使用することができ、また多大な追加メモリを必要とすることなく比較的低コストで製造することのできる電力消費の少ない表示制御装置の必要性が高まっている。
【０００５】
【課題を解決するための手段】
この発明の発明者は、多くの非CRT型表示装置が表示に先だち行を記憶する本来的な能力を有し（たとえば、LCD列駆動装置内のデータレジスタ）、そのためデータ転送を異なるクロックに同期し直すことができるという点を効果的に利用することが可能であることを発見した。たとえば、ねじれネマティック（TN）または超ねじれネマティック（STN）LCDにおいては、光学的効果がある時間枠中の電圧のRMS平均値に作用する。順次アクセスされる行レジスタが前の行時間中にデータを蓄積し、データ転送中の不均一性が許容可能となる、行同期時間のばらつきはLCDの光学的差異となって現われ、この種のLCDの多くは行同期時間のばらつきを最大で５％まで許容可能であり、“ワンオフ”ばらつきは典型的には50-100％である。
【０００６】
アクティブマトリクスLCD（AMLCD）では、液晶は印加される電圧によって駆動される。行アクセス時間はあまり重要ではなく、したがって行内および行間の不均一はいずれも許容可能である。画素駆動電圧を安定化させるために最小行アクセス時間が必要であるが、フレームレートは重大な光学干渉を生じることなく通常50-100％変えることができる。
【０００７】
双安定技術においては、材料の電圧保持率は無限大とみなすことができ、したがって不均一なデータ転送を許容することができる。
【０００８】
したがって、本発明は広義には上述した技術、およびたとえばシリコン上LC、デジタルマイクロミラー、ポリシリコン光バルブなどの“オンシリコン(on silicon)”技術のような技術を含めて、固有のまたは付随するレジスタまたは記憶装置を有する非CRT表示装置に適用される。
【０００９】
このような表示装置においては、非同期調停およびメモリアクセス・プロトコルによって、表示装置と他のメモリユーザーの間でメモリアクセスを有効に割り当てることができる。これに基づいて、本発明者は、表示装置および他のユーザーによるメモリへの効果的なアクセスを提供し、低速で低コストの大容量メモリを用いて実施することのできる、非CRT表示装置用の表示制御装置を開発した。この制御装置においてはCRT表示装置から派生した回路に比べてゲート数が大幅に低減され、その結果電流消費が低減される。
【００１０】
したがって、本発明はその一側面において、
表示すべきデータを記憶するメモリ手段と、
表示すべきデータの１つまたは複数の行またはその一部を記憶することのできる手段を有する表示手段と、
前記のメモリ手段へのアクセスを必要とする１つまたは複数の他のインターフェース手段と、
前記の表示手段および他のインターフェース手段による競合するメモリアクセス要求を調停して前記の表示手段と前記の１つまたは複数の他のインターフェース手段によるメモリアクセスをインターリーブするメモリアクセス制御手段であって、使用時に前記のメモリ手段から前記の表示手段への不均一または非同期のデータ転送を実行するように動作可能であるメモリアクセス制御手段と、を備える表示システム用の表示制御装置を提供する。
【００１１】
不均一または非同期のデータ転送を用いることによって、同期動作によるタイミングに対する制約の多くが排除され、表示装置と他のメモリユーザーによる自由で最適なメモリアクセスが可能になり、性能に対する影響と表示装置または他のメモリインターフェースの設計上の制約が最小限となる。
【００１２】
ヨーロッパ特許公開公報A-0228135号のものに比べて、本発明の表示制御装置の実施例では、インターリービングをソフトウエア制御ではなく競合するメモリアクセス要求によって行なうことが可能である。このことは、この制御装置がはるかに自由度が大きく、“動的な”インターリービングが可能であることを意味する。すなわち競合する要求によって必要とされるときにのみインターリービングが行なわれる。
【００１３】
クロック速度が十分速ければ不均一なデータ転送を同期的に実行することができる。バッファ手段は表示手段の一部とするかまたは制御装置の一部とすることができる。
【００１４】
メモリアクセス制御手段は優先順位決定技術を実行することが好ましい。この技術はメモリアクセス要求の相対的優先順位を決定し、優先順位に基づいて要求間の調停を行なう。メモリアクセス要求の競合がある場合、メモリアクセス制御手段は、前記の表示手段の行周期の少なくともかなりの部分において前記の表示手段と１つまたは複数の他のインターフェース手段による前記のメモリ手段へのインターリーブされたアクセスを可能にするのが好ましい。インターリーブ率は固定としても可変としてもよい。インターリーブ率を可変とする場合、その率は、各行周期中に、現データ行のアクセス済みの部分を判定し、現データ行のまだアクセスされていない部分にしたがって調整することができる。
【００１５】
さまざまな形態の不均一または非同期転送を採用することができるが、メモリアクセス制御手段には前記の手段によるメモリアクセス要求または前記の他のインターフェース手段によるメモリアクセス要求に応じて非同期ハンドシェークを用いることが好ましい。
【００１６】
また、本発明は他の側面において、上述した表示制御装置を内蔵した表示システムおよび上述した装置において実施されるメモリアクセスとデータ転送を制御する方法を提供するものである。
【００１７】
したがって、他の側面において、本発明は、
表示すべきデータを記憶するメモリ手段と、
表示すべきデータの１つまたは複数の行またはその一部を記憶しメモリ手段へのアクセスを必要とする表示手段と、
メモリ手段へのアクセスを必要とする１つまたは複数のインターフェース手段と、
前記の表示手段と前記の他のインターフェース手段による競合するメモリアクセス要求を調停して前記の表示手段と前記の１つまたは複数の他のインターフェース手段によるメモリアクセスをインターリーブし、メモリ手段から表示手段への不均一または非同期のデータ転送を実行するよう動作可能なメモリアクセス制御手段とを備える、表示システム用の表示制御装置を提供する。
【００１８】
前記の表示手段は、液晶表示装置であるのが好ましい。典型的な構成においては、表示手段は、表示手段に行または列駆動データを印加する行または列駆動手段を含み、さらに１つまたは複数の行またはその一部を前記の行または列駆動手段への転送に先だって記憶するシフトレジスタ手段を含む。
【００１９】
一構成において、前記のメモリアクセス制御手段は、表示手段および１つまたは複数のインターフェース手段からの競合するメモリアクセス要求に応じて、表示手段および１つまたは複数のインターフェース手段によるメモリ手段のアクセスに対し、固定のインターリーブ率を適用する動作をする。
【００２０】
他の構成では、前記のメモリアクセス制御手段は、表示手段および１つまたは複数のインターフェース手段によるメモリ手段のアクセスに対し、ある特定の行周期においてまだ表示手段に転送されていない現データ行の割合に依存する可変のインターリーブ率を適用する動作をする。
【００２１】
また、このメモリアクセス制御手段は、ある特定の行周期において、前記の他のインターフェース手段のうちの１つまたは複数に対して、メモリ手段への限られた期間の優先アクセスを与える動作をする。ただし、これは、その結果残る行周期内に、表示データの行のほぼ全体をアクセスすることができるときに限られる。
【００２２】
【発明の実施の形態】
図１を参照すると、LCDパネル制御装置10は、表示パネル14を駆動する表示駆動装置（表示ドライバとも呼ばれる）12、メモリ/インターフェースブロック16、フレームメモリ18およびホストコンピュータ20からなる。メモリインターフェースブロック16は、メモリアクセスのための非同期転送プロトコルを実行し、表示駆動装置12とメモリインターフェースブロック16内に示す１つまたは複数の他のインターフェース間でのメモリアクセス要求の調停を実行する。この例では、LCDパネル14は表示に先だって１行のデータを記憶する行入力バッファを有する。表示装置は、データが行同期パルスによって表示電極にクロックされるとき、データの完全な行が行周期の最後までバッファ内に存在するようにできるならば、データを単一ブロックまたはより小さいいくつかのブロックで受け取ることができる。
【００２３】
図２に示すように、従来のLCD表示パネル14は、通常行選択ロジックおよびレベルドライバ17、列行シフトレジスタ19および列データラッチおよびレベルドライバ21を有するLCD素子15からなる。行ドライバ17はより単純であり、素子15の各行を選択電圧レベルで駆動し、各行同期パルスに応じて一度に１つの列を選択する。列ドライバ21は、データが上述したシフトレジスタ19にシフトされたときこれをラッチすることによってレベルドライバ上の列駆動データを１行周期だけ保持する。行同期パルスによってデータが保持されると、次のデータ行をレジスタにシフトすることができる。したがって、表示パネル14はシフトレジスタ19の形態の固有の行記憶装置を有し、ある限度内で、このシフトレジスタには前の行周期内の任意の時点で次に表示すべき行のデータを入れることができる。
【００２４】
ペン入力装置20を有するこのLCDパネル制御装置の例では、データ操作の必要性を最小にするため、フレームメモリ18をインキング面18’で増大させている。このように、ペン入力装置で手書きされた注記を付したテキストのページは、インキング面18’をその手書きの注記を含むように修正することを必要とするだけである。
【００２５】
表示ドライバ12は、表示パネル14に適正なクロックと同期信号を供給し、メモリからの転送の度にアドレス発生器26をインクリメントする制御信号発生器24を含む。また、制御信号発生器24は、次に説明する非同期要求確認プロトコルを用いて、メモリアービター28を介してメモリフレーム18からのデータに対する要求を開始する。このような要求に応じて、データがフレームメモリ18からメモリアービター28を介してデータミキサー30に転送され、データミキサー30は、メモリフレーム18およびインキング面18’からのデータを組み合わせて表示すべき特定の画素の出力値に対応する１つのデータワードにする。データミキサー30からの出力はグレースケール発生器32に渡され、グレースケール発生器32は、LCDパネル14が独自のグレースケール機能を有しないとき、空間と時間上のディザ（spatio-temporal dither）を生成する。グレースケール発生器32の出力は、各画素の駆動に対応した２進データビットである。これがLCDパネル14に供給され、そのデータ行が終了し制御信号発生器が行同期パルスを出力して次の画素行を表示させるまで、列行シフトレジスタ19に一時的に記憶される。
また、メモリ/インターフェースブロック16は、他に２つのインターフェースすなわちホストコンピュータ20に接続されたホストインターフェース34およびペンアクセス36を有する。ホストインターフェース34は、ホスト20がフレームメモリ18、インキング面18’に対して１ないし４画素のデータの読み出しまたは書き込みを行なうことを可能にする。ホストインターフェース34は、物理的メモリアドレスに任意の（x, y）アドレスをマップし、また64ビットワード内にこのデータ位置をマップする。ペンアクセス36は、（x, y）ポインタに指示されてインキング面18’に１画素書き込みアクセスを行なう。ホストインターフェース34とペンアクセス36は、いずれも非同期要求確認プロトコルを用いてメモリアービター28からのデータ要求を開始することができる。
【００２６】
この例では、データはメモリに記憶され、“二重走査”動作を行なう。すなわち表示画面の半分ずつに分けられた２つの行のデータが表示パネル14の上部および下部の列ドライバに同時にクロックされる。構成を容易にするために、図２には１組の列ドライバのみを示す。データはフレームメモリ18、インキング面18’にインターリーブされて記憶される。フレームメモリ18とメモリアービターの間のデータバスの幅は64ビットであり、各アドレスで上画面と下画面にそれぞれ32ビットが用いられる。各32ビットワード内で、４つの画素のデータが記憶される。４ビットがフレームメモリ18の面に４ビットがインキング面18’に記憶される。この例ではフレームデータは、実際にはインターリーブされるが、ここに説明したハードウエア・アドレスマッピングによれば、他のインターフェースには連続的な二次元平面として現われる。
【００２７】
動作時には、メモリアービター28は、表示駆動装置12、ホストインターフェース34およびペンアクセス36のための２行４位相非同期要求確認プロトコルを用いた非同期バス制御を行なう。
【００２８】
制御信号発生器20、ホストインターフェース28およびペンアクセス32のうちの２つまたはそれ以上からのメモリアクセス要求が競合する場合、アービター28は調停を行なって、各行周期において表示駆動装置がそのデータ行を構成するに十分なメモリサイクルだけメモリにアクセスできるようにする。これは、２つの方法で行なうことができる。すなわち、競合する要求に応じて表示装置のメモリアクセスと非表示装置のメモリアクセスの間のインターリーブ率を固定するか、または各行周期に表示装置に送られたデータ行の比率に応じて修正することのできる可変インターリーブ率を用いて行なうことができる。
【００２９】
第１の構成では、インターリーブ率は行周期とメモリアクセスサイクルのタイミングを考慮して選択され、最悪の場合でも他のメモリユーザーから絶えずメモリアクセス要求があるときには表示駆動装置12が各行周期中に表示装置に対する完全なデータ行を構成するに十分なメモリアクセスサイクルを持つようにしている。したがって、この例ではアービターは、通常、表示装置と非表示装置のメモリアクセスサイクルのインターリーブ率を２：１とするが、他の組み合わせや他の表示装置およびメモリに対しては異なる固定比率を適用することもできる。
【００３０】
可変または適応型の実施態様においては、アービター28は、各行周期中に表示装置に設定すべき各データ行がどれだけアクセスされたか、および/または未アクセス部分がどれだけあるかを判定する手段を含む。アービターは、次に当初上述した固定比率より低いレベルに設定されていたインターリーブ率を修正する。データの行の割合がモニターされ、行周期の各段階で未アクセスの行の割合が所定の目標比率より大きいことが明らかになると、アービターによって実施されるインターリーブ率が引き上げられる。したがって、たとえば、アービター28は各行周期の始めの表示装置アクセスと非表示装置アクセスの比率として当初１：１を適用し、その後行周期の終わりが近づくにつれてこれを２：１、３：１、…というように引き上げていく。
【００３１】
図3は、ホストアクセスが必要とされない期間中の通常の固定インターリーブ率モードにおける表示駆動装置アクセスとホストアクセスを示す。この場合、LCDパネル14のためのデータは、連続するメモリアクセス中に可能なかぎり高速に読み出され、各行周期の最初の部分でパネルシフトレジスタにバーストで供給される。制御装置は、行周期の残余の期間についてはアイドル状態となり、これによって零入力電流の消費が低減される。
【００３２】
図４は、固定された２：１のインターリーブ率を用いる構成においてホストがメモリへの連続的アクセスを必要とする最悪の場合を示す。この場合、制御装置は、行周期の大部分において２：１のインターリービングを行ない、LCDパネルの入力バッファ/シフトレジスタが既にいっぱいであるとき、各行周期の最後でホストについて連続アクセスの短いバーストを実行する。
【００３３】
インターリービングは、競合するメモリアクセスによって発生し、そのためインターリービングは必要なときにのみ適用され、自由度があり、動的なインターリービング法が提供されることが理解されるであろう。競合する要求がなくなると、アービター28は、アクセスを要求する任意のインターフェースにほぼ即時にアクセスを許可する。これは、他のインターフェースからの競合する要求が発生するまで続けられ、競合する要求が発生すると、アービターは適宜のインターリーブ率を適用する。
【００３４】
最後に、図５において、メモリアービターは、ホストがごく少数のアクセス（この例では６）しか必要としないことを検出する“優先バーストアクセス”モードを実行する。アービターは、制御信号発生器20に割り込んでホストの即時アクセスを可能とする。これによって完全な行の表示駆動装置アクセスは、公称行周期より長くかかり、行間のタイミングを妨害するが、このような長いアクセスが制限的なものでありランダムに発生するものであれば、最大で±20％までの差であっても問題はないと考えられる。この最後のモードでは、アービターは、ホストによるデータアクセス要求を優先し、即時アクセスを許可する。ただし、これは表示行の残りの部分すべてを残りの行周期内にアクセスするだけの時間が残ることを条件とする。
【００３５】
この発明は、例として次の実施態様を含む。
１．表示システム用の表示制御装置であって、
表示すべきデータを記憶するメモリ手段と、
表示すべきデータの１つまたは複数の行またはその一部を記憶することのできる手段を有する表示手段と、
前記のメモリ手段へのアクセスを必要とする１つまたは複数の他のインターフェースと、
前記の表示手段および他のインターフェース手段の内の１つまたは複数による競合するメモリアクセス要求を調停して前記の表示手段と前記の１つまたは複数の他のインターフェース手段によるメモリアクセスをインターリーブするメモリアクセス制御手段であって、使用時に前記のメモリ手段から前記の表示手段への不均一または非同期のデータ転送を実行するように動作可能であるメモリアクセス制御手段とからなる表示制御装置。
【００３６】
２．項１に記載の表示制御装置であって、前記のメモリアクセス制御手段はメモリアクセス要求の相対的な優先順位を決定し、前記の優先順位に基づいて前記の要求間の調停を行なうことを特徴とする表示制御装置。
３．項１または２に記載の表示制御装置であって、前記のメモリアクセス制御手段は、前記の表示手段と前記の１つまたは複数のインターフェース手段による競合するメモリアクセス要求に応じて前記の表示手段によるアクセスと前記の１つまたは複数のインターフェース手段によるアクセスとの間に固定のインターリーブ率を提供する動作をすることを特徴とする表示制御装置。
４．項１または２に記載の表示制御装置であって、前記のメモリアクセス制御手段は、前記の表示手段と前記の１つまたは複数のインターフェース手段による競合するメモリアクセス要求に応じて前記の表示手段によるアクセスと前記の１つまたは複数のインターフェース手段によるアクセスとの間に可変のインターリーブ率を提供する動作をすることを特徴とする表示制御装置。
【００３７】
５．項４に記載の表示制御装置であって、前記のメモリアクセス制御手段は、各行周期中に、前記の表示手段に転送すべくアクセス済みの現データ行の比率を判定する手段と、未アクセスの前記の現データ行の比率に応じてインターリーブ率を調整する手段とを含むことを特徴とする表示制御装置。
６．上記のいずれかの項に記載の表示制御装置であって、前記のメモリアクセス制御手段は前記の表示手段によるメモリアクセス要求または前記の他のインターフェース手段によるメモリアクセス要求に応じて非同期ハンドシェイクを用いることを特徴とする表示制御装置。
【００３８】
７． 表示すべきデータを記憶するメモリ手段と、
表示すべきデータの１つまたは複数の行またはその一部を記憶し前記のメモリ手段へのアクセスを必要とする表示手段と、
やはり前記のメモリ手段へのアクセスを必要とする１つまたは複数のインターフェース手段と、
前記の表示手段と前記の他のインターフェース手段による競合するメモリアクセス要求を調停して前記の表示手段と前記の１つまたは複数の他のインターフェース手段によるメモリアクセスをインターリーブするメモリアクセス制御手段であって、使用時に前記のメモリ手段から前記の表示手段への不均一または非同期のデータ転送を実行するように動作可能であるメモリアクセス制御手段とからなることを特徴とする表示システム。
８．項７に記載の表示システムであって、前記の表示手段は液晶表示装置からなることを特徴とする。
９．項７または８に記載の表示システムであって、前記の表示手段は、前記の表示手段に行すなわち列データを印加する行すなわち列駆動手段を含み、さらに前記の１つまたは複数の行またはその一部を前記の行すなわち列駆動手段への転送に先だって記憶するシフトレジスタ手段を含むことを特徴とする表示システム。
【００３９】
10．項７から項９のいずれかに記載の表示システムであって、前記のメモリアクセス制御手段は、前記の表示手段と前記の１つまたは複数のインターフェース手段による競合するメモリアクセス要求に応じて、前記のメモリ手段への前記の表示手段と前記の１つまたは複数のインターフェース手段によるアクセスの間に固定のインターリーブ率を提供する動作をすることを特徴とする表示システム。
11．項７から項10のいずれかに記載の表示システムであって、前記のメモリアクセス制御手段は、前記のメモリ手段への前記の表示手段と前記の１つまたは複数のインターフェース手段によるアクセスの間に、ある特定の行周期において前記の表示手段にまだ転送されていない現データ行の比率によって決まる可変のインターリーブ率を提供する動作をすることを特徴とする表示システム。
12．上記のいずれかの項に記載の表示システムであって、前記のメモリアクセス制御手段はまた、ある特定の行周期において、前記の他のインターフェース手段のうちの１つまたはそれ以上に前記のメモリ手段への限られた期間の優先アクセス権を与える動作をし、これはその結果残る行周期が、表示データ行のほぼすべてを前記の行周期内にアクセスするに十分なものであることを条件とすることを特徴とする表示システム。
【００４０】
【発明の効果】
この発明によると、表示装置と他のメモリユーザーの間でメモリアクセスを有効に割り当てることができ、表示装置および他のユーザーによるメモリへの効果的なアクセスが提供される。
【図面の簡単な説明】
【図１】本発明のLCDパネル制御装置の一実施例のブロック図である。
【図２】代表的なLCDパネルの内部構造を示す概略図である。
【図３】固定インターリーブ率を適用するLCDパネル制御装置の一実施例におけるある条件下での表示駆動装置およびホストのメモリサイクルを示す波形である。
【図４】固定インターリーブ率を適用するLCDパネル制御装置の一実施例における異なる条件下での表示駆動装置およびホストのメモリサイクルを示す波形である。
【図５】固定インターリーブ率を適用するLCDパネル制御装置の一実施例における異なる条件下での表示駆動装置およびホストのメモリサイクルを示す波形である。
【符号の説明】
10：LCDパネル制御装置 12：表示駆動装置 14：表示パネル
15：LCD素子 16：メモリ/インターフェースブロック
17：行選択ロジックおよびレベルドライバ 18：フレームメモリ
18’：インキング面 19：列行シフトレジスタ
20：ホストコンピュータ 21：列データラッチおよびレベルドライバ
24：制御信号発生器 26：アドレス発生器 28：メモリアービター
30：データミキサー 32：グレースケール発生器
34：ホストインターフェース 36：ペンアクセス
【発明の属する技術分野】
本発明は１つまたは複数のデータ行を記憶可能な表示装置を制御する表示制御装置およびそのような制御装置を内蔵したシステムに関する。
【０００２】
【従来の技術】
従来のLCDパネル駆動装置は陰極線管（CRT）用に設計された制御装置をもとに開発されたものであり、一定した画素出力を供給するように設計され、したがって均一なデータ転送を必要とするものである。その結果、このような装置は永久的クロックと高速なメモリアクセスを必要とする同期装置であった。より高い帯域を必要とするより複雑な表示装置では、クロック信号の生成と回路内でのクロック信号の安定性の維持に使用されるゲート数の比率が高くなる。その結果表示システムの電力消費が増大する。また、多くのCRT制御装置およびこれから派生するLCD駆動装置は、表示装置が古いグラフィックスアダプタにも対応できるような互換性を持つように構成される。このことは、ほとんどのアプリケーションではロジックのかなりの部分が実際には用いられないことを意味し、ゲート数に大きな影響を与える。
【０００３】
また、同期動作によってメモリアクセスのタイミングには厳密な制限が加わり、ホストまたは他のメモリインターフェースが高速なメモリアクセスを必要とする場合、またはペンインターフェース、ビデオソース、他のホスト、他の表示装置といった他のインターフェースが多数ある場合にはVRAM等の高速で高価なメモリを使用しなければならない場合がある。装置メモリから表示装置に送出される前のデータを受け取り、ホストアクセスと表示装置アクセスの間のバッファとして機能するフレームバッファまたは半フレームバッファ（“フレームアクセラレータ”と呼ばれることが多い）を設けることによって、融通性とホストによるアクセスを増大させるコンピュータグラフィックスシステムが存在する。しかし、このようなシステムには追加のメモリが必要であり、そのためコストが増大する。ヨーロッパ特許公開公報A-0228135号には、CRT表示装置と１つまたは複数の他の資源との間で表示装置メモリをプログラム可能に共用するための構成が説明されている。この構成では、データ転送は基本的には同期的であり、ある種のモードでは、表示処理とメモリへの更新アクセスをソフトウエア制御のもとにインターリーブすることができる。
【０００４】
【発明が解決しようとする課題】
ポータブルコンピュータの普及に伴なって、メモリの他のユーザーに良好なレベルのメモリアクセスを提供しながら中程度の速度のメモリを使用することができ、また多大な追加メモリを必要とすることなく比較的低コストで製造することのできる電力消費の少ない表示制御装置の必要性が高まっている。
【０００５】
【課題を解決するための手段】
この発明の発明者は、多くの非CRT型表示装置が表示に先だち行を記憶する本来的な能力を有し（たとえば、LCD列駆動装置内のデータレジスタ）、そのためデータ転送を異なるクロックに同期し直すことができるという点を効果的に利用することが可能であることを発見した。たとえば、ねじれネマティック（TN）または超ねじれネマティック（STN）LCDにおいては、光学的効果がある時間枠中の電圧のRMS平均値に作用する。順次アクセスされる行レジスタが前の行時間中にデータを蓄積し、データ転送中の不均一性が許容可能となる、行同期時間のばらつきはLCDの光学的差異となって現われ、この種のLCDの多くは行同期時間のばらつきを最大で５％まで許容可能であり、“ワンオフ”ばらつきは典型的には50-100％である。
【０００６】
アクティブマトリクスLCD（AMLCD）では、液晶は印加される電圧によって駆動される。行アクセス時間はあまり重要ではなく、したがって行内および行間の不均一はいずれも許容可能である。画素駆動電圧を安定化させるために最小行アクセス時間が必要であるが、フレームレートは重大な光学干渉を生じることなく通常50-100％変えることができる。
【０００７】
双安定技術においては、材料の電圧保持率は無限大とみなすことができ、したがって不均一なデータ転送を許容することができる。
【０００８】
したがって、本発明は広義には上述した技術、およびたとえばシリコン上LC、デジタルマイクロミラー、ポリシリコン光バルブなどの“オンシリコン(on silicon)”技術のような技術を含めて、固有のまたは付随するレジスタまたは記憶装置を有する非CRT表示装置に適用される。
【０００９】
このような表示装置においては、非同期調停およびメモリアクセス・プロトコルによって、表示装置と他のメモリユーザーの間でメモリアクセスを有効に割り当てることができる。これに基づいて、本発明者は、表示装置および他のユーザーによるメモリへの効果的なアクセスを提供し、低速で低コストの大容量メモリを用いて実施することのできる、非CRT表示装置用の表示制御装置を開発した。この制御装置においてはCRT表示装置から派生した回路に比べてゲート数が大幅に低減され、その結果電流消費が低減される。
【００１０】
したがって、本発明はその一側面において、
表示すべきデータを記憶するメモリ手段と、
表示すべきデータの１つまたは複数の行またはその一部を記憶することのできる手段を有する表示手段と、
前記のメモリ手段へのアクセスを必要とする１つまたは複数の他のインターフェース手段と、
前記の表示手段および他のインターフェース手段による競合するメモリアクセス要求を調停して前記の表示手段と前記の１つまたは複数の他のインターフェース手段によるメモリアクセスをインターリーブするメモリアクセス制御手段であって、使用時に前記のメモリ手段から前記の表示手段への不均一または非同期のデータ転送を実行するように動作可能であるメモリアクセス制御手段と、を備える表示システム用の表示制御装置を提供する。
【００１１】
不均一または非同期のデータ転送を用いることによって、同期動作によるタイミングに対する制約の多くが排除され、表示装置と他のメモリユーザーによる自由で最適なメモリアクセスが可能になり、性能に対する影響と表示装置または他のメモリインターフェースの設計上の制約が最小限となる。
【００１２】
ヨーロッパ特許公開公報A-0228135号のものに比べて、本発明の表示制御装置の実施例では、インターリービングをソフトウエア制御ではなく競合するメモリアクセス要求によって行なうことが可能である。このことは、この制御装置がはるかに自由度が大きく、“動的な”インターリービングが可能であることを意味する。すなわち競合する要求によって必要とされるときにのみインターリービングが行なわれる。
【００１３】
クロック速度が十分速ければ不均一なデータ転送を同期的に実行することができる。バッファ手段は表示手段の一部とするかまたは制御装置の一部とすることができる。
【００１４】
メモリアクセス制御手段は優先順位決定技術を実行することが好ましい。この技術はメモリアクセス要求の相対的優先順位を決定し、優先順位に基づいて要求間の調停を行なう。メモリアクセス要求の競合がある場合、メモリアクセス制御手段は、前記の表示手段の行周期の少なくともかなりの部分において前記の表示手段と１つまたは複数の他のインターフェース手段による前記のメモリ手段へのインターリーブされたアクセスを可能にするのが好ましい。インターリーブ率は固定としても可変としてもよい。インターリーブ率を可変とする場合、その率は、各行周期中に、現データ行のアクセス済みの部分を判定し、現データ行のまだアクセスされていない部分にしたがって調整することができる。
【００１５】
さまざまな形態の不均一または非同期転送を採用することができるが、メモリアクセス制御手段には前記の手段によるメモリアクセス要求または前記の他のインターフェース手段によるメモリアクセス要求に応じて非同期ハンドシェークを用いることが好ましい。
【００１６】
また、本発明は他の側面において、上述した表示制御装置を内蔵した表示システムおよび上述した装置において実施されるメモリアクセスとデータ転送を制御する方法を提供するものである。
【００１７】
したがって、他の側面において、本発明は、
表示すべきデータを記憶するメモリ手段と、
表示すべきデータの１つまたは複数の行またはその一部を記憶しメモリ手段へのアクセスを必要とする表示手段と、
メモリ手段へのアクセスを必要とする１つまたは複数のインターフェース手段と、
前記の表示手段と前記の他のインターフェース手段による競合するメモリアクセス要求を調停して前記の表示手段と前記の１つまたは複数の他のインターフェース手段によるメモリアクセスをインターリーブし、メモリ手段から表示手段への不均一または非同期のデータ転送を実行するよう動作可能なメモリアクセス制御手段とを備える、表示システム用の表示制御装置を提供する。
【００１８】
前記の表示手段は、液晶表示装置であるのが好ましい。典型的な構成においては、表示手段は、表示手段に行または列駆動データを印加する行または列駆動手段を含み、さらに１つまたは複数の行またはその一部を前記の行または列駆動手段への転送に先だって記憶するシフトレジスタ手段を含む。
【００１９】
一構成において、前記のメモリアクセス制御手段は、表示手段および１つまたは複数のインターフェース手段からの競合するメモリアクセス要求に応じて、表示手段および１つまたは複数のインターフェース手段によるメモリ手段のアクセスに対し、固定のインターリーブ率を適用する動作をする。
【００２０】
他の構成では、前記のメモリアクセス制御手段は、表示手段および１つまたは複数のインターフェース手段によるメモリ手段のアクセスに対し、ある特定の行周期においてまだ表示手段に転送されていない現データ行の割合に依存する可変のインターリーブ率を適用する動作をする。
【００２１】
また、このメモリアクセス制御手段は、ある特定の行周期において、前記の他のインターフェース手段のうちの１つまたは複数に対して、メモリ手段への限られた期間の優先アクセスを与える動作をする。ただし、これは、その結果残る行周期内に、表示データの行のほぼ全体をアクセスすることができるときに限られる。
【００２２】
【発明の実施の形態】
図１を参照すると、LCDパネル制御装置10は、表示パネル14を駆動する表示駆動装置（表示ドライバとも呼ばれる）12、メモリ/インターフェースブロック16、フレームメモリ18およびホストコンピュータ20からなる。メモリインターフェースブロック16は、メモリアクセスのための非同期転送プロトコルを実行し、表示駆動装置12とメモリインターフェースブロック16内に示す１つまたは複数の他のインターフェース間でのメモリアクセス要求の調停を実行する。この例では、LCDパネル14は表示に先だって１行のデータを記憶する行入力バッファを有する。表示装置は、データが行同期パルスによって表示電極にクロックされるとき、データの完全な行が行周期の最後までバッファ内に存在するようにできるならば、データを単一ブロックまたはより小さいいくつかのブロックで受け取ることができる。
【００２３】
図２に示すように、従来のLCD表示パネル14は、通常行選択ロジックおよびレベルドライバ17、列行シフトレジスタ19および列データラッチおよびレベルドライバ21を有するLCD素子15からなる。行ドライバ17はより単純であり、素子15の各行を選択電圧レベルで駆動し、各行同期パルスに応じて一度に１つの列を選択する。列ドライバ21は、データが上述したシフトレジスタ19にシフトされたときこれをラッチすることによってレベルドライバ上の列駆動データを１行周期だけ保持する。行同期パルスによってデータが保持されると、次のデータ行をレジスタにシフトすることができる。したがって、表示パネル14はシフトレジスタ19の形態の固有の行記憶装置を有し、ある限度内で、このシフトレジスタには前の行周期内の任意の時点で次に表示すべき行のデータを入れることができる。
【００２４】
ペン入力装置20を有するこのLCDパネル制御装置の例では、データ操作の必要性を最小にするため、フレームメモリ18をインキング面18’で増大させている。このように、ペン入力装置で手書きされた注記を付したテキストのページは、インキング面18’をその手書きの注記を含むように修正することを必要とするだけである。
【００２５】
表示ドライバ12は、表示パネル14に適正なクロックと同期信号を供給し、メモリからの転送の度にアドレス発生器26をインクリメントする制御信号発生器24を含む。また、制御信号発生器24は、次に説明する非同期要求確認プロトコルを用いて、メモリアービター28を介してメモリフレーム18からのデータに対する要求を開始する。このような要求に応じて、データがフレームメモリ18からメモリアービター28を介してデータミキサー30に転送され、データミキサー30は、メモリフレーム18およびインキング面18’からのデータを組み合わせて表示すべき特定の画素の出力値に対応する１つのデータワードにする。データミキサー30からの出力はグレースケール発生器32に渡され、グレースケール発生器32は、LCDパネル14が独自のグレースケール機能を有しないとき、空間と時間上のディザ（spatio-temporal dither）を生成する。グレースケール発生器32の出力は、各画素の駆動に対応した２進データビットである。これがLCDパネル14に供給され、そのデータ行が終了し制御信号発生器が行同期パルスを出力して次の画素行を表示させるまで、列行シフトレジスタ19に一時的に記憶される。
また、メモリ/インターフェースブロック16は、他に２つのインターフェースすなわちホストコンピュータ20に接続されたホストインターフェース34およびペンアクセス36を有する。ホストインターフェース34は、ホスト20がフレームメモリ18、インキング面18’に対して１ないし４画素のデータの読み出しまたは書き込みを行なうことを可能にする。ホストインターフェース34は、物理的メモリアドレスに任意の（x, y）アドレスをマップし、また64ビットワード内にこのデータ位置をマップする。ペンアクセス36は、（x, y）ポインタに指示されてインキング面18’に１画素書き込みアクセスを行なう。ホストインターフェース34とペンアクセス36は、いずれも非同期要求確認プロトコルを用いてメモリアービター28からのデータ要求を開始することができる。
【００２６】
この例では、データはメモリに記憶され、“二重走査”動作を行なう。すなわち表示画面の半分ずつに分けられた２つの行のデータが表示パネル14の上部および下部の列ドライバに同時にクロックされる。構成を容易にするために、図２には１組の列ドライバのみを示す。データはフレームメモリ18、インキング面18’にインターリーブされて記憶される。フレームメモリ18とメモリアービターの間のデータバスの幅は64ビットであり、各アドレスで上画面と下画面にそれぞれ32ビットが用いられる。各32ビットワード内で、４つの画素のデータが記憶される。４ビットがフレームメモリ18の面に４ビットがインキング面18’に記憶される。この例ではフレームデータは、実際にはインターリーブされるが、ここに説明したハードウエア・アドレスマッピングによれば、他のインターフェースには連続的な二次元平面として現われる。
【００２７】
動作時には、メモリアービター28は、表示駆動装置12、ホストインターフェース34およびペンアクセス36のための２行４位相非同期要求確認プロトコルを用いた非同期バス制御を行なう。
【００２８】
制御信号発生器20、ホストインターフェース28およびペンアクセス32のうちの２つまたはそれ以上からのメモリアクセス要求が競合する場合、アービター28は調停を行なって、各行周期において表示駆動装置がそのデータ行を構成するに十分なメモリサイクルだけメモリにアクセスできるようにする。これは、２つの方法で行なうことができる。すなわち、競合する要求に応じて表示装置のメモリアクセスと非表示装置のメモリアクセスの間のインターリーブ率を固定するか、または各行周期に表示装置に送られたデータ行の比率に応じて修正することのできる可変インターリーブ率を用いて行なうことができる。
【００２９】
第１の構成では、インターリーブ率は行周期とメモリアクセスサイクルのタイミングを考慮して選択され、最悪の場合でも他のメモリユーザーから絶えずメモリアクセス要求があるときには表示駆動装置12が各行周期中に表示装置に対する完全なデータ行を構成するに十分なメモリアクセスサイクルを持つようにしている。したがって、この例ではアービターは、通常、表示装置と非表示装置のメモリアクセスサイクルのインターリーブ率を２：１とするが、他の組み合わせや他の表示装置およびメモリに対しては異なる固定比率を適用することもできる。
【００３０】
可変または適応型の実施態様においては、アービター28は、各行周期中に表示装置に設定すべき各データ行がどれだけアクセスされたか、および/または未アクセス部分がどれだけあるかを判定する手段を含む。アービターは、次に当初上述した固定比率より低いレベルに設定されていたインターリーブ率を修正する。データの行の割合がモニターされ、行周期の各段階で未アクセスの行の割合が所定の目標比率より大きいことが明らかになると、アービターによって実施されるインターリーブ率が引き上げられる。したがって、たとえば、アービター28は各行周期の始めの表示装置アクセスと非表示装置アクセスの比率として当初１：１を適用し、その後行周期の終わりが近づくにつれてこれを２：１、３：１、…というように引き上げていく。
【００３１】
図3は、ホストアクセスが必要とされない期間中の通常の固定インターリーブ率モードにおける表示駆動装置アクセスとホストアクセスを示す。この場合、LCDパネル14のためのデータは、連続するメモリアクセス中に可能なかぎり高速に読み出され、各行周期の最初の部分でパネルシフトレジスタにバーストで供給される。制御装置は、行周期の残余の期間についてはアイドル状態となり、これによって零入力電流の消費が低減される。
【００３２】
図４は、固定された２：１のインターリーブ率を用いる構成においてホストがメモリへの連続的アクセスを必要とする最悪の場合を示す。この場合、制御装置は、行周期の大部分において２：１のインターリービングを行ない、LCDパネルの入力バッファ/シフトレジスタが既にいっぱいであるとき、各行周期の最後でホストについて連続アクセスの短いバーストを実行する。
【００３３】
インターリービングは、競合するメモリアクセスによって発生し、そのためインターリービングは必要なときにのみ適用され、自由度があり、動的なインターリービング法が提供されることが理解されるであろう。競合する要求がなくなると、アービター28は、アクセスを要求する任意のインターフェースにほぼ即時にアクセスを許可する。これは、他のインターフェースからの競合する要求が発生するまで続けられ、競合する要求が発生すると、アービターは適宜のインターリーブ率を適用する。
【００３４】
最後に、図５において、メモリアービターは、ホストがごく少数のアクセス（この例では６）しか必要としないことを検出する“優先バーストアクセス”モードを実行する。アービターは、制御信号発生器20に割り込んでホストの即時アクセスを可能とする。これによって完全な行の表示駆動装置アクセスは、公称行周期より長くかかり、行間のタイミングを妨害するが、このような長いアクセスが制限的なものでありランダムに発生するものであれば、最大で±20％までの差であっても問題はないと考えられる。この最後のモードでは、アービターは、ホストによるデータアクセス要求を優先し、即時アクセスを許可する。ただし、これは表示行の残りの部分すべてを残りの行周期内にアクセスするだけの時間が残ることを条件とする。
【００３５】
この発明は、例として次の実施態様を含む。
１．表示システム用の表示制御装置であって、
表示すべきデータを記憶するメモリ手段と、
表示すべきデータの１つまたは複数の行またはその一部を記憶することのできる手段を有する表示手段と、
前記のメモリ手段へのアクセスを必要とする１つまたは複数の他のインターフェースと、
前記の表示手段および他のインターフェース手段の内の１つまたは複数による競合するメモリアクセス要求を調停して前記の表示手段と前記の１つまたは複数の他のインターフェース手段によるメモリアクセスをインターリーブするメモリアクセス制御手段であって、使用時に前記のメモリ手段から前記の表示手段への不均一または非同期のデータ転送を実行するように動作可能であるメモリアクセス制御手段とからなる表示制御装置。
【００３６】
２．項１に記載の表示制御装置であって、前記のメモリアクセス制御手段はメモリアクセス要求の相対的な優先順位を決定し、前記の優先順位に基づいて前記の要求間の調停を行なうことを特徴とする表示制御装置。
３．項１または２に記載の表示制御装置であって、前記のメモリアクセス制御手段は、前記の表示手段と前記の１つまたは複数のインターフェース手段による競合するメモリアクセス要求に応じて前記の表示手段によるアクセスと前記の１つまたは複数のインターフェース手段によるアクセスとの間に固定のインターリーブ率を提供する動作をすることを特徴とする表示制御装置。
４．項１または２に記載の表示制御装置であって、前記のメモリアクセス制御手段は、前記の表示手段と前記の１つまたは複数のインターフェース手段による競合するメモリアクセス要求に応じて前記の表示手段によるアクセスと前記の１つまたは複数のインターフェース手段によるアクセスとの間に可変のインターリーブ率を提供する動作をすることを特徴とする表示制御装置。
【００３７】
５．項４に記載の表示制御装置であって、前記のメモリアクセス制御手段は、各行周期中に、前記の表示手段に転送すべくアクセス済みの現データ行の比率を判定する手段と、未アクセスの前記の現データ行の比率に応じてインターリーブ率を調整する手段とを含むことを特徴とする表示制御装置。
６．上記のいずれかの項に記載の表示制御装置であって、前記のメモリアクセス制御手段は前記の表示手段によるメモリアクセス要求または前記の他のインターフェース手段によるメモリアクセス要求に応じて非同期ハンドシェイクを用いることを特徴とする表示制御装置。
【００３８】
７． 表示すべきデータを記憶するメモリ手段と、
表示すべきデータの１つまたは複数の行またはその一部を記憶し前記のメモリ手段へのアクセスを必要とする表示手段と、
やはり前記のメモリ手段へのアクセスを必要とする１つまたは複数のインターフェース手段と、
前記の表示手段と前記の他のインターフェース手段による競合するメモリアクセス要求を調停して前記の表示手段と前記の１つまたは複数の他のインターフェース手段によるメモリアクセスをインターリーブするメモリアクセス制御手段であって、使用時に前記のメモリ手段から前記の表示手段への不均一または非同期のデータ転送を実行するように動作可能であるメモリアクセス制御手段とからなることを特徴とする表示システム。
８．項７に記載の表示システムであって、前記の表示手段は液晶表示装置からなることを特徴とする。
９．項７または８に記載の表示システムであって、前記の表示手段は、前記の表示手段に行すなわち列データを印加する行すなわち列駆動手段を含み、さらに前記の１つまたは複数の行またはその一部を前記の行すなわち列駆動手段への転送に先だって記憶するシフトレジスタ手段を含むことを特徴とする表示システム。
【００３９】
10．項７から項９のいずれかに記載の表示システムであって、前記のメモリアクセス制御手段は、前記の表示手段と前記の１つまたは複数のインターフェース手段による競合するメモリアクセス要求に応じて、前記のメモリ手段への前記の表示手段と前記の１つまたは複数のインターフェース手段によるアクセスの間に固定のインターリーブ率を提供する動作をすることを特徴とする表示システム。
11．項７から項10のいずれかに記載の表示システムであって、前記のメモリアクセス制御手段は、前記のメモリ手段への前記の表示手段と前記の１つまたは複数のインターフェース手段によるアクセスの間に、ある特定の行周期において前記の表示手段にまだ転送されていない現データ行の比率によって決まる可変のインターリーブ率を提供する動作をすることを特徴とする表示システム。
12．上記のいずれかの項に記載の表示システムであって、前記のメモリアクセス制御手段はまた、ある特定の行周期において、前記の他のインターフェース手段のうちの１つまたはそれ以上に前記のメモリ手段への限られた期間の優先アクセス権を与える動作をし、これはその結果残る行周期が、表示データ行のほぼすべてを前記の行周期内にアクセスするに十分なものであることを条件とすることを特徴とする表示システム。
【００４０】
【発明の効果】
この発明によると、表示装置と他のメモリユーザーの間でメモリアクセスを有効に割り当てることができ、表示装置および他のユーザーによるメモリへの効果的なアクセスが提供される。
【図面の簡単な説明】
【図１】本発明のLCDパネル制御装置の一実施例のブロック図である。
【図２】代表的なLCDパネルの内部構造を示す概略図である。
【図３】固定インターリーブ率を適用するLCDパネル制御装置の一実施例におけるある条件下での表示駆動装置およびホストのメモリサイクルを示す波形である。
【図４】固定インターリーブ率を適用するLCDパネル制御装置の一実施例における異なる条件下での表示駆動装置およびホストのメモリサイクルを示す波形である。
【図５】固定インターリーブ率を適用するLCDパネル制御装置の一実施例における異なる条件下での表示駆動装置およびホストのメモリサイクルを示す波形である。
【符号の説明】
10：LCDパネル制御装置 12：表示駆動装置 14：表示パネル
15：LCD素子 16：メモリ/インターフェースブロック
17：行選択ロジックおよびレベルドライバ 18：フレームメモリ
18’：インキング面 19：列行シフトレジスタ
20：ホストコンピュータ 21：列データラッチおよびレベルドライバ
24：制御信号発生器 26：アドレス発生器 28：メモリアービター
30：データミキサー 32：グレースケール発生器
34：ホストインターフェース 36：ペンアクセス
Claims (12)
- 表示システム用の表示制御装置であって、
表示すべきデータを記憶するメモリ手段と、
表示すべきデータの１つまたは複数の行若しくはその一部を記憶する記憶手段を有すると共に、表示ドライバを有する、表示手段と、
前記メモリ手段へのアクセスを要求する１つまたは複数の他のインターフェース手段と、
競合する前記表示手段からの前記メモリ手段に対するメモリアクセス要求および前記１つまたは複数の他のインターフェース手段からの前記メモリ手段に対するメモリアクセス要求を調停して、前記表示手段によるメモリアクセスおよび前記１つまたは複数の他のインターフェース手段によるメモリアクセスをインターリーブし、前記メモリ手段から、該表示手段の前記表示ドライバに対するデータ転送を、不均一または非同期に実行するよう動作するメモリアクセス制御手段と、
を備える、表示制御装置。 - 前記メモリアクセス制御手段は、メモリアクセス要求について相対的な優先順位を決定し、該優先順位に基づいて、前記表示手段および前記他のインターフェース手段からのメモリアクセス要求間の調停を行なう、
請求項１に記載の表示制御装置。 - 前記メモリアクセス制御手段は、競合する前記表示手段からのメモリアクセス要求および前記１つまたは複数の他のインターフェース手段からのメモリアクセス要求に応答して、前記表示手段によるメモリアクセスおよび前記１つまたは複数のインターフェース手段によるメモリアクセスの間に固定のインターリーブ率を与えるよう動作する、
請求項１に記載の表示制御装置。 - 前記メモリアクセス制御手段は、競合する前記表示手段からのメモリアクセス要求および前記１つまたは複数の他のインターフェース手段からのメモリアクセス要求に応答して、前記表示手段によるメモリアクセスおよび前記１つまたは複数のインターフェース手段によるメモリアクセスの間に可変のインターリーブ率を与えるよう動作する、
請求項１に記載の表示制御装置。 - 前記メモリアクセス制御手段は、さらに、各行周期中、前記メモリ手段において現在メモリアクセスしているデータ行のうち、前記表示手段の表示ドライバへの転送のために既にメモリアクセスされた比率を求め、該現在メモリアクセスしているデータ行のうちの未だメモリアクセスされていない比率に従って、前記インターリーブ率を調整する、
請求項４に記載の表示制御装置。 - 前記メモリアクセス制御手段は、前記表示手段からのメモリアクセス要求または前記他のインターフェース手段からのメモリアクセス要求に応答して非同期ハンドシェイクを用いる、
請求項１に記載の表示制御装置。 - 表示すべきデータを記憶するメモリ手段と、
前記メモリ手段へのメモリアクセスを要求する表示手段であって、表示すべきデータの１つまたは複数の行若しくはその一部を記憶する記憶手段を有すると共に、表示ドライバを有する、表示手段と、
前記メモリ手段へのメモリアクセスを要求する１つまたは複数の他のインターフェース手段と、
競合する前記表示手段からの前記メモリアクセス要求および前記１つまたは複数の他のインターフェース手段からの前記メモリアクセス要求を調停して、前記表示手段によるメモリアクセスおよび前記１つまたは複数の他のインターフェース手段によるメモリアクセスをインターリーブするメモリアクセス制御手段であって、前記メモリ手段から、前記表示手段の前記表示ドライバに対するデータ転送を、不均一または非同期に実行するよう動作するメモリアクセス制御手段と、を備える、
表示システム。 - 前記表示手段は液晶ディスプレイを備える、請求項７に記載の表示システム。
- 前記表示手段は、
行または列駆動データを前記表示手段に適用する行または列駆動手段と、
前記１つまたは複数の行若しくはその一部のデータを、前記行または列駆動手段への転送の前に記憶するシフトレジスタ手段と、
をさらに含む請求項７に記載の表示システム。 - 前記メモリアクセス制御手段は、競合する前記表示手段からのメモリアクセス要求および前記１つまたは複数のインターフェース手段からのメモリアクセス要求に応答して、前記表示手段によるメモリアクセスおよび前記１つまたは複数のインターフェース手段によるメモリアクセスの固定のインターリーブ率を、前記メモリ手段に適用するよう動作する、
請求項７に記載の表示システム。 - 前記メモリアクセス制御手段は、前記表示手段によるメモリアクセスと前記１つまたは複数のインターフェース手段によるメモリアクセスの可変インターリーブ率を、前記メモリ手段に適用するよう動作し、前記可変インターリーブ率は、所与の行周期において、現在メモリアクセスしているデータ行のうち、前記表示手段の前記表示ドライバにまだ転送されていない比率によって決定される、
請求項７に記載の表示システム。 - 前記メモリアクセス制御手段は、所与の行周期において、前記１つまたは複数の他のインターフェース手段に、期間を限定して前記メモリ手段に対する優先アクセス権を与えるよう動作し、該動作は、該行周期のうち、該優先アクセス権を与えた後の残りの期間が、表示すべきデータ行のほぼすべてに対して該行周期内にメモリアクセスするのに十分な期間であることを条件として実行される、
請求項７に記載の表示システム。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP96300452A EP0786756B1 (en) | 1996-01-23 | 1996-01-23 | Data transfer arbitration for display controller |
| GB96300452.8 | 1996-01-23 | ||
| US08/782,847 US5959640A (en) | 1996-01-23 | 1997-01-13 | Display controllers |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09305373A JPH09305373A (ja) | 1997-11-28 |
| JP3926417B2 true JP3926417B2 (ja) | 2007-06-06 |
Family
ID=26143538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00840997A Expired - Fee Related JP3926417B2 (ja) | 1996-01-23 | 1997-01-21 | 表示制御装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5959640A (ja) |
| EP (1) | EP0786756B1 (ja) |
| JP (1) | JP3926417B2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3359270B2 (ja) * | 1997-10-24 | 2002-12-24 | キヤノン株式会社 | メモリー制御装置と液晶表示装置 |
| CA2334233C (en) * | 1999-03-05 | 2010-10-26 | Kenneth J. Klask | Graphical user interface engine for embedded systems |
| US6717577B1 (en) | 1999-10-28 | 2004-04-06 | Nintendo Co., Ltd. | Vertex cache for 3D computer graphics |
| US6618048B1 (en) | 1999-10-28 | 2003-09-09 | Nintendo Co., Ltd. | 3D graphics rendering system for performing Z value clamping in near-Z range to maximize scene resolution of visually important Z components |
| US7538772B1 (en) | 2000-08-23 | 2009-05-26 | Nintendo Co., Ltd. | Graphics processing system with enhanced memory controller |
| US6636214B1 (en) | 2000-08-23 | 2003-10-21 | Nintendo Co., Ltd. | Method and apparatus for dynamically reconfiguring the order of hidden surface processing based on rendering mode |
| US6707458B1 (en) | 2000-08-23 | 2004-03-16 | Nintendo Co., Ltd. | Method and apparatus for texture tiling in a graphics system |
| US6700586B1 (en) | 2000-08-23 | 2004-03-02 | Nintendo Co., Ltd. | Low cost graphics with stitching processing hardware support for skeletal animation |
| US7196710B1 (en) | 2000-08-23 | 2007-03-27 | Nintendo Co., Ltd. | Method and apparatus for buffering graphics data in a graphics system |
| US7576748B2 (en) | 2000-11-28 | 2009-08-18 | Nintendo Co. Ltd. | Graphics system with embedded frame butter having reconfigurable pixel formats |
| US6811489B1 (en) | 2000-08-23 | 2004-11-02 | Nintendo Co., Ltd. | Controller interface for a graphics system |
| US6831647B1 (en) * | 2000-09-28 | 2004-12-14 | Rockwell Automation Technologies, Inc. | Raster engine with bounded video signature analyzer |
| US7215339B1 (en) | 2000-09-28 | 2007-05-08 | Rockwell Automation Technologies, Inc. | Method and apparatus for video underflow detection in a raster engine |
| JP2004070148A (ja) * | 2002-08-08 | 2004-03-04 | Oki Electric Ind Co Ltd | 液晶表示制御装置 |
| US20040160384A1 (en) * | 2003-02-18 | 2004-08-19 | Eric Jeffrey | Hardware method for arranging dual-STN display data in a single memory bank to eliminate a half frame buffer |
| US7480484B2 (en) * | 2004-03-30 | 2009-01-20 | Omnivision Technologies, Inc | Multi-video interface for a mobile device |
| CN100399412C (zh) * | 2005-05-24 | 2008-07-02 | 乐金电子（昆山）电脑有限公司 | Lcd模块接口装置及方法 |
| US9256531B2 (en) | 2012-06-19 | 2016-02-09 | Samsung Electronics Co., Ltd. | Memory system and SoC including linear addresss remapping logic |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4511965A (en) * | 1983-03-21 | 1985-04-16 | Zenith Electronics Corporation | Video ram accessing system |
| EP0182454B1 (en) * | 1984-07-23 | 1994-02-02 | Texas Instruments Incorporated | Video system controller with a row address override circuit |
| US4858107A (en) * | 1985-03-11 | 1989-08-15 | General Electric Company | Computer device display system using conditionally asynchronous memory accessing by video display controller |
| US4815033A (en) * | 1985-12-10 | 1989-03-21 | Advanced Micro Devices, Inc. | Method and apparatus for accessing a color palette synchronously during refreshing of a monitor and asynchronously during updating of the palette |
| US4782462A (en) * | 1985-12-30 | 1988-11-01 | Signetics Corporation | Raster scan video controller with programmable prioritized sharing of display memory between update and display processes and programmable memory access termination |
| US5001652A (en) * | 1987-03-20 | 1991-03-19 | International Business Machines Corporation | Memory arbitration for video subsystems |
| FR2677158A1 (fr) * | 1991-05-27 | 1992-12-04 | Guth Claude | Circuit de commande de colonnes pour ecran matriciel. |
| CA2075441A1 (en) * | 1991-12-10 | 1993-06-11 | David D. Lee | Am tft lcd universal controller |
| US5335322A (en) * | 1992-03-31 | 1994-08-02 | Vlsi Technology, Inc. | Computer display system using system memory in place or dedicated display memory and method therefor |
| US5450542A (en) * | 1993-11-30 | 1995-09-12 | Vlsi Technology, Inc. | Bus interface with graphics and system paths for an integrated memory system |
| US5563623A (en) * | 1994-11-23 | 1996-10-08 | Motorola, Inc. | Method and apparatus for driving an active addressed display |
-
1996
- 1996-01-23 EP EP96300452A patent/EP0786756B1/en not_active Expired - Lifetime
-
1997
- 1997-01-13 US US08/782,847 patent/US5959640A/en not_active Expired - Lifetime
- 1997-01-21 JP JP00840997A patent/JP3926417B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0786756B1 (en) | 2009-03-25 |
| JPH09305373A (ja) | 1997-11-28 |
| US5959640A (en) | 1999-09-28 |
| EP0786756A1 (en) | 1997-07-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050804 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060228 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060522 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060525 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060824 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070214 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070228 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100309 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110309 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110309 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120309 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130309 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130309 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130309 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140309 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |