JPH09305373A - 表示制御装置 - Google Patents
表示制御装置Info
- Publication number
- JPH09305373A JPH09305373A JP9008409A JP840997A JPH09305373A JP H09305373 A JPH09305373 A JP H09305373A JP 9008409 A JP9008409 A JP 9008409A JP 840997 A JP840997 A JP 840997A JP H09305373 A JPH09305373 A JP H09305373A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- display
- row
- access
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/001—Arbitration of resources in a display system, e.g. control of access to frame buffer by video controller and/or main processor
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2360/00—Aspects of the architecture of display systems
- G09G2360/12—Frame memory handling
- G09G2360/122—Tiling
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/2007—Display of intermediate tones
- G09G3/2018—Display of intermediate tones by time modulation using two or more time intervals
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/2007—Display of intermediate tones
- G09G3/2044—Display of intermediate tones using dithering
- G09G3/2051—Display of intermediate tones using dithering with use of a spatial dither pattern
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Multimedia (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Liquid Crystal Display Device Control (AREA)
- Digital Computer Display Output (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】
【課題】 表示装置および他のメモリユーザーの間でメ
モリアクセスを有効に割り当て、表示装置および他のユ
ーザーによるメモリへの効果的なアクセスを提供する。 【解決手段】表示すべきデータを記憶するメモリ手段
と、表示すべきデータ行を記憶することのできる手段を
有する表示手段とを備えるシステムにおいて、表示手段
および他のインターフェース手段による競合するメモリ
アクセス要求を調停して前記の表示手段と前記の１つま
たは複数の他のインターフェース手段によるメモリアク
セスをインターリーブし、メモリ手段から前記の表示手
段へのデータ転送を不均一または非同期に実行するよう
にした。不均一または非同期のデータ転送を用いること
によって、同期動作によるタイミングに対する制約の多
くが排除され、表示装置および他のメモリユーザーによ
る自由で最適なメモリアクセスが可能になる。
モリアクセスを有効に割り当て、表示装置および他のユ
ーザーによるメモリへの効果的なアクセスを提供する。 【解決手段】表示すべきデータを記憶するメモリ手段
と、表示すべきデータ行を記憶することのできる手段を
有する表示手段とを備えるシステムにおいて、表示手段
および他のインターフェース手段による競合するメモリ
アクセス要求を調停して前記の表示手段と前記の１つま
たは複数の他のインターフェース手段によるメモリアク
セスをインターリーブし、メモリ手段から前記の表示手
段へのデータ転送を不均一または非同期に実行するよう
にした。不均一または非同期のデータ転送を用いること
によって、同期動作によるタイミングに対する制約の多
くが排除され、表示装置および他のメモリユーザーによ
る自由で最適なメモリアクセスが可能になる。
Description
【０００１】
【発明の属する技術分野】本発明は１つまたは複数のデ
ータ行を記憶可能な表示装置を制御する表示制御装置お
よびそのような制御装置を内蔵したシステムに関する。
ータ行を記憶可能な表示装置を制御する表示制御装置お
よびそのような制御装置を内蔵したシステムに関する。
【０００２】
【従来の技術】従来のLCDパネル駆動装置は陰極線管（C
RT）用に設計された制御装置をもとに開発されたもので
あり、一定した画素出力を供給するように設計され、し
たがって均一なデータ転送を必要とするものである。そ
の結果、このような装置は永久的クロックと高速なメモ
リアクセスを必要とする同期装置であった。より高い帯
域を必要とするより複雑な表示装置では、クロック信号
の生成と回路内でのクロック信号の安定性の維持に使用
されるゲート数の比率が高くなる。その結果表示システ
ムの電力消費が増大する。また、多くのCRT制御装置お
よびこれから派生するLCD駆動装置は、表示装置が古い
グラフィックスアダプタにも対応できるような互換性を
持つように構成される。このことは、ほとんどのアプリ
ケーションではロジックのかなりの部分が実際には用い
られないことを意味し、ゲート数に大きな影響を与え
る。
RT）用に設計された制御装置をもとに開発されたもので
あり、一定した画素出力を供給するように設計され、し
たがって均一なデータ転送を必要とするものである。そ
の結果、このような装置は永久的クロックと高速なメモ
リアクセスを必要とする同期装置であった。より高い帯
域を必要とするより複雑な表示装置では、クロック信号
の生成と回路内でのクロック信号の安定性の維持に使用
されるゲート数の比率が高くなる。その結果表示システ
ムの電力消費が増大する。また、多くのCRT制御装置お
よびこれから派生するLCD駆動装置は、表示装置が古い
グラフィックスアダプタにも対応できるような互換性を
持つように構成される。このことは、ほとんどのアプリ
ケーションではロジックのかなりの部分が実際には用い
られないことを意味し、ゲート数に大きな影響を与え
る。
【０００３】また、同期動作によってメモリアクセスの
タイミングには厳密な制限が加わり、ホストまたは他の
メモリインターフェースが高速なメモリアクセスを必要
とする場合、またはペンインターフェース、ビデオソー
ス、他のホスト、他の表示装置といった他のインターフ
ェースが多数ある場合にはVRAM等の高速で高価なメモリ
を使用しなければならない場合がある。装置メモリから
表示装置に送出される前のデータを受け取り、ホストア
クセスと表示装置アクセスの間のバッファとして機能す
るフレームバッファまたは半フレームバッファ（“フレ
ームアクセラレータ”と呼ばれることが多い）を設ける
ことによって、融通性とホストによるアクセスを増大さ
せるコンピュータグラフィックスシステムが存在する。
しかし、このようなシステムには追加のメモリが必要で
あり、そのためコストが増大する。ヨーロッパ特許公開
公報A-0228135号には、CRT表示装置と１つまたは複数の
他の資源との間で表示装置メモリをプログラム可能に共
用するための構成が説明されている。この構成では、デ
ータ転送は基本的には同期的であり、ある種のモードで
は、表示処理とメモリへの更新アクセスをソフトウエア
制御のもとにインターリーブすることができる。
タイミングには厳密な制限が加わり、ホストまたは他の
メモリインターフェースが高速なメモリアクセスを必要
とする場合、またはペンインターフェース、ビデオソー
ス、他のホスト、他の表示装置といった他のインターフ
ェースが多数ある場合にはVRAM等の高速で高価なメモリ
を使用しなければならない場合がある。装置メモリから
表示装置に送出される前のデータを受け取り、ホストア
クセスと表示装置アクセスの間のバッファとして機能す
るフレームバッファまたは半フレームバッファ（“フレ
ームアクセラレータ”と呼ばれることが多い）を設ける
ことによって、融通性とホストによるアクセスを増大さ
せるコンピュータグラフィックスシステムが存在する。
しかし、このようなシステムには追加のメモリが必要で
あり、そのためコストが増大する。ヨーロッパ特許公開
公報A-0228135号には、CRT表示装置と１つまたは複数の
他の資源との間で表示装置メモリをプログラム可能に共
用するための構成が説明されている。この構成では、デ
ータ転送は基本的には同期的であり、ある種のモードで
は、表示処理とメモリへの更新アクセスをソフトウエア
制御のもとにインターリーブすることができる。
【０００４】
【発明が解決しようとする課題】ポータブルコンピュー
タの普及に伴なって、メモリの他のユーザーに良好なレ
ベルのメモリアクセスを提供しながら中程度の速度のメ
モリを使用することができ、また多大な追加メモリを必
要とすることなく比較的低コストで製造することのでき
る電力消費の少ない表示制御装置の必要性が高まってい
る。
タの普及に伴なって、メモリの他のユーザーに良好なレ
ベルのメモリアクセスを提供しながら中程度の速度のメ
モリを使用することができ、また多大な追加メモリを必
要とすることなく比較的低コストで製造することのでき
る電力消費の少ない表示制御装置の必要性が高まってい
る。
【０００５】
【課題を解決するための手段】この発明の発明者は、多
くの非CRT型表示装置が表示に先だち行を記憶する本来
的な能力を有し（たとえば、LCD列駆動装置内のデータ
レジスタ）、そのためデータ転送を異なるクロックに同
期し直すことができるという点を効果的に利用すること
が可能であることを発見した。たとえば、ねじれネマテ
ィック（TN）または超ねじれネマティック（STN）LCDに
おいては、光学的効果がある時間枠中の電圧のRMS平均
値に作用する。順次アクセスされる行レジスタが前の行
時間中にデータを蓄積し、データ転送中の不均一性が許
容可能となる、行同期時間のばらつきはLCDの光学的差
異となって現われ、この種のLCDの多くは行同期時間の
ばらつきを最大で５％まで許容可能であり、“ワンオ
フ”ばらつきは典型的には50-100％である。
くの非CRT型表示装置が表示に先だち行を記憶する本来
的な能力を有し（たとえば、LCD列駆動装置内のデータ
レジスタ）、そのためデータ転送を異なるクロックに同
期し直すことができるという点を効果的に利用すること
が可能であることを発見した。たとえば、ねじれネマテ
ィック（TN）または超ねじれネマティック（STN）LCDに
おいては、光学的効果がある時間枠中の電圧のRMS平均
値に作用する。順次アクセスされる行レジスタが前の行
時間中にデータを蓄積し、データ転送中の不均一性が許
容可能となる、行同期時間のばらつきはLCDの光学的差
異となって現われ、この種のLCDの多くは行同期時間の
ばらつきを最大で５％まで許容可能であり、“ワンオ
フ”ばらつきは典型的には50-100％である。
【０００６】アクティブマトリクスLCD（AMLCD）では、
液晶は印加される電圧によって駆動される。行アクセス
時間はあまり重要ではなく、したがって行内および行間
の不均一はいずれも許容可能である。画素駆動電圧を安
定化させるために最小行アクセス時間が必要であるが、
フレームレートは重大な光学干渉を生じることなく通常
50-100％変えることができる。
液晶は印加される電圧によって駆動される。行アクセス
時間はあまり重要ではなく、したがって行内および行間
の不均一はいずれも許容可能である。画素駆動電圧を安
定化させるために最小行アクセス時間が必要であるが、
フレームレートは重大な光学干渉を生じることなく通常
50-100％変えることができる。
【０００７】双安定技術においては、材料の電圧保持率
は無限大とみなすことができ、したがって不均一なデー
タ転送を許容することができる。
は無限大とみなすことができ、したがって不均一なデー
タ転送を許容することができる。
【０００８】したがって、本発明は広義には上述した技
術、およびたとえばシリコン上LC、デジタルマイクロミ
ラー、ポリシリコン光バルブなどの“オンシリコン(on
silicon)”技術のような技術を含めて、固有のまたは付
随するレジスタまたは記憶装置を有する非CRT表示装置
に適用される。
術、およびたとえばシリコン上LC、デジタルマイクロミ
ラー、ポリシリコン光バルブなどの“オンシリコン(on
silicon)”技術のような技術を含めて、固有のまたは付
随するレジスタまたは記憶装置を有する非CRT表示装置
に適用される。
【０００９】このような表示装置においては、非同期調
停およびメモリアクセス・プロトコルによって、表示装
置と他のメモリユーザーの間でメモリアクセスを有効に
割り当てることができる。これに基づいて、本発明者
は、表示装置および他のユーザーによるメモリへの効果
的なアクセスを提供し、低速で低コストの大容量メモリ
を用いて実施することのできる、非CRT表示装置用の表
示制御装置を開発した。この制御装置においてはCRT表
示装置から派生した回路に比べてゲート数が大幅に低減
され、その結果電流消費が低減される。
停およびメモリアクセス・プロトコルによって、表示装
置と他のメモリユーザーの間でメモリアクセスを有効に
割り当てることができる。これに基づいて、本発明者
は、表示装置および他のユーザーによるメモリへの効果
的なアクセスを提供し、低速で低コストの大容量メモリ
を用いて実施することのできる、非CRT表示装置用の表
示制御装置を開発した。この制御装置においてはCRT表
示装置から派生した回路に比べてゲート数が大幅に低減
され、その結果電流消費が低減される。
【００１０】したがって、本発明はその一側面におい
て、表示すべきデータを記憶するメモリ手段と、表示す
べきデータの１つまたは複数の行またはその一部を記憶
することのできる手段を有する表示手段と、前記のメモ
リ手段へのアクセスを必要とする１つまたは複数の他の
インターフェース手段と、前記の表示手段および他のイ
ンターフェース手段による競合するメモリアクセス要求
を調停して前記の表示手段と前記の１つまたは複数の他
のインターフェース手段によるメモリアクセスをインタ
ーリーブするメモリアクセス制御手段であって、使用時
に前記のメモリ手段から前記の表示手段への不均一また
は非同期のデータ転送を実行するように動作可能である
メモリアクセス制御手段と、を備える表示システム用の
表示制御装置を提供する。
て、表示すべきデータを記憶するメモリ手段と、表示す
べきデータの１つまたは複数の行またはその一部を記憶
することのできる手段を有する表示手段と、前記のメモ
リ手段へのアクセスを必要とする１つまたは複数の他の
インターフェース手段と、前記の表示手段および他のイ
ンターフェース手段による競合するメモリアクセス要求
を調停して前記の表示手段と前記の１つまたは複数の他
のインターフェース手段によるメモリアクセスをインタ
ーリーブするメモリアクセス制御手段であって、使用時
に前記のメモリ手段から前記の表示手段への不均一また
は非同期のデータ転送を実行するように動作可能である
メモリアクセス制御手段と、を備える表示システム用の
表示制御装置を提供する。
【００１１】不均一または非同期のデータ転送を用いる
ことによって、同期動作によるタイミングに対する制約
の多くが排除され、表示装置と他のメモリユーザーによ
る自由で最適なメモリアクセスが可能になり、性能に対
する影響と表示装置または他のメモリインターフェース
の設計上の制約が最小限となる。
ことによって、同期動作によるタイミングに対する制約
の多くが排除され、表示装置と他のメモリユーザーによ
る自由で最適なメモリアクセスが可能になり、性能に対
する影響と表示装置または他のメモリインターフェース
の設計上の制約が最小限となる。
【００１２】ヨーロッパ特許公開公報A-0228135号のも
のに比べて、本発明の表示制御装置の実施例では、イン
ターリービングをソフトウエア制御ではなく競合するメ
モリアクセス要求によって行なうことが可能である。こ
のことは、この制御装置がはるかに自由度が大きく、
“動的な”インターリービングが可能であることを意味
する。すなわち競合する要求によって必要とされるとき
にのみインターリービングが行なわれる。
のに比べて、本発明の表示制御装置の実施例では、イン
ターリービングをソフトウエア制御ではなく競合するメ
モリアクセス要求によって行なうことが可能である。こ
のことは、この制御装置がはるかに自由度が大きく、
“動的な”インターリービングが可能であることを意味
する。すなわち競合する要求によって必要とされるとき
にのみインターリービングが行なわれる。
【００１３】クロック速度が十分速ければ不均一なデー
タ転送を同期的に実行することができる。バッファ手段
は表示手段の一部とするかまたは制御装置の一部とする
ことができる。
タ転送を同期的に実行することができる。バッファ手段
は表示手段の一部とするかまたは制御装置の一部とする
ことができる。
【００１４】メモリアクセス制御手段は優先順位決定技
術を実行することが好ましい。この技術はメモリアクセ
ス要求の相対的優先順位を決定し、優先順位に基づいて
要求間の調停を行なう。メモリアクセス要求の競合があ
る場合、メモリアクセス制御手段は、前記の表示手段の
行周期の少なくともかなりの部分において前記の表示手
段と１つまたは複数の他のインターフェース手段による
前記のメモリ手段へのインターリーブされたアクセスを
可能にするのが好ましい。インターリーブ率は固定とし
ても可変としてもよい。インターリーブ率を可変とする
場合、その率は、各行周期中に、現データ行のアクセス
済みの部分を判定し、現データ行のまだアクセスされて
いない部分にしたがって調整することができる。
術を実行することが好ましい。この技術はメモリアクセ
ス要求の相対的優先順位を決定し、優先順位に基づいて
要求間の調停を行なう。メモリアクセス要求の競合があ
る場合、メモリアクセス制御手段は、前記の表示手段の
行周期の少なくともかなりの部分において前記の表示手
段と１つまたは複数の他のインターフェース手段による
前記のメモリ手段へのインターリーブされたアクセスを
可能にするのが好ましい。インターリーブ率は固定とし
ても可変としてもよい。インターリーブ率を可変とする
場合、その率は、各行周期中に、現データ行のアクセス
済みの部分を判定し、現データ行のまだアクセスされて
いない部分にしたがって調整することができる。
【００１５】さまざまな形態の不均一または非同期転送
を採用することができるが、メモリアクセス制御手段に
は前記の手段によるメモリアクセス要求または前記の他
のインターフェース手段によるメモリアクセス要求に応
じて非同期ハンドシェークを用いることが好ましい。
を採用することができるが、メモリアクセス制御手段に
は前記の手段によるメモリアクセス要求または前記の他
のインターフェース手段によるメモリアクセス要求に応
じて非同期ハンドシェークを用いることが好ましい。
【００１６】また、本発明は他の側面において、上述し
た表示制御装置を内蔵した表示システムおよび上述した
装置において実施されるメモリアクセスとデータ転送を
制御する方法を提供するものである。
た表示制御装置を内蔵した表示システムおよび上述した
装置において実施されるメモリアクセスとデータ転送を
制御する方法を提供するものである。
【００１７】したがって、他の側面において、本発明
は、表示すべきデータを記憶するメモリ手段と、表示す
べきデータの１つまたは複数の行またはその一部を記憶
しメモリ手段へのアクセスを必要とする表示手段と、メ
モリ手段へのアクセスを必要とする１つまたは複数のイ
ンターフェース手段と、前記の表示手段と前記の他のイ
ンターフェース手段による競合するメモリアクセス要求
を調停して前記の表示手段と前記の１つまたは複数の他
のインターフェース手段によるメモリアクセスをインタ
ーリーブし、メモリ手段から表示手段への不均一または
非同期のデータ転送を実行するよう動作可能なメモリア
クセス制御手段とを備える、表示システム用の表示制御
装置を提供する。
は、表示すべきデータを記憶するメモリ手段と、表示す
べきデータの１つまたは複数の行またはその一部を記憶
しメモリ手段へのアクセスを必要とする表示手段と、メ
モリ手段へのアクセスを必要とする１つまたは複数のイ
ンターフェース手段と、前記の表示手段と前記の他のイ
ンターフェース手段による競合するメモリアクセス要求
を調停して前記の表示手段と前記の１つまたは複数の他
のインターフェース手段によるメモリアクセスをインタ
ーリーブし、メモリ手段から表示手段への不均一または
非同期のデータ転送を実行するよう動作可能なメモリア
クセス制御手段とを備える、表示システム用の表示制御
装置を提供する。
【００１８】前記の表示手段は、液晶表示装置であるの
が好ましい。典型的な構成においては、表示手段は、表
示手段に行または列駆動データを印加する行または列駆
動手段を含み、さらに１つまたは複数の行またはその一
部を前記の行または列駆動手段への転送に先だって記憶
するシフトレジスタ手段を含む。
が好ましい。典型的な構成においては、表示手段は、表
示手段に行または列駆動データを印加する行または列駆
動手段を含み、さらに１つまたは複数の行またはその一
部を前記の行または列駆動手段への転送に先だって記憶
するシフトレジスタ手段を含む。
【００１９】一構成において、前記のメモリアクセス制
御手段は、表示手段および１つまたは複数のインターフ
ェース手段からの競合するメモリアクセス要求に応じ
て、表示手段および１つまたは複数のインターフェース
手段によるメモリ手段のアクセスに対し、固定のインタ
ーリーブ率を適用する動作をする。
御手段は、表示手段および１つまたは複数のインターフ
ェース手段からの競合するメモリアクセス要求に応じ
て、表示手段および１つまたは複数のインターフェース
手段によるメモリ手段のアクセスに対し、固定のインタ
ーリーブ率を適用する動作をする。
【００２０】他の構成では、前記のメモリアクセス制御
手段は、表示手段および１つまたは複数のインターフェ
ース手段によるメモリ手段のアクセスに対し、ある特定
の行周期においてまだ表示手段に転送されていない現デ
ータ行の割合に依存する可変のインターリーブ率を適用
する動作をする。
手段は、表示手段および１つまたは複数のインターフェ
ース手段によるメモリ手段のアクセスに対し、ある特定
の行周期においてまだ表示手段に転送されていない現デ
ータ行の割合に依存する可変のインターリーブ率を適用
する動作をする。
【００２１】また、このメモリアクセス制御手段は、あ
る特定の行周期において、前記の他のインターフェース
手段のうちの１つまたは複数に対して、メモリ手段への
限られた期間の優先アクセスを与える動作をする。ただ
し、これは、その結果残る行周期内に、表示データの行
のほぼ全体をアクセスすることができるときに限られ
る。
る特定の行周期において、前記の他のインターフェース
手段のうちの１つまたは複数に対して、メモリ手段への
限られた期間の優先アクセスを与える動作をする。ただ
し、これは、その結果残る行周期内に、表示データの行
のほぼ全体をアクセスすることができるときに限られ
る。
【００２２】
【発明の実施の形態】図１を参照すると、LCDパネル制
御装置10は、表示パネル14を駆動する表示駆動装置12、
メモリ/インターフェースブロック16、フレームメモリ1
8およびホストコンピュータ20からなる。メモリインタ
ーフェースブロック16は、メモリアクセスのための非同
期転送プロトコルを実行し、表示駆動装置12とメモリイ
ンターフェースブロック16内に示す１つまたは複数の他
のインターフェース間でのメモリアクセス要求の調停を
実行する。この例では、LCDパネル14は表示に先だって
１行のデータを記憶する行入力バッファを有する。表示
装置は、データが行同期パルスによって表示電極にクロ
ックされるとき、データの完全な行が行周期の最後まで
バッファ内に存在するようにできるならば、データを単
一ブロックまたはより小さいいくつかのブロックで受け
取ることができる。
御装置10は、表示パネル14を駆動する表示駆動装置12、
メモリ/インターフェースブロック16、フレームメモリ1
8およびホストコンピュータ20からなる。メモリインタ
ーフェースブロック16は、メモリアクセスのための非同
期転送プロトコルを実行し、表示駆動装置12とメモリイ
ンターフェースブロック16内に示す１つまたは複数の他
のインターフェース間でのメモリアクセス要求の調停を
実行する。この例では、LCDパネル14は表示に先だって
１行のデータを記憶する行入力バッファを有する。表示
装置は、データが行同期パルスによって表示電極にクロ
ックされるとき、データの完全な行が行周期の最後まで
バッファ内に存在するようにできるならば、データを単
一ブロックまたはより小さいいくつかのブロックで受け
取ることができる。
【００２３】図２に示すように、従来のLCD表示パネル1
4は、通常行選択ロジックおよびレベルドライバ17、列
行シフトレジスタ19および列データラッチおよびレベル
ドライバ21を有するLCD素子15からなる。行ドライバ17
はより単純であり、素子15の各行を選択電圧レベルで駆
動し、各行同期パルスに応じて一度に１つの列を選択す
る。列ドライバ21は、データが上述したシフトレジスタ
19にシフトされたときこれをラッチすることによってレ
ベルドライバ上の列駆動データを１行周期だけ保持す
る。行同期パルスによってデータが保持されると、次の
データ行をレジスタにシフトすることができる。したが
って、表示パネル14はシフトレジスタ19の形態の固有の
行記憶装置を有し、ある限度内で、このシフトレジスタ
には前の行周期内の任意の時点で次に表示すべき行のデ
ータを入れることができる。
4は、通常行選択ロジックおよびレベルドライバ17、列
行シフトレジスタ19および列データラッチおよびレベル
ドライバ21を有するLCD素子15からなる。行ドライバ17
はより単純であり、素子15の各行を選択電圧レベルで駆
動し、各行同期パルスに応じて一度に１つの列を選択す
る。列ドライバ21は、データが上述したシフトレジスタ
19にシフトされたときこれをラッチすることによってレ
ベルドライバ上の列駆動データを１行周期だけ保持す
る。行同期パルスによってデータが保持されると、次の
データ行をレジスタにシフトすることができる。したが
って、表示パネル14はシフトレジスタ19の形態の固有の
行記憶装置を有し、ある限度内で、このシフトレジスタ
には前の行周期内の任意の時点で次に表示すべき行のデ
ータを入れることができる。
【００２４】ペン入力装置20を有するこのLCDパネル制
御装置の例では、データ操作の必要性を最小にするた
め、フレームメモリ18をインキング面18’で増大させて
いる。このように、ペン入力装置で手書きされた注記を
付したテキストのページは、インキング面18’をその手
書きの注記を含むように修正することを必要とするだけ
である。
御装置の例では、データ操作の必要性を最小にするた
め、フレームメモリ18をインキング面18’で増大させて
いる。このように、ペン入力装置で手書きされた注記を
付したテキストのページは、インキング面18’をその手
書きの注記を含むように修正することを必要とするだけ
である。
【００２５】表示ドライバ12は、表示パネル14に適正な
クロックと同期信号を供給し、メモリからの転送の度に
アドレス発生器26をインクリメントする制御信号発生器
24を含む。また、制御信号発生器24は、次に説明する非
同期要求確認プロトコルを用いて、メモリアービター28
を介してメモリフレーム18からのデータに対する要求を
開始する。このような要求に応じて、データがフレーム
メモリ18からメモリアービター28を介してデータミキサ
ー30に転送され、データミキサー30は、メモリフレーム
18およびインキング面18’からのデータを組み合わせて
表示すべき特定の画素の出力値に対応する１つのデータ
ワードにする。データミキサー30からの出力はグレース
ケール発生器32に渡され、グレースケール発生器32は、
LCDパネル14が独自のグレースケール機能を有しないと
き、空間と時間上のディザ（spatio-temporal dither）
を生成する。グレースケール発生器32の出力は、各画素
の駆動に対応した２進データビットである。これがLCD
パネル14に供給され、そのデータ行が終了し制御信号発
生器が行同期パルスを出力して次の画素行を表示させる
まで、列行シフトレジスタ19に一時的に記憶される。ま
た、メモリ/インターフェースブロック16は、他に２つ
のインターフェースすなわちホストコンピュータ20に接
続されたホストインターフェース34およびペンアクセス
36を有する。ホストインターフェース34は、ホスト20が
フレームメモリ18、インキング面18’に対して１ないし
４画素のデータの読み出しまたは書き込みを行なうこと
を可能にする。ホストインターフェース34は、物理的メ
モリアドレスに任意の（x, y）アドレスをマップし、ま
た64ビットワード内にこのデータ位置をマップする。ペ
ンアクセス36は、（x, y）ポインタに指示されてインキ
ング面18’に１画素書き込みアクセスを行なう。ホスト
インターフェース34とペンアクセス36は、いずれも非同
期要求確認プロトコルを用いてメモリアービター28から
のデータ要求を開始することができる。
クロックと同期信号を供給し、メモリからの転送の度に
アドレス発生器26をインクリメントする制御信号発生器
24を含む。また、制御信号発生器24は、次に説明する非
同期要求確認プロトコルを用いて、メモリアービター28
を介してメモリフレーム18からのデータに対する要求を
開始する。このような要求に応じて、データがフレーム
メモリ18からメモリアービター28を介してデータミキサ
ー30に転送され、データミキサー30は、メモリフレーム
18およびインキング面18’からのデータを組み合わせて
表示すべき特定の画素の出力値に対応する１つのデータ
ワードにする。データミキサー30からの出力はグレース
ケール発生器32に渡され、グレースケール発生器32は、
LCDパネル14が独自のグレースケール機能を有しないと
き、空間と時間上のディザ（spatio-temporal dither）
を生成する。グレースケール発生器32の出力は、各画素
の駆動に対応した２進データビットである。これがLCD
パネル14に供給され、そのデータ行が終了し制御信号発
生器が行同期パルスを出力して次の画素行を表示させる
まで、列行シフトレジスタ19に一時的に記憶される。ま
た、メモリ/インターフェースブロック16は、他に２つ
のインターフェースすなわちホストコンピュータ20に接
続されたホストインターフェース34およびペンアクセス
36を有する。ホストインターフェース34は、ホスト20が
フレームメモリ18、インキング面18’に対して１ないし
４画素のデータの読み出しまたは書き込みを行なうこと
を可能にする。ホストインターフェース34は、物理的メ
モリアドレスに任意の（x, y）アドレスをマップし、ま
た64ビットワード内にこのデータ位置をマップする。ペ
ンアクセス36は、（x, y）ポインタに指示されてインキ
ング面18’に１画素書き込みアクセスを行なう。ホスト
インターフェース34とペンアクセス36は、いずれも非同
期要求確認プロトコルを用いてメモリアービター28から
のデータ要求を開始することができる。
【００２６】この例では、データはメモリに記憶され、
“二重走査”動作を行なう。すなわち表示画面の半分ず
つに分けられた２つの行のデータが表示パネル14の上部
および下部の列ドライバに同時にクロックされる。構成
を容易にするために、図２には１組の列ドライバのみを
示す。データはフレームメモリ18、インキング面18’に
インターリーブされて記憶される。フレームメモリ18と
メモリアービターの間のデータバスの幅は64ビットであ
り、各アドレスで上画面と下画面にそれぞれ32ビットが
用いられる。各32ビットワード内で、４つの画素のデー
タが記憶される。４ビットがフレームメモリ18の面に４
ビットがインキング面18’に記憶される。この例ではフ
レームデータは、実際にはインターリーブされるが、こ
こに説明したハードウエア・アドレスマッピングによれ
ば、他のインターフェースには連続的な二次元平面とし
て現われる。
“二重走査”動作を行なう。すなわち表示画面の半分ず
つに分けられた２つの行のデータが表示パネル14の上部
および下部の列ドライバに同時にクロックされる。構成
を容易にするために、図２には１組の列ドライバのみを
示す。データはフレームメモリ18、インキング面18’に
インターリーブされて記憶される。フレームメモリ18と
メモリアービターの間のデータバスの幅は64ビットであ
り、各アドレスで上画面と下画面にそれぞれ32ビットが
用いられる。各32ビットワード内で、４つの画素のデー
タが記憶される。４ビットがフレームメモリ18の面に４
ビットがインキング面18’に記憶される。この例ではフ
レームデータは、実際にはインターリーブされるが、こ
こに説明したハードウエア・アドレスマッピングによれ
ば、他のインターフェースには連続的な二次元平面とし
て現われる。
【００２７】動作時には、メモリアービター28は、表示
駆動装置12、ホストインターフェース34およびペンアク
セス36のための２行４位相非同期要求確認プロトコルを
用いた非同期バス制御を行なう。
駆動装置12、ホストインターフェース34およびペンアク
セス36のための２行４位相非同期要求確認プロトコルを
用いた非同期バス制御を行なう。
【００２８】制御信号発生器20、ホストインターフェー
ス28およびペンアクセス32のうちの２つまたはそれ以上
からのメモリアクセス要求が競合する場合、アービター
28は調停を行なって、各行周期において表示駆動装置が
そのデータ行を構成するに十分なメモリサイクルだけメ
モリにアクセスできるようにする。これは、２つの方法
で行なうことができる。すなわち、競合する要求に応じ
て表示装置のメモリアクセスと非表示装置のメモリアク
セスの間のインターリーブ率を固定するか、または各行
周期に表示装置に送られたデータ行の比率に応じて修正
することのできる可変インターリーブ率を用いて行なう
ことができる。
ス28およびペンアクセス32のうちの２つまたはそれ以上
からのメモリアクセス要求が競合する場合、アービター
28は調停を行なって、各行周期において表示駆動装置が
そのデータ行を構成するに十分なメモリサイクルだけメ
モリにアクセスできるようにする。これは、２つの方法
で行なうことができる。すなわち、競合する要求に応じ
て表示装置のメモリアクセスと非表示装置のメモリアク
セスの間のインターリーブ率を固定するか、または各行
周期に表示装置に送られたデータ行の比率に応じて修正
することのできる可変インターリーブ率を用いて行なう
ことができる。
【００２９】第１の構成では、インターリーブ率は行周
期とメモリアクセスサイクルのタイミングを考慮して選
択され、最悪の場合でも他のメモリユーザーから絶えず
メモリアクセス要求があるときには表示駆動装置12が各
行周期中に表示装置に対する完全なデータ行を構成する
に十分なメモリアクセスサイクルを持つようにしてい
る。したがって、この例ではアービターは、通常、表示
装置と非表示装置のメモリアクセスサイクルのインター
リーブ率を２：１とするが、他の組み合わせや他の表示
装置およびメモリに対しては異なる固定比率を適用する
こともできる。
期とメモリアクセスサイクルのタイミングを考慮して選
択され、最悪の場合でも他のメモリユーザーから絶えず
メモリアクセス要求があるときには表示駆動装置12が各
行周期中に表示装置に対する完全なデータ行を構成する
に十分なメモリアクセスサイクルを持つようにしてい
る。したがって、この例ではアービターは、通常、表示
装置と非表示装置のメモリアクセスサイクルのインター
リーブ率を２：１とするが、他の組み合わせや他の表示
装置およびメモリに対しては異なる固定比率を適用する
こともできる。
【００３０】可変または適応型の実施態様においては、
アービター28は、各行周期中に表示装置に設定すべき各
データ行がどれだけアクセスされたか、および/または
未アクセス部分がどれだけあるかを判定する手段を含
む。アービターは、次に当初上述した固定比率より低い
レベルに設定されていたインターリーブ率を修正する。
データの行の割合がモニターされ、行周期の各段階で未
アクセスの行の割合が所定の目標比率より大きいことが
明らかになると、アービターによって実施されるインタ
ーリーブ率が引き上げられる。したがって、たとえば、
アービター28は各行周期の始めの表示装置アクセスと非
表示装置アクセスの比率として当初１：１を適用し、そ
の後行周期の終わりが近づくにつれてこれを２：１、
３：１、…というように引き上げていく。
アービター28は、各行周期中に表示装置に設定すべき各
データ行がどれだけアクセスされたか、および/または
未アクセス部分がどれだけあるかを判定する手段を含
む。アービターは、次に当初上述した固定比率より低い
レベルに設定されていたインターリーブ率を修正する。
データの行の割合がモニターされ、行周期の各段階で未
アクセスの行の割合が所定の目標比率より大きいことが
明らかになると、アービターによって実施されるインタ
ーリーブ率が引き上げられる。したがって、たとえば、
アービター28は各行周期の始めの表示装置アクセスと非
表示装置アクセスの比率として当初１：１を適用し、そ
の後行周期の終わりが近づくにつれてこれを２：１、
３：１、…というように引き上げていく。
【００３１】図3は、ホストアクセスが必要とされない
期間中の通常の固定インターリーブ率モードにおける表
示駆動装置アクセスとホストアクセスを示す。この場
合、LCDパネル14のためのデータは、連続するメモリア
クセス中に可能なかぎり高速に読み出され、各行周期の
最初の部分でパネルシフトレジスタにバーストで供給さ
れる。制御装置は、行周期の残余の期間についてはアイ
ドル状態となり、これによって零入力電流の消費が低減
される。
期間中の通常の固定インターリーブ率モードにおける表
示駆動装置アクセスとホストアクセスを示す。この場
合、LCDパネル14のためのデータは、連続するメモリア
クセス中に可能なかぎり高速に読み出され、各行周期の
最初の部分でパネルシフトレジスタにバーストで供給さ
れる。制御装置は、行周期の残余の期間についてはアイ
ドル状態となり、これによって零入力電流の消費が低減
される。
【００３２】図４は、固定された２：１のインターリー
ブ率を用いる構成においてホストがメモリへの連続的ア
クセスを必要とする最悪の場合を示す。この場合、制御
装置は、行周期の大部分において２：１のインターリー
ビングを行ない、LCDパネルの入力バッファ/シフトレジ
スタが既にいっぱいであるとき、各行周期の最後でホス
トについて連続アクセスの短いバーストを実行する。
ブ率を用いる構成においてホストがメモリへの連続的ア
クセスを必要とする最悪の場合を示す。この場合、制御
装置は、行周期の大部分において２：１のインターリー
ビングを行ない、LCDパネルの入力バッファ/シフトレジ
スタが既にいっぱいであるとき、各行周期の最後でホス
トについて連続アクセスの短いバーストを実行する。
【００３３】インターリービングは、競合するメモリア
クセスによって発生し、そのためインターリービングは
必要なときにのみ適用され、自由度があり、動的なイン
ターリービング法が提供されることが理解されるであろ
う。競合する要求がなくなると、アービター28は、アク
セスを要求する任意のインターフェースにほぼ即時にア
クセスを許可する。これは、他のインターフェースから
の競合する要求が発生するまで続けられ、競合する要求
が発生すると、アービターは適宜のインターリーブ率を
適用する。
クセスによって発生し、そのためインターリービングは
必要なときにのみ適用され、自由度があり、動的なイン
ターリービング法が提供されることが理解されるであろ
う。競合する要求がなくなると、アービター28は、アク
セスを要求する任意のインターフェースにほぼ即時にア
クセスを許可する。これは、他のインターフェースから
の競合する要求が発生するまで続けられ、競合する要求
が発生すると、アービターは適宜のインターリーブ率を
適用する。
【００３４】最後に、図５において、メモリアービター
は、ホストがごく少数のアクセス（この例では６）しか
必要としないことを検出する“優先バーストアクセス”
モードを実行する。アービターは、制御信号発生器20に
割り込んでホストの即時アクセスを可能とする。これに
よって完全な行の表示駆動装置アクセスは、公称行周期
より長くかかり、行間のタイミングを妨害するが、この
ような長いアクセスが制限的なものでありランダムに発
生するものであれば、最大で±20％までの差であっても
問題はないと考えられる。この最後のモードでは、アー
ビターは、ホストによるデータアクセス要求を優先し、
即時アクセスを許可する。ただし、これは表示行の残り
の部分すべてを残りの行周期内にアクセスするだけの時
間が残ることを条件とする。
は、ホストがごく少数のアクセス（この例では６）しか
必要としないことを検出する“優先バーストアクセス”
モードを実行する。アービターは、制御信号発生器20に
割り込んでホストの即時アクセスを可能とする。これに
よって完全な行の表示駆動装置アクセスは、公称行周期
より長くかかり、行間のタイミングを妨害するが、この
ような長いアクセスが制限的なものでありランダムに発
生するものであれば、最大で±20％までの差であっても
問題はないと考えられる。この最後のモードでは、アー
ビターは、ホストによるデータアクセス要求を優先し、
即時アクセスを許可する。ただし、これは表示行の残り
の部分すべてを残りの行周期内にアクセスするだけの時
間が残ることを条件とする。
【００３５】この発明は、例として次の実施態様を含
む。 １．表示システム用の表示制御装置であって、表示すべ
きデータを記憶するメモリ手段と、表示すべきデータの
１つまたは複数の行またはその一部を記憶することので
きる手段を有する表示手段と、前記のメモリ手段へのア
クセスを必要とする１つまたは複数の他のインターフェ
ースと、前記の表示手段および他のインターフェース手
段の内の１つまたは複数による競合するメモリアクセス
要求を調停して前記の表示手段と前記の１つまたは複数
の他のインターフェース手段によるメモリアクセスをイ
ンターリーブするメモリアクセス制御手段であって、使
用時に前記のメモリ手段から前記の表示手段への不均一
または非同期のデータ転送を実行するように動作可能で
あるメモリアクセス制御手段とからなる表示制御装置。
む。 １．表示システム用の表示制御装置であって、表示すべ
きデータを記憶するメモリ手段と、表示すべきデータの
１つまたは複数の行またはその一部を記憶することので
きる手段を有する表示手段と、前記のメモリ手段へのア
クセスを必要とする１つまたは複数の他のインターフェ
ースと、前記の表示手段および他のインターフェース手
段の内の１つまたは複数による競合するメモリアクセス
要求を調停して前記の表示手段と前記の１つまたは複数
の他のインターフェース手段によるメモリアクセスをイ
ンターリーブするメモリアクセス制御手段であって、使
用時に前記のメモリ手段から前記の表示手段への不均一
または非同期のデータ転送を実行するように動作可能で
あるメモリアクセス制御手段とからなる表示制御装置。
【００３６】２．項１に記載の表示制御装置であって、
前記のメモリアクセス制御手段はメモリアクセス要求の
相対的な優先順位を決定し、前記の優先順位に基づいて
前記の要求間の調停を行なうことを特徴とする表示制御
装置。 ３．項１または２に記載の表示制御装置であって、前記
のメモリアクセス制御手段は、前記の表示手段と前記の
１つまたは複数のインターフェース手段による競合する
メモリアクセス要求に応じて前記の表示手段によるアク
セスと前記の１つまたは複数のインターフェース手段に
よるアクセスとの間に固定のインターリーブ率を提供す
る動作をすることを特徴とする表示制御装置。 ４．項１または２に記載の表示制御装置であって、前記
のメモリアクセス制御手段は、前記の表示手段と前記の
１つまたは複数のインターフェース手段による競合する
メモリアクセス要求に応じて前記の表示手段によるアク
セスと前記の１つまたは複数のインターフェース手段に
よるアクセスとの間に可変のインターリーブ率を提供す
る動作をすることを特徴とする表示制御装置。
前記のメモリアクセス制御手段はメモリアクセス要求の
相対的な優先順位を決定し、前記の優先順位に基づいて
前記の要求間の調停を行なうことを特徴とする表示制御
装置。 ３．項１または２に記載の表示制御装置であって、前記
のメモリアクセス制御手段は、前記の表示手段と前記の
１つまたは複数のインターフェース手段による競合する
メモリアクセス要求に応じて前記の表示手段によるアク
セスと前記の１つまたは複数のインターフェース手段に
よるアクセスとの間に固定のインターリーブ率を提供す
る動作をすることを特徴とする表示制御装置。 ４．項１または２に記載の表示制御装置であって、前記
のメモリアクセス制御手段は、前記の表示手段と前記の
１つまたは複数のインターフェース手段による競合する
メモリアクセス要求に応じて前記の表示手段によるアク
セスと前記の１つまたは複数のインターフェース手段に
よるアクセスとの間に可変のインターリーブ率を提供す
る動作をすることを特徴とする表示制御装置。
【００３７】５．項４に記載の表示制御装置であって、
前記のメモリアクセス制御手段は、各行周期中に、前記
の表示手段に転送すべくアクセス済みの現データ行の比
率を判定する手段と、未アクセスの前記の現データ行の
比率に応じてインターリーブ率を調整する手段とを含む
ことを特徴とする表示制御装置。 ６．上記のいずれかの項に記載の表示制御装置であっ
て、前記のメモリアクセス制御手段は前記の表示手段に
よるメモリアクセス要求または前記の他のインターフェ
ース手段によるメモリアクセス要求に応じて非同期ハン
ドシェイクを用いることを特徴とする表示制御装置。
前記のメモリアクセス制御手段は、各行周期中に、前記
の表示手段に転送すべくアクセス済みの現データ行の比
率を判定する手段と、未アクセスの前記の現データ行の
比率に応じてインターリーブ率を調整する手段とを含む
ことを特徴とする表示制御装置。 ６．上記のいずれかの項に記載の表示制御装置であっ
て、前記のメモリアクセス制御手段は前記の表示手段に
よるメモリアクセス要求または前記の他のインターフェ
ース手段によるメモリアクセス要求に応じて非同期ハン
ドシェイクを用いることを特徴とする表示制御装置。
【００３８】７． 表示すべきデータを記憶するメモリ
手段と、表示すべきデータの１つまたは複数の行または
その一部を記憶し前記のメモリ手段へのアクセスを必要
とする表示手段と、やはり前記のメモリ手段へのアクセ
スを必要とする１つまたは複数のインターフェース手段
と、前記の表示手段と前記の他のインターフェース手段
による競合するメモリアクセス要求を調停して前記の表
示手段と前記の１つまたは複数の他のインターフェース
手段によるメモリアクセスをインターリーブするメモリ
アクセス制御手段であって、使用時に前記のメモリ手段
から前記の表示手段への不均一または非同期のデータ転
送を実行するように動作可能であるメモリアクセス制御
手段とからなることを特徴とする表示システム。 ８．項７に記載の表示システムであって、前記の表示手
段は液晶表示装置からなることを特徴とする。 ９．項７または８に記載の表示システムであって、前記
の表示手段は、前記の表示手段に行すなわち列データを
印加する行すなわち列駆動手段を含み、さらに前記の１
つまたは複数の行またはその一部を前記の行すなわち列
駆動手段への転送に先だって記憶するシフトレジスタ手
段を含むことを特徴とする表示システム。
手段と、表示すべきデータの１つまたは複数の行または
その一部を記憶し前記のメモリ手段へのアクセスを必要
とする表示手段と、やはり前記のメモリ手段へのアクセ
スを必要とする１つまたは複数のインターフェース手段
と、前記の表示手段と前記の他のインターフェース手段
による競合するメモリアクセス要求を調停して前記の表
示手段と前記の１つまたは複数の他のインターフェース
手段によるメモリアクセスをインターリーブするメモリ
アクセス制御手段であって、使用時に前記のメモリ手段
から前記の表示手段への不均一または非同期のデータ転
送を実行するように動作可能であるメモリアクセス制御
手段とからなることを特徴とする表示システム。 ８．項７に記載の表示システムであって、前記の表示手
段は液晶表示装置からなることを特徴とする。 ９．項７または８に記載の表示システムであって、前記
の表示手段は、前記の表示手段に行すなわち列データを
印加する行すなわち列駆動手段を含み、さらに前記の１
つまたは複数の行またはその一部を前記の行すなわち列
駆動手段への転送に先だって記憶するシフトレジスタ手
段を含むことを特徴とする表示システム。
【００３９】10．項７から項９のいずれかに記載の表示
システムであって、前記のメモリアクセス制御手段は、
前記の表示手段と前記の１つまたは複数のインターフェ
ース手段による競合するメモリアクセス要求に応じて、
前記のメモリ手段への前記の表示手段と前記の１つまた
は複数のインターフェース手段によるアクセスの間に固
定のインターリーブ率を提供する動作をすることを特徴
とする表示システム。 11．項７から項10のいずれかに記載の表示システムであ
って、前記のメモリアクセス制御手段は、前記のメモリ
手段への前記の表示手段と前記の１つまたは複数のイン
ターフェース手段によるアクセスの間に、ある特定の行
周期において前記の表示手段にまだ転送されていない現
データ行の比率によって決まる可変のインターリーブ率
を提供する動作をすることを特徴とする表示システム。 12．上記のいずれかの項に記載の表示システムであっ
て、前記のメモリアクセス制御手段はまた、ある特定の
行周期において、前記の他のインターフェース手段のう
ちの１つまたはそれ以上に前記のメモリ手段への限られ
た期間の優先アクセス権を与える動作をし、これはその
結果残る行周期が、表示データ行のほぼすべてを前記の
行周期内にアクセスするに十分なものであることを条件
とすることを特徴とする表示システム。
システムであって、前記のメモリアクセス制御手段は、
前記の表示手段と前記の１つまたは複数のインターフェ
ース手段による競合するメモリアクセス要求に応じて、
前記のメモリ手段への前記の表示手段と前記の１つまた
は複数のインターフェース手段によるアクセスの間に固
定のインターリーブ率を提供する動作をすることを特徴
とする表示システム。 11．項７から項10のいずれかに記載の表示システムであ
って、前記のメモリアクセス制御手段は、前記のメモリ
手段への前記の表示手段と前記の１つまたは複数のイン
ターフェース手段によるアクセスの間に、ある特定の行
周期において前記の表示手段にまだ転送されていない現
データ行の比率によって決まる可変のインターリーブ率
を提供する動作をすることを特徴とする表示システム。 12．上記のいずれかの項に記載の表示システムであっ
て、前記のメモリアクセス制御手段はまた、ある特定の
行周期において、前記の他のインターフェース手段のう
ちの１つまたはそれ以上に前記のメモリ手段への限られ
た期間の優先アクセス権を与える動作をし、これはその
結果残る行周期が、表示データ行のほぼすべてを前記の
行周期内にアクセスするに十分なものであることを条件
とすることを特徴とする表示システム。
【００４０】
【発明の効果】この発明によると、表示装置と他のメモ
リユーザーの間でメモリアクセスを有効に割り当てるこ
とができ、表示装置および他のユーザーによるメモリへ
の効果的なアクセスが提供される。
リユーザーの間でメモリアクセスを有効に割り当てるこ
とができ、表示装置および他のユーザーによるメモリへ
の効果的なアクセスが提供される。
【図１】本発明のLCDパネル制御装置の一実施例のブロ
ック図である。
ック図である。
【図２】代表的なLCDパネルの内部構造を示す概略図で
ある。
ある。
【図３】固定インターリーブ率を適用するLCDパネル制
御装置の一実施例におけるある条件下での表示駆動装置
およびホストのメモリサイクルを示す波形である。
御装置の一実施例におけるある条件下での表示駆動装置
およびホストのメモリサイクルを示す波形である。
【図４】固定インターリーブ率を適用するLCDパネル制
御装置の一実施例における異なる条件下での表示駆動装
置およびホストのメモリサイクルを示す波形である。
御装置の一実施例における異なる条件下での表示駆動装
置およびホストのメモリサイクルを示す波形である。
【図５】固定インターリーブ率を適用するLCDパネル制
御装置の一実施例における異なる条件下での表示駆動装
置およびホストのメモリサイクルを示す波形である。
御装置の一実施例における異なる条件下での表示駆動装
置およびホストのメモリサイクルを示す波形である。
10：LCDパネル制御装置 12：表示駆動装置 1
4：表示パネル 15：LCD素子 16：メモリ/インターフェースブロッ
ク 17：行選択ロジックおよびレベルドライバ 18：
フレームメモリ 18’：インキング面 19：列行シフトレジスタ 20：ホストコンピュータ 21：列データラッチおよ
びレベルドライバ 24：制御信号発生器 26：アドレス発生器 2
8：メモリアービター 30：データミキサー 32：グレースケール発生器 34：ホストインターフェース 36：ペンアクセス
4：表示パネル 15：LCD素子 16：メモリ/インターフェースブロッ
ク 17：行選択ロジックおよびレベルドライバ 18：
フレームメモリ 18’：インキング面 19：列行シフトレジスタ 20：ホストコンピュータ 21：列データラッチおよ
びレベルドライバ 24：制御信号発生器 26：アドレス発生器 2
8：メモリアービター 30：データミキサー 32：グレースケール発生器 34：ホストインターフェース 36：ペンアクセス
Claims (1)
- 【請求項１】表示システム用の表示制御装置であって、 表示すべきデータを記憶するメモリ手段と、 表示すべきデータの１つまたは複数の行またはその一部
を記憶することのできる手段を有する表示手段と、 前記メモリ手段へのアクセスを必要とする１つまたは複
数の他のインターフェースと、 前記表示手段および他のインターフェース手段による競
合するメモリアクセス要求を調停して前記の表示手段お
よび前記他のインターフェース手段によるメモリアクセ
スをインターリーブし、前記メモリ手段から前記表示手
段に不均一または非同期のデータ転送を実行することの
できるメモリアクセス制御手段と、 を備える表示制御装置。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB96300452.8 | 1996-01-23 | ||
| EP96300452A EP0786756B1 (en) | 1996-01-23 | 1996-01-23 | Data transfer arbitration for display controller |
| US08/782,847 US5959640A (en) | 1996-01-23 | 1997-01-13 | Display controllers |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09305373A true JPH09305373A (ja) | 1997-11-28 |
| JP3926417B2 JP3926417B2 (ja) | 2007-06-06 |
Family
ID=26143538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00840997A Expired - Fee Related JP3926417B2 (ja) | 1996-01-23 | 1997-01-21 | 表示制御装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5959640A (ja) |
| EP (1) | EP0786756B1 (ja) |
| JP (1) | JP3926417B2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3359270B2 (ja) * | 1997-10-24 | 2002-12-24 | キヤノン株式会社 | メモリー制御装置と液晶表示装置 |
| CA2334233C (en) * | 1999-03-05 | 2010-10-26 | Kenneth J. Klask | Graphical user interface engine for embedded systems |
| US6717577B1 (en) | 1999-10-28 | 2004-04-06 | Nintendo Co., Ltd. | Vertex cache for 3D computer graphics |
| US6618048B1 (en) | 1999-10-28 | 2003-09-09 | Nintendo Co., Ltd. | 3D graphics rendering system for performing Z value clamping in near-Z range to maximize scene resolution of visually important Z components |
| US7538772B1 (en) | 2000-08-23 | 2009-05-26 | Nintendo Co., Ltd. | Graphics processing system with enhanced memory controller |
| US6707458B1 (en) | 2000-08-23 | 2004-03-16 | Nintendo Co., Ltd. | Method and apparatus for texture tiling in a graphics system |
| US6811489B1 (en) | 2000-08-23 | 2004-11-02 | Nintendo Co., Ltd. | Controller interface for a graphics system |
| US7196710B1 (en) | 2000-08-23 | 2007-03-27 | Nintendo Co., Ltd. | Method and apparatus for buffering graphics data in a graphics system |
| US6636214B1 (en) | 2000-08-23 | 2003-10-21 | Nintendo Co., Ltd. | Method and apparatus for dynamically reconfiguring the order of hidden surface processing based on rendering mode |
| US6700586B1 (en) | 2000-08-23 | 2004-03-02 | Nintendo Co., Ltd. | Low cost graphics with stitching processing hardware support for skeletal animation |
| US7576748B2 (en) | 2000-11-28 | 2009-08-18 | Nintendo Co. Ltd. | Graphics system with embedded frame butter having reconfigurable pixel formats |
| US7215339B1 (en) | 2000-09-28 | 2007-05-08 | Rockwell Automation Technologies, Inc. | Method and apparatus for video underflow detection in a raster engine |
| US6831647B1 (en) * | 2000-09-28 | 2004-12-14 | Rockwell Automation Technologies, Inc. | Raster engine with bounded video signature analyzer |
| JP2004070148A (ja) * | 2002-08-08 | 2004-03-04 | Oki Electric Ind Co Ltd | 液晶表示制御装置 |
| US20040160384A1 (en) * | 2003-02-18 | 2004-08-19 | Eric Jeffrey | Hardware method for arranging dual-STN display data in a single memory bank to eliminate a half frame buffer |
| US7480484B2 (en) * | 2004-03-30 | 2009-01-20 | Omnivision Technologies, Inc | Multi-video interface for a mobile device |
| CN100399412C (zh) * | 2005-05-24 | 2008-07-02 | 乐金电子（昆山）电脑有限公司 | Lcd模块接口装置及方法 |
| US9256531B2 (en) | 2012-06-19 | 2016-02-09 | Samsung Electronics Co., Ltd. | Memory system and SoC including linear addresss remapping logic |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4511965A (en) * | 1983-03-21 | 1985-04-16 | Zenith Electronics Corporation | Video ram accessing system |
| EP0481534B1 (en) * | 1984-07-23 | 1998-01-14 | Texas Instruments Incorporated | Video system |
| US4858107A (en) * | 1985-03-11 | 1989-08-15 | General Electric Company | Computer device display system using conditionally asynchronous memory accessing by video display controller |
| US4815033A (en) * | 1985-12-10 | 1989-03-21 | Advanced Micro Devices, Inc. | Method and apparatus for accessing a color palette synchronously during refreshing of a monitor and asynchronously during updating of the palette |
| US4782462A (en) * | 1985-12-30 | 1988-11-01 | Signetics Corporation | Raster scan video controller with programmable prioritized sharing of display memory between update and display processes and programmable memory access termination |
| US5001652A (en) * | 1987-03-20 | 1991-03-19 | International Business Machines Corporation | Memory arbitration for video subsystems |
| FR2677158A1 (fr) * | 1991-05-27 | 1992-12-04 | Guth Claude | Circuit de commande de colonnes pour ecran matriciel. |
| CA2075441A1 (en) * | 1991-12-10 | 1993-06-11 | David D. Lee | Am tft lcd universal controller |
| US5335322A (en) * | 1992-03-31 | 1994-08-02 | Vlsi Technology, Inc. | Computer display system using system memory in place or dedicated display memory and method therefor |
| US5450542A (en) * | 1993-11-30 | 1995-09-12 | Vlsi Technology, Inc. | Bus interface with graphics and system paths for an integrated memory system |
| US5563623A (en) * | 1994-11-23 | 1996-10-08 | Motorola, Inc. | Method and apparatus for driving an active addressed display |
-
1996
- 1996-01-23 EP EP96300452A patent/EP0786756B1/en not_active Expired - Lifetime
-
1997
- 1997-01-13 US US08/782,847 patent/US5959640A/en not_active Expired - Lifetime
- 1997-01-21 JP JP00840997A patent/JP3926417B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5959640A (en) | 1999-09-28 |
| EP0786756B1 (en) | 2009-03-25 |
| JP3926417B2 (ja) | 2007-06-06 |
| EP0786756A1 (en) | 1997-07-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3926417B2 (ja) | 表示制御装置 | |
| JP3728754B2 (ja) | 異なった画像を表示する２台の同時表示装置を持つコンピュータ・システム | |
| US6205524B1 (en) | Multimedia arbiter and method using fixed round-robin slots for real-time agents and a timed priority slot for non-real-time agents | |
| US5488385A (en) | Multiple concurrent display system | |
| US5781201A (en) | Method for providing improved graphics performance through atypical pixel storage in video memory | |
| US8095744B2 (en) | Device for controlling access from a plurality of masters to shared memory composed of a plurality of banks each having a plurality of pages | |
| US5900886A (en) | Display controller capable of accessing an external memory for gray scale modulation data | |
| JP3557619B2 (ja) | ディスプレイを有するコンピュータシステム | |
| US6806872B2 (en) | Video signal processing system | |
| US6157359A (en) | Display control apparatus | |
| JP2000284756A (ja) | メモリ性表示装置用表示コントローラ | |
| JPH06214945A (ja) | コンピュータシステム及び情報の高速転送方法 | |
| JP3245230B2 (ja) | 表示制御装置および表示制御方法 | |
| KR100472478B1 (ko) | 메모리 억세스 제어방법 및 장치 | |
| JP3164576B2 (ja) | 表示制御装置および表示制御方法 | |
| JP2000029782A (ja) | メモリ制御方法及び装置 | |
| JP3227200B2 (ja) | 表示制御装置及び方法 | |
| JPS62183487A (ja) | ラスタ走査ビデオ制御装置 | |
| EP0283565B1 (en) | Computer system with video subsystem | |
| KR20010050234A (ko) | 메모리(ｍｅｍ)와 결합한 데이터 처리용 디바이스 | |
| JPH10333659A (ja) | メモリ制御方法及び装置 | |
| JP2000035778A (ja) | メモリ制御システム、メモリ制御方法及びメモリ制御装置 | |
| JP3688977B2 (ja) | メモリアクセス方法及びその実施装置 | |
| JPH07129126A (ja) | 画像表示装置 | |
| JPH07287551A (ja) | 液晶表示用集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050804 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060228 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060522 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060525 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060824 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070214 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070228 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100309 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110309 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110309 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120309 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130309 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130309 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130309 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140309 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |