JPH02196364A - 数値制御装置の外部データ記憶装置接続方式 - Google Patents
数値制御装置の外部データ記憶装置接続方式Info
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- JPH02196364A JPH02196364A JP1900189A JP1900189A JPH02196364A JP H02196364 A JPH02196364 A JP H02196364A JP 1900189 A JP1900189 A JP 1900189A JP 1900189 A JP1900189 A JP 1900189A JP H02196364 A JPH02196364 A JP H02196364A
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- 230000002457 bidirectional effect Effects 0.000 claims abstract description 49
- 238000000034 method Methods 0.000 claims abstract description 14
- 102100028043 Fibroblast growth factor 3 Human genes 0.000 abstract description 8
- 108050002021 Integrator complex subunit 2 Proteins 0.000 abstract description 8
- 102100024061 Integrator complex subunit 1 Human genes 0.000 abstract 1
- 101710092857 Integrator complex subunit 1 Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
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- 230000006378 damage Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は数値制御装置の外部データ記憶装置接続方式、
特に、前記数値制御装置のデータ記憶領域と外部データ
記憶装置とのデータの授受を大量かつ高速に行なう数値
制御装置の外部データ記憶装置接続方式に関する。
特に、前記数値制御装置のデータ記憶領域と外部データ
記憶装置とのデータの授受を大量かつ高速に行なう数値
制御装置の外部データ記憶装置接続方式に関する。
従来の数値制御装置の外部データ記憶装置接続方式は、
数値制御装置内のＩ１０バスを用い、■／○バスと外部
データ記憶装置との間にＦＩＦＯメモリ等を用いた双方
向性データ記憶回路をを含んで構成される。
数値制御装置内のＩ１０バスを用い、■／○バスと外部
データ記憶装置との間にＦＩＦＯメモリ等を用いた双方
向性データ記憶回路をを含んで構成される。
Ｉ１０バスと双方向性データ記憶回路、および双方向性
データ記憶回路と外部データ記憶装置との間は数本の制
御線とデータ信号線で接続され、両者の間の制御信号確
認によりデータ転送の制御を行なっていたため、数値制
御装置はデータ転送の都度双方向性データ記憶回路の制
御線の状態確認を行ない、また外部データ記憶装置もデ
ータ転送の都度双方向性データ記憶回路の制御線の状態
確認を行っていた。
データ記憶回路と外部データ記憶装置との間は数本の制
御線とデータ信号線で接続され、両者の間の制御信号確
認によりデータ転送の制御を行なっていたため、数値制
御装置はデータ転送の都度双方向性データ記憶回路の制
御線の状態確認を行ない、また外部データ記憶装置もデ
ータ転送の都度双方向性データ記憶回路の制御線の状態
確認を行っていた。
上述した従来の数値制御装置の外部データ記憶装置接続
方式は、数値制御装置および外部データ記憶装置がデー
タ転送の都度双方向性データ記憶回路の制御線の状態確
認を行うことによって制御しているので、数値制御装置
内のＣＰＵの処理時間に対するデータ転送に要する時間
の比率が太きく、数値制御装置が複数の処理を同時に実
時間で実行している場合、数値制御装置内のＣＰＵの負
荷が増大し、数値制御装置と外部データ記憶装置との間
のデータ転送の回数が押えられてしまうという欠点があ
った。
方式は、数値制御装置および外部データ記憶装置がデー
タ転送の都度双方向性データ記憶回路の制御線の状態確
認を行うことによって制御しているので、数値制御装置
内のＣＰＵの処理時間に対するデータ転送に要する時間
の比率が太きく、数値制御装置が複数の処理を同時に実
時間で実行している場合、数値制御装置内のＣＰＵの負
荷が増大し、数値制御装置と外部データ記憶装置との間
のデータ転送の回数が押えられてしまうという欠点があ
った。
本発明の数値制御装置の外部データ記憶装置接続方式は
、複数の処理を同時に実時間で実行する数値制御装置と
、前記数値制御装置のデータを補助的に記憶する外部デ
ータ記憶装置とを接続し、前記数値制御装置と前記外部
データ記憶装置との間で前記データの授受を行なう制御
回路を有する数値制御装置の外部データ記憶装置接続方
式において、 （Ａ）前記数値制御装置のシステムバスと前記外部デー
タ記憶装置との間に双方向性データ記憶回路を有する手
段、 （Ｂ）前記双方向性データ記憶回路の記憶領域を複数の
部分記憶領域に分割し、前記部分記憶領域へのデータ書
き込み方向を一方向に固定して用いる手段、 （Ｃ）前記双方向性データ記憶回路の動作状態を、前記
数値制御装置と前記外部データ記憶装置の双方に出力す
る手段、 （Ｄ）前記数値制御装置および前記外部データ記憶装置
が前記双方向性データ記憶回路の動作状態を確認する手
段、 （Ｅ）前記（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）とを組み合
せて、前記数値制御装置と前記外部データ記憶装置との
間でデータ転送を制御する手段、 とを含んで構成される。
、複数の処理を同時に実時間で実行する数値制御装置と
、前記数値制御装置のデータを補助的に記憶する外部デ
ータ記憶装置とを接続し、前記数値制御装置と前記外部
データ記憶装置との間で前記データの授受を行なう制御
回路を有する数値制御装置の外部データ記憶装置接続方
式において、 （Ａ）前記数値制御装置のシステムバスと前記外部デー
タ記憶装置との間に双方向性データ記憶回路を有する手
段、 （Ｂ）前記双方向性データ記憶回路の記憶領域を複数の
部分記憶領域に分割し、前記部分記憶領域へのデータ書
き込み方向を一方向に固定して用いる手段、 （Ｃ）前記双方向性データ記憶回路の動作状態を、前記
数値制御装置と前記外部データ記憶装置の双方に出力す
る手段、 （Ｄ）前記数値制御装置および前記外部データ記憶装置
が前記双方向性データ記憶回路の動作状態を確認する手
段、 （Ｅ）前記（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）とを組み合
せて、前記数値制御装置と前記外部データ記憶装置との
間でデータ転送を制御する手段、 とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すブロック図である。
第１図に示す数値制御装置の外部データ記憶装置接続方
式は、数値制御装置内にＣＰＵＩとメモリ２かあり、両
者はシステムバス３によって接続されている。
式は、数値制御装置内にＣＰＵＩとメモリ２かあり、両
者はシステムバス３によって接続されている。
システムバス３からは、アドレスバス４がデコド回路５
と双方向性メモリ６に接続され、データバス１１が双方
向性メモリ６に接続される。
と双方向性メモリ６に接続され、データバス１１が双方
向性メモリ６に接続される。
デコード回路５から選択信号Ｃ３Ｉが、システムバス３
からはリード信号ＲＤ １ 、ライト信号ＷＲ１が双方
向性メモリ６に供給され、双方向性メモリ６から割り込
み信号ｌＮＴｌがシステムバス３に供給される。
からはリード信号ＲＤ １ 、ライト信号ＷＲ１が双方
向性メモリ６に供給され、双方向性メモリ６から割り込
み信号ｌＮＴｌがシステムバス３に供給される。
割り込み信号ｌＮＴｌは、双方向性メモリ６内の特別な
記憶領域にデータを書き込むと発生する信号である。
記憶領域にデータを書き込むと発生する信号である。
フロッピィディスク装置は、システムバス７゜ＦＤ制御
回路１３．ＦＤドライブ装置９で構成される。
回路１３．ＦＤドライブ装置９で構成される。
システムバス７からは、アドレスバス１０がデコード回
路８と双方向性メモリ６に接続され、データバス１２が
双方向性メモリ６に接続される。
路８と双方向性メモリ６に接続され、データバス１２が
双方向性メモリ６に接続される。
デコード回路８から選択信号Ｃ３２が、システムバス７
からはリード信号ＲＤ２．ライト信号ＷＲ２が双方向性
メモリ６に供給され、双方向性メモリ６から割り込み信
号ＩＮＴ２がシステムバス７に供給される。
からはリード信号ＲＤ２．ライト信号ＷＲ２が双方向性
メモリ６に供給され、双方向性メモリ６から割り込み信
号ＩＮＴ２がシステムバス７に供給される。
割り込み信号ＩＮＴ２は、双方向性メモリ６内の特別な
記憶領域にデータを書き込むと発生する信号である。
記憶領域にデータを書き込むと発生する信号である。
第２図は双方向性メモリ６の記憶領域分割を示す模式図
である。
である。
全記憶領域］００は、６分割されており、１０１ 数値
制御装置からフロッピィディスク装置に転送するデータ
を記憶する記憶領域、１０２ 数値制御装置からフロッ
ピィディスク装置に転送する命令を記憶する記憶領域、
１０３ 数値制御装置からＦＤ制御回路１３に割り込み
信号ｌＮＴｌを発生させるためにデータを書き込む記憶
領域、 １０４ フロッピィディスク装置から数値制御装置に転
送するデータを記憶する記憶領域、１０５ フロッピィ
ディスク装置から数値制御装置に転送する完了コードを
記憶する記憶領域、 １０６ ＦＤ制御回路１３から数値制御装置に割り込
み信号ＩＮＴ２を発生させるためにデータを書き込む記
憶領域、 双方向性メモリ６の記憶領域を分割し、その記憶領域へ
書き込む方向を一方向に固定することにより、双方向性
メモリ６へのデータ書き込みの競合が発生しなくなり、
双方向性メモリ６の記憶領域上でのデータ破壊等の障害
を排除することができる。
制御装置からフロッピィディスク装置に転送するデータ
を記憶する記憶領域、１０２ 数値制御装置からフロッ
ピィディスク装置に転送する命令を記憶する記憶領域、
１０３ 数値制御装置からＦＤ制御回路１３に割り込み
信号ｌＮＴｌを発生させるためにデータを書き込む記憶
領域、 １０４ フロッピィディスク装置から数値制御装置に転
送するデータを記憶する記憶領域、１０５ フロッピィ
ディスク装置から数値制御装置に転送する完了コードを
記憶する記憶領域、 １０６ ＦＤ制御回路１３から数値制御装置に割り込
み信号ＩＮＴ２を発生させるためにデータを書き込む記
憶領域、 双方向性メモリ６の記憶領域を分割し、その記憶領域へ
書き込む方向を一方向に固定することにより、双方向性
メモリ６へのデータ書き込みの競合が発生しなくなり、
双方向性メモリ６の記憶領域上でのデータ破壊等の障害
を排除することができる。
次に動作を説明する。
まず、メモリ２に記憶されているデータをフロッピィデ
ィスク装置に転送する場合について説明する。
ィスク装置に転送する場合について説明する。
ＣＰＵＩは、フロッピィディスク装置に転送するデータ
を、メモリ２からシステムバス３を介して双方向性メモ
リ６の記憶領域１０１へ転送する。
を、メモリ２からシステムバス３を介して双方向性メモ
リ６の記憶領域１０１へ転送する。
ＣＰｔＪｌは、メモリ２からフロッピィディスク装置へ
データを転送する命令（以下ライト命令）をシステムバ
ス３．データバス１１を介して双方向性メモリ６の記憶
領域１０２，１０３に出力する。
データを転送する命令（以下ライト命令）をシステムバ
ス３．データバス１１を介して双方向性メモリ６の記憶
領域１０２，１０３に出力する。
双方向性メモリ６は、記憶領域１０３にデータを出力さ
れたために、システムバス７を介してＦＤ制御回路１３
へ割り込み信号ＩＮＴ２を発生する。
れたために、システムバス７を介してＦＤ制御回路１３
へ割り込み信号ＩＮＴ２を発生する。
ＦＤ制御回路１３は、割り込み信号ＩＮＴ２を確認し、
双方向性メモリ６の記憶領域１０２，１０３に出力され
た命令がライト命令であることを認識した後、双方向性
メモリ６の記憶領域１０１からデータを入力し、ＦＤ制
御信号ＰＣＢを介してＦＤドライブ装置９に出力する。
双方向性メモリ６の記憶領域１０２，１０３に出力され
た命令がライト命令であることを認識した後、双方向性
メモリ６の記憶領域１０１からデータを入力し、ＦＤ制
御信号ＰＣＢを介してＦＤドライブ装置９に出力する。
ＦＤドライブ装置９は、転送されたデータをフロッピィ
ディスクに記憶する。
ディスクに記憶する。
転送されたデータをフロッピィディスクに記憶すると、
ＦＤ制御回路１３はライト命令完了のコドを、システム
バス７を介して双方向性メモリ６の記憶領域１０５，１
０６に出力する。
ＦＤ制御回路１３はライト命令完了のコドを、システム
バス７を介して双方向性メモリ６の記憶領域１０５，１
０６に出力する。
双方向性メモリ６は記憶領域１０６にデータを出力され
たため、システムバス３を介して割り込み信号ｌＮＴｌ
をＣＰＵ１に出力する。
たため、システムバス３を介して割り込み信号ｌＮＴｌ
をＣＰＵ１に出力する。
ＣＰｔＪｌは割り込み信号ｌＮＴｌを確認し、ＦＤ制御
回路１３の記憶領域１０５，１０６に出力されたコード
がライト命令であることを認識してライト命令を終了す
る。
回路１３の記憶領域１０５，１０６に出力されたコード
がライト命令であることを認識してライト命令を終了す
る。
以上の処理を繰り返し、転送すべきデータをメモリ２か
らフロッピィディスク装置に出力することができる。
らフロッピィディスク装置に出力することができる。
続いて、フロッピィディスク装置からメモリ２にデータ
を転送する場合について説明する。
を転送する場合について説明する。
ＣＰＵＩは、フロッピィディスク装置からメモリ２にデ
ータを転送しる命令（以下リード命令）をシステムバス
３．データバス１１を介して、ＦＤ制御回路１３へ割り
込み信号ＩＮＴ２を発生する。
ータを転送しる命令（以下リード命令）をシステムバス
３．データバス１１を介して、ＦＤ制御回路１３へ割り
込み信号ＩＮＴ２を発生する。
ＦＤ制御回路１３は、割り込み信号ＩＮＴ２を確認し、
双方向性メモリ６の記憶領域１０２，１０３に出力され
た命令がリード命令であることを確認した後、フロッピ
ィディスク装置からＦＤ制御信号ＰＣＢを介してデータ
を入力し、システムバス７を介して双方向性メモリ６の
記憶領域１０４に出力する。
双方向性メモリ６の記憶領域１０２，１０３に出力され
た命令がリード命令であることを確認した後、フロッピ
ィディスク装置からＦＤ制御信号ＰＣＢを介してデータ
を入力し、システムバス７を介して双方向性メモリ６の
記憶領域１０４に出力する。
転送すべきデータをすべて双方向性メモリ６に出力する
と、ＦＤ制御回路１３はリード命令完了のコードをシス
テムバス７を介して双方向性メモリ６の記憶領域１０５
，１０６に出力する。
と、ＦＤ制御回路１３はリード命令完了のコードをシス
テムバス７を介して双方向性メモリ６の記憶領域１０５
，１０６に出力する。
双方向性メモリ６は、記憶領域１０６にデータを出力さ
れたため、システムバス３を介して割り込み信号ｌＮＴ
ｌをＣＰＵＩに出力する。
れたため、システムバス３を介して割り込み信号ｌＮＴ
ｌをＣＰＵＩに出力する。
ＣＰＵ１は割り込み信号ｌＮＴｌを確認し、双方向性メ
モリ６の記憶領域１．０５，１０６に出力されたコード
がリード命令であることを認識してリード命令を終了す
る。
モリ６の記憶領域１．０５，１０６に出力されたコード
がリード命令であることを認識してリード命令を終了す
る。
以上の処理を繰り返して、転送すべきデータをフロッピ
ィディスク装置からメモリ２に出力することができる。
ィディスク装置からメモリ２に出力することができる。
このように、数値制御装置内部のＣＰＵＩは、データ転
送を行なう時点で一度だけ双方向性データ記憶回路の制
御線の状態確認をすることによって外部データ記憶装置
とのデータの授受を行なうことが可能となる。
送を行なう時点で一度だけ双方向性データ記憶回路の制
御線の状態確認をすることによって外部データ記憶装置
とのデータの授受を行なうことが可能となる。
本発明の数値制御装置の外部データ記憶装置接続方式は
、数値制御装置のシステムバスと外部データ記憶装置の
システムバスとの間に双方向性データ記憶回路を介し、
数値制御装置が双方向性データ記憶回路の状態を常に把
握することなく、データ転送時点で一度だけ行なうだけ
で、データの可能とすることにより、双方向性データ記
憶回路の状態を確認するという煩雑な処理が省略され、
それにより、数値制御装置内のＣＰＵの負荷が軽減され
、一定時間内のデータ転送量を増大できるという効果が
ある。
、数値制御装置のシステムバスと外部データ記憶装置の
システムバスとの間に双方向性データ記憶回路を介し、
数値制御装置が双方向性データ記憶回路の状態を常に把
握することなく、データ転送時点で一度だけ行なうだけ
で、データの可能とすることにより、双方向性データ記
憶回路の状態を確認するという煩雑な処理が省略され、
それにより、数値制御装置内のＣＰＵの負荷が軽減され
、一定時間内のデータ転送量を増大できるという効果が
ある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示す双方向性メモリ６の記憶領域分割を示す模
式図である。 １・・・・・・ＣＰＵ、２・・・・・・メモリ、３・・
・・・・システムバス、４・・・・・アドレスバス、５
・・・・・・デコード回路、６・・・・・・双方向性メ
モリ、７・・・・・・システムバス、８・・・・・・デ
コード回路、９・・・・・・ＦＤドライブ装置、１０・
・・・・・アドレスバス、１１．１２・・・・・・デー
タバス、１３・・・・・・ＦＤ制御回路。 代理人 弁理士 内 原 晋 夷 ？ 反
第１図に示す双方向性メモリ６の記憶領域分割を示す模
式図である。 １・・・・・・ＣＰＵ、２・・・・・・メモリ、３・・
・・・・システムバス、４・・・・・アドレスバス、５
・・・・・・デコード回路、６・・・・・・双方向性メ
モリ、７・・・・・・システムバス、８・・・・・・デ
コード回路、９・・・・・・ＦＤドライブ装置、１０・
・・・・・アドレスバス、１１．１２・・・・・・デー
タバス、１３・・・・・・ＦＤ制御回路。 代理人 弁理士 内 原 晋 夷 ？ 反
Claims (1)
- 【特許請求の範囲】 複数の処理を同時に実時間で実行する数値制御装置と、
前記数値制御装置のデータを補助的に記憶する外部デー
タ記憶装置とを接続し、前記数値制御装置と前記外部デ
ータ記憶装置との間で前記データの授受を行なう制御回
路を有する数値制御装置の外部データ記憶装置接続方式
において、（Ａ）前記数値制御装置のシステムバスと前
記外部データ記憶装置との間に双方向性データ記憶回路
を有する手段、 （Ｂ）前記双方向性データ記憶回路の記憶領域を複数の
部分記憶領域に分割し、前記部分記憶領域へのデータ書
き込み方向を一方向に固定して用いる手段、 （Ｃ）前記双方向性データ記憶回路の動作状態を、前記
数値制御装置と前記外部データ記憶装置の双方に出力す
る手段、 （Ｄ）前記数値制御装置および前記外部データ記憶装置
が前記双方向性データ記憶回路の動作状態を確認する手
段、 （Ｅ）前記（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）とを組み合
せて、前記数値制御装置と前記外部データ記憶装置との
間でデータ転送を制御する手段、 とを含むことを特徴とする数値制御装置の外部データ記
憶装置接続方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1900189A JPH02196364A (ja) | 1989-01-26 | 1989-01-26 | 数値制御装置の外部データ記憶装置接続方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1900189A JPH02196364A (ja) | 1989-01-26 | 1989-01-26 | 数値制御装置の外部データ記憶装置接続方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02196364A true JPH02196364A (ja) | 1990-08-02 |
Family
ID=11987303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1900189A Pending JPH02196364A (ja) | 1989-01-26 | 1989-01-26 | 数値制御装置の外部データ記憶装置接続方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02196364A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006164070A (ja) * | 2004-12-09 | 2006-06-22 | Fujitsu Ltd | データバッファ回路、インターフェース回路及びその制御方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60157655A (ja) * | 1984-01-28 | 1985-08-17 | Fanuc Ltd | 補助記憶装置 |
| JPS6381557A (ja) * | 1986-09-26 | 1988-04-12 | Ricoh Co Ltd | デユアルポ−トメモリ |
-
1989
- 1989-01-26 JP JP1900189A patent/JPH02196364A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60157655A (ja) * | 1984-01-28 | 1985-08-17 | Fanuc Ltd | 補助記憶装置 |
| JPS6381557A (ja) * | 1986-09-26 | 1988-04-12 | Ricoh Co Ltd | デユアルポ−トメモリ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006164070A (ja) * | 2004-12-09 | 2006-06-22 | Fujitsu Ltd | データバッファ回路、インターフェース回路及びその制御方法 |
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