KR100256466B1 - 동기형반도체기억장치 - Google Patents
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Abstract
입력 코맨드에 응답하여 활성 상태로 되는 판독 인에이블 신호 OEMF가 ZCAS 레이턴시를 실현하기 위해 출력 제어 회로(30)에 포함된 (N-2) 클럭 쉬프트 회로(30a)에 제공된다. 이 (N-2) 클럭 쉬프트 회로의 출력 신호와, 외부로부터의 마스크 지시 신호에 응답하여 활성 상태로 되는 내부 마스크 지시 신호(QM)는 논리 처리되어 1클럭 쉬프트 회로(30e)에 제공된다. 이 1클럭 쉬프트 회로(30e)의 출력 신호 OEMQM에 따라서 버퍼 회로(6)의 활성/비활성을 제어하는 데이터 출력 인에이블 신호 OEM이 활성/비활성 상태로 된다. 동기형 반도체 기억 장치의 데이터 출력 제어부 점유 면적이 감소하고, 서로 다른 코맨드들에 의한 데이터 출력의 활성/비활성의 타이밍이 동일하게 이루어진다.
Description
본 발명은 동기형 반도체 기억 장치에 관한 것으로, 특히 클럭 신호에 동기하여 데이터를 출력하는 출력 버퍼 회로의 활성/비활성을 제어하는 데이터 출력 제어부의 구성에 관한 것이다.
동기형 반도체 기억 장치(이하, "SDRAM"이라 함)는 외부로부터 제공되는 예컨대 시스템 클럭같은 클럭 신호에 동기하여 외부 제어 신호와 어드레스 신호 및 데이터를 수신하고, 또한 이 클럭 신호에 동기하여 데이터를 출력한다. SDRAM의 내부 동작 상태는 통상 이 클럭 신호의 상승 에지에서의 외부 제어 신호의 상태에 의해 결정된다. 이 클럭 신호의 상승 에지에서의 외부 제어 신호의 상태의 조합을 통상 "코맨드(command)"로 칭한다. 클럭 신호에 동기하여 SDRAM은 외부 제어 신호를 수신하여 코맨드의 종류를 판별하기 때문에, 외부 제어 신호의 스큐(skew) 등에 대한 타이밍 마진을 고려할 필요가 없어서, 내부 동작의 개시 타이밍을 앞당길 수 있다. 또한, 클럭 신호에 동기하여 데이터의 입출력이 행해지기 때문에, SDRAM의 동작 속도를 클럭 신호에 의해 결정할 수 있어서, 고속 동작하는 SDRAM을 실현할 수 있다.
그러나, 통상 데이터 독출 동작시에 있어서는 판독 코맨드가 제공됨으로써 내부에서 메모리셀을 선택하여 유효 데이터를 출력하기까지 내부 동작이 필요로 된다. 판독 코맨드가 제공된 후부터 유효 데이터가 출력되기까지 필요로 하는 클럭 신호의 사이클 수를 ZCAS 레이턴시(latency)라 칭한다. 이 ZCAS 레이턴시는 외부로부터의 신호에 의해 1, 2, 3, 4 등의 적당한 값으로 설정될 수 있다.
또한, 동기형 반도체 기억 장치에 있어서는 1회의 액세스(즉, 1회의 열 선택 동작)에 의해 다수의 메모리셀이 동시에 선택되고, 이들 동시에 선택된 메모리셀이 순차 클럭 신호에 동기하여 액세스된다. 데이터 판독시, 외부의 처리 장치인 CPU(중앙 처리 장치)가 필요로 하지 않는 데이터가 선택된 메모리셀 데이터에 포함되는 경우도 있다. 이와 같은 경우, 외부로부터 제공되는 마스크 지정 신호 DQM을 H레벨의 활성 상태로 함으로써 출력 데이터가 마스크된다. 통상, 이 마스크 지시 신호 DQM을 H레벨의 활성 상태로 한 후, DQM 레이턴시로 불리우는 클럭 사이클 수가 경과한 사이클의 데이터가 마스크되어 출력되지 않는다. 통상, DQM 레이턴시는 2로 설정된다.
도 5는 종래의 SDRAM의 전체의 구성을 개략적으로 도시한 도면이다. 도 5에 있어서, SDRAM은 행 및 열 매트릭스 형상으로 배열되는 다수의 메모리셀을 갖는 메모리 어레이(1)와, 클럭 신호 CLK에 동기하여 외부로부터 제공되는 어드레스 신호 비트(A0∼An)를 수신하여 내부 어드레스 신호를 생성하는 어드레스 버퍼(2)와, 데이터 판독시에 활성화되어, 메모리 어레이(1)의 어드레스 신호에 의해 지정된 메모리셀 데이터의 판독을 행하는 판독 회로(4)와, 상기 판독 회로(4)로부터 판독된 데이터를 데이터 입출력 단자 DQ에 순차 출력하는 출력 버퍼 회로(6)를 포함한다. 도 5에 있어서는, 메모리 어레이(1)에서의 행 및 열을 선택하는 회로 부분은 도면을 간략화하기 위해 도시하지 않는다.
SDRAM은 또한 외부로부터 제공되는 제어 신호, 즉 외부 행 어드레스 스트로브 신호 extZRAS, 외부 열 어드레스 스트로브 신호 extZCAS 및 외부 기입 인에이블 신호 extZWE를 수신하여, 내부 제어 신호를 생성하는 제어 버퍼 회로(8)와, 이 제어 버퍼 회로(8)로부터 제공되는 내부 제어 신호의 상태를 판별하여 지정된 동작 모드를 활성화하는 트리거링(triggering) 신호를 출력하는 코맨드 디코더(10)와, 이 코맨드 디코더(10)로부터 제공되는 내부 동작 트리거링 신호(행 또는 열 선택 동작의 활성화 신호)에 따라서 메모리 어레이(1)에 있어서 대응하는 지정된 내부 동작을 행하기 위한 제어 신호를 출력 하여 메모리 어레이(1)에 제공하는 어레이 제어 회로(12)와, 코맨드 디코더(10)로부터 제공되는 판독 동작 트리거링 신호 R의 활성화에 응답하여 데이터 판독 인에이블 신호 OEMF 및 OEMFD를 생성하는 판독 인에이블 회로(14)와, 외부로부터 제공되는 데이터 마스크 지시 신호 extDQM을 클럭 신호 CLK에 동기해 수신하여 내부 마스크 지시 신호 QM을 생성하는 DQM 버퍼(16)와, DQM 버퍼(16)로부터 제공되는 내부 마스크 지시 신호 QM을 사전결정된 기간 지연시켜 마스크 인에이블 신호 ZQMD를 생성하는 마스크 인에이블 회로(18)와, 판독 인에이블 회로(14)로부터의 데이터 판독 인에이블 신호 OEMFD 및 마스크 인에이블 회로(18)로부터의 마스크 인에이블 신호 ZQMD에 따라서 출력 버퍼 회로(6)의 데이터 출력 동작을 인에이블(즉, 활성화)하는 출력 인에이블 신호 OEM을 출력하는 출력 제어 회로(20)를 포함한다.
판독 인에이블 회로(14)는 판독 동작 트리거링 신호 R의 활성화에 응답하여 사전결정된 기간(버스트 길이에 의해 나타나는 클럭 사이클 기간) 동안 활성 상태로 되는 데이터 판독 인에이블 신호 OEMF를 출력한다. 또한, 이 판독 인에이블 회로(14)는 이 데이터 판독 인에이블 신호 OEMF를 사전결정된 기간(ZCAS 레이턴시보다 1클럭 사이클 짧은 기간) 지연함으로써 판독 인에이블 신호 OEMFD를 출력한다. 마스크 인에이블 회로(18)는 마스크 지시 신호 QM을 1클럭 사이클 기간 지연하여 마스크 인에이블 신호 ZQMD를 생성한다.
출력 제어 회로(20)는 이 데이터 판독 인에이블 신호 OEMFD가 활성 상태이며, 또한 마스크 인에이블 신호 ZQMD가 비활성 상태일 때에 출력 인에이블 신호 OEM을 활성 상태로 한다. 마스크 인에이블 신호 ZQMD가 활성 상태로 되어, 출력 데이터의 마스크를 지시할 때는 출력 제어 회로(20)는 이 출력 인에이블 신호 OEM을 비활성 상태로 한다. 다음에, 이 도 5에 도시한 SDRAM의 데이터 판독 동작을 도 6에 도시한 타이밍 차트도를 참조하여 설명한다. 여기서, 도 6은 버스트 길이(1회의 판독 코맨드에 의해 연속하여 판독되는 데이터의 수)가 8이고, ZCAS 레이턴시가 3이고, DQM 레이턴시가 2인 경우의 데이터 판독 동작을 도시한다.
시각 T0 이전인 시각에서 메모리셀 선택 동작 개시를 지시하는 활성 코맨드가 제공되고, 시각 TO에서, 메모리 어레이(1)에서는 메모리셀이 선택 상태로 되어 있다.
시각 T0에서, 데이터 판독을 지시하는 판독 코맨드가 제공되고(외부 제어 신호 extZRAS, extZCAS 및 extZWE가 클럭 신호 CLK의 상승 시점에 있어서 소정의 상태로 설정된다), 이 제어 버퍼 회로(8)로부터 제공되는 내부 제어 신호에 따라서 코맨드 디코더(10)가 판독 동작 트리거링 신호 R을 사전결정된 기간 H레벨의 활성 상태로 한다. 이 판독 동작 트리거링 신호 R에 응답하여 판독 인에이블 회로(14)가 데이터 판독 인에이블 신호 OEMF를 활성 상태로 한다. 이 데이터 판독 인에이블 신호 OEMF는 판독 코맨드가 제공되는 클럭 사이클로부터 8클럭 사이클(버스트 길이) 동안 활성 상태로 된다. 또, 이 판독 인에이블 회로(14)는 데이터 판독 인에이블 신호 OEMF를 2클럭 사이클 지연시켜 판독 인에이블 신호 OEMFD를 활성 상태로 한다. 따라서, 데이터 판독 인에이블 신호 OEFMD는 시각 T0에서 제공된 판독 코맨드에 따라서 2클럭 사이클 경과 후(즉, 시각 T2에서 시작하는 사이클로부터)부터 8클럭 사이클 동안 활성 상태로 된다. 이 데이터 판독 인에이블 신호 OEMF의 활성화에 응답하여 판독 회로(4)가 활성화 되고, 메모리 어레이(1)에서 선택된 메모리셀의 데이터의 판독을 행한다. 또한, 판독 코맨드는 열 선택 동작을 지정하고, 활성 코맨드에 따라 메모리 어레이(1)에 선택된 메모리셀로부터 메모리셀을 또한 선택한다.
시각 T2에서 시작하는 클럭 사이클에 있어서, 데이터 판독 인에이블 신호 OEMFD가 활성 상태로 된다. 이 때, 마스크 인에이블 신호 ZQMD는 H레벨의 비활성 상태로 남아 있고, 출력 제어 회로(20)는 데이터 출력 인에이블 신호 OEM을 활성 상태로 한다. 따라서, 출력 버퍼 회로(6)가 인에이블 상태로 되고, 판독 회로(4)로부터 클럭 신호에 동기하여 제공되는 데이터를 출력한다.
시각 T3에서 클럭 신호 CLK의 상승 에지에 있어서, 외부 마스크 지시 신호 extDQM이 H레벨의 활성 상태로 된다. 이 활성 상태로 된 마스크 지시 신호 extDQM에 응답하여 DQM 버퍼(16)로부터 사전결정된 기간 동안 H레벨로 되는 마스크 인에이블 신호 QM이 출력된다. 이 마스크 지시 신호 QM은 마스크 인에이블 회로(18)에 의해 2클럭 사이클 지연된다. 따라서, 시각 T4에서 마스크 인에이블 신호 ZQMD는 비활성 상태의 H레벨로 있고, 이 사이클에 있어서도 출력 인에이블 신호 OEM은 활성 상태로 되어, 출력 버퍼 회로(6)는 데이터를 출력한다.
시각 T5에 있어서, 마스크 인에이블 회로(18)로부터의 마스크 인에이블 신호 ZQMD가 L레벨의 활성 상태로 되고, 따라서 출력 제어 회로(20)는 출력 인에이블 신호 OEM을 비활성 상태로 한다. 따라서, 출력 버퍼 회로(6)는 비활성 상태로 되어, 데이터 출력 동작이 정지된다. 따라서, 이 시각 T5에서 시작하는 사이클에서 데이터는 출력되지 않는다.
외부 마스크 지시 신호 extDQM은 1클럭 사이클 기간 동안만 활성 상태로 되어 있기 때문에, 시각 T6에서 시작하는 클럭 사이클에서 마스크 인에이블 신호 ZQMD가 다시 비활성 상태로 되고, 따라서 데이터 출력 인에이블 신호 OEM이 활성 상태로 된다. 따라서, 출력 버퍼 회로(6)가 판독 회로(4)로부터 제공된 데이터를 데이터 출력 단자 DQ에 출력한다.
시각 T8에서 시작하는 클럭 사이클에 있어서, 판독 인에이블 신호 OEMF가 비활성 상태의 L레벨로 되고(후에 설명하지만 데이터 판독 인에이블 신호 OEMF는 버스트 길이 카운터로부터 출력되는 리세트 신호 RESET에 따라 리세트된다), 따라서 판독 회로(4)가 비활성 상태로 된다. 이 판독 회로(4)로부터 출력 버퍼 회로(6)까지의 데이터 전달시 지연이 나타난다. 데이터 판독 인에이블 신호 OEMFD는 활성 상태에 있기 때문에, 출력 제어 회로(20)로부터의 출력 인에이블 신호 OEM은 활성 상태를 유지하고, 출력 버퍼 회로(6)는 판독 회로(4)로부터 클럭 신호 CLK에 동기하여 제공되어 있는 데이터를 순차적으로 출력한다. 시각 T10에서 시작하는 클럭 사이클에 있어서, 이 판독 인에이블 신호 OEMFD가 비활성 상태로 되고, 따라서 출력 인에이블 신호 OEM이 비활성 상태로 되고, 출력 버퍼 회로(6)가 비활성 상태로 되어, 출력 하이 임피던스 상태로 된다.
상술한 바와 같이, 클럭 신호 CLK에 동기하여 데이터를 순차 출력할 수 있고, 고속으로 데이터를 판독할 수 있다.
또한, 마스크 지시 신호 extDQM을 이용함으로써, 불필요한 데이터의 출력을 금지할 수 있다.
이 판독 코맨드가 제공되는 시각 T0과 유효 데이터가 최초로 데이터 입출력 단자 DQ에 나타나는 시각 T3 사이의 클럭 사이클 수를 ZCAS 레이턴시라 부르고, 또한 외부 마스크 지시 신호 extDQM이 활성 상태로 되는 시각 T3으로부터 출력 데이터의 마스크가 행해지는 시각 T5까지의 시기를 DQM 레이턴시라 부른다.
도 7은 도 5에 도시한 판독 인에이블 회로(14), 마스크 인에이블 회로(18) 및 출력 제어 회로(20)의 구성을 개략적으로 도시한 도면이다. 도 7에 있어서, 판독 인에이블 회로(14)는 판독 동작 트리거링 신호 R에 응답하여 사전결정된 기간 활성 상태로 되는 판독 인에이블 신호 OEMF를 발생하는 OEMF 발생 회로(14a)와, OEMF 발생 회로(14a)로부터 제공되는 판독 인에이블 신호 OEMF를 (N-1) 클럭 사이클 지연하는 (N-1) 클럭 쉬프트 회로(14b)를 포함한다. 여기서, N은 ZCAS 레이턴시를 나타낸다.
마스크 인에이블 회로(18)는 마스크 지시 신호 QM을 수신하는 인버터(18a)와, 인버터(18a)의 출력 신호를 1클럭 사이클 지연하는 1클럭 쉬프트 회로(18b)를 포함한다.
출력 제어 회로(20)는 (N-1) 클럭 쉬프트 회로(14b)로부터의 지연 판독 인에이블 신호 OEMFD와 1클럭 쉬프트 회로(18b)로부터의 마스크 인에이블 신호 ZQMD를 수신하여 출력 인에이블 신호 OEM을 출력하는 2입력 AND 회로(20a)를 포함한다.
(N-1) 클럭 쉬프트 회로(14b) 및 1클럭 쉬프트 회로(18b)는 그 입력부에 제공된 신호를 클럭 신호 CLK에 동기하여 쉬프트함으로써 필요로 되는 입력 신호를 지연시킨다.
도 7에 도시한 바와 같이, 판독 인에이블 회로(14) 및 마스크 인에이블 회로(18)는 쉬프트 회로(14b) 및 (18b)를 각각 독립적으로 포함하고 있다. 따라서, 데이터 출력 동작을 제어하는 부분의 레이아웃 면적이 증대한다는 문제가 생긴다.
도 8은 데이터 출력 인에이블 신호 OEM과 클럭 신호 CLK와의 타이밍 관계를 도시한 도면이다. 출력 인에이블 신호 OEM이 판독 인에이블 신호 OEMFD의 활성화에 응답하여 상승하는 경우에는 이 판독 인에이블 회로(14)에 포함되는 (N-1) 클럭 쉬프트 회로(14b)의 클럭 신호 CLK에 대한 응답 관계에 의해 결정되고, 출력 인에이블 신호 OEM은 클럭 신호 CLK의 상승으로부터 시간 ta0 경과 후에 H레벨의 활성 상태로 된다. 또, 출력 인에이블 신호 OEM이 판독 인에이블 신호 OEMFD의 비활성화에 응답하여 비활성 상태로 되는 경우에는, 마찬가지로 판독 인에이블 회로(14)의 (N-1) 클럭 쉬프트 회로(14b)의 동작 특성에 따라서 클럭 신호 CLK의 상승으로부터 시간 tb0 경과 후에 출력 인에이블 신호 OEM이 L레벨의 비활성 상태로 된다.
한편, 마스크 지시 신호 QM에 따라서 출력 인에이블 신호 OEM을 변화시키는 경우에는 마스크 인에이블 회로(18)를 통해 출력 인에이블 신호 OEM의 활성/비활성화가 행해진다. 즉, 마스크 인에이블 신호 ZQMD가 L레벨로 되면, 출력 인에이블 신호 OEM은 비활성 상태의 L레벨로 된다. 또한, 이 마스크 인에이블 신호 ZQMD가 H레벨의 비활성 상태로 되면, 출력 인에이블 신호 OEM이 H레벨의 활성 상태로 되돌아 간다. 마스킹시, 1클럭 쉬프트 회로(18b)의 동작 특성에 따라서, 출력 인에이블 신호 OEM은 클럭 신호 CLK의 상승으로부터 시간 tb1 경과 후 비활성 상태로 된다. 또한, 마스킹시, 출력 인에이블 신호 OEM은 H레벨로의 클럭 신호 CLK의 상승으로부터 시간 ta1 경과 후 H레벨의 활성 상태로 된다.
도 8에 있어서는, 이 마스크 인에이블 신호 ZQMD에 대한 출력 인에이블 신호 OEM의 응답은 판독 인에이블 신호 OEMFD에 대한 출력 인에이블 신호 OEM의 응답보다도 느린 것으로 도시되어 있고, 이것은 단지 예시적인 것이다. 따라서, 클럭 쉬프트 회로(14b) 및 (18b)의 클럭 신호에 대한 응답이 서로 상이한 경우, 클럭 신호 CLK의 변화 시점에 대하여 출력 인에이블 신호 OEM의 활성/비활성 상태로 되는 타이밍이 다르고, 이와 같은 출력 인에이블 신호 OEM의 확정 타이밍의 변화를 고려하여 데이터를 출력해야만 하고, 고속 데이터 출력을 행할 수 없다는 문제가 생긴다. 또, 이 클럭 쉬프트 회로(14b) 및 (18b)가 동일한 클럭 신호 CLK에 대한 응답 특성을 갖고 있는 경우에 있어서도, 이 출력 제어 회로(20)와 판독 인에이블 회로(14)와의 사이의 거리가 출력 제어 회로(20)와 마스크 인에이블 회로(18) 사이의 거리와 다른 경우, 배선 길이가 서로 상이하므로 신호 OEMFD 및 ZQMD의 전달 지연이 서로 상이하고, 마찬가지로 출력 인에이블 신호 OEM의 변화 타이밍이 클럭 신호 CLK의 변화 시점에 대하여 상이하게 된다.
따라서, 출력 버퍼 회로의 인에이블(활성)/디스에이블(비활성)이 클럭 신호 CLK에 대하여 다르기 때문에, 유효 데이터가 부분적으로 마스크되거나, 또는 마스크될 데이터가 전체적으로 마스크되지 않기 때문에, 정확한 데이터의 출력을 행할수 없는 문제가 있다.
본 발명의 목적은 마스크 인에이블 신호 및 판독 인에이블 신호의 활성화시, 클럭 신호에 답하여 동시에 타이밍하여 출력 인에이블 신호의 활성/비활성을 행할 수 있는 동기형 반도체 기억 장치를 제공하는 것이다.
본 발명에 따른 동기형 반도체 기억 장치는 데이터 출력 단자에 결합되어 활성화시 데이터를 이 데이터 출력 단자에 출력하는 출력 버퍼 회로와, 외부로부터 제공되는 데이터 판독 지시 신호에 응답하여 데이터 판독을 지시하는 데이터 판독 인에이블 신호를 발생하는 데이터 판독 인에이블 신호 발생 회로와, 외부로부터 제공되는 판독 데이터 마스크 지시 신호의 활성화에 응답하여 이 출력 버퍼 회로를 활성화하기 위한 출력 마스크 지시 신호를 출력하는 마스크 신호 발생 회로와, 데이터 판독 인에이블 신호와 출력 마스크 지시 신호를 수신하고, 이들 데이터 판독 인에이블 신호 및 출력 마스크 지시 신호가 모두 데이터 출력을 지시할 때에 클럭 신호에 동기하여 출력 버퍼 회로를 활성 상태로 하는 출력 제어 회로를 포함한다.
마스크 지시 신호 및 데이터 판독 인에이블 신호에 대하여 클럭 신호에 응답하여 동작하는 출력 제어 회로 부분을 공통으로 마련하고, 이 공통의 출력 제어 회로 부분에 의해 출력 버퍼 회로의 인에이블/디스에이블을 제어함으로써, 마스크 인에이블 신호에 따른 출력 인에이블 신호의 인에이블/디스에이블의 타이밍 및 데이터 판독 인에이블 신호에 따른 출력 인에이블 신호의 인에이블/디스에이블의 타이밍을 동시에 할 수 있기 때문에, 출력 버퍼 회로의 인에이블/디스에이블 타이밍에 대한 마진을 고려할 필요가 없어서, 고속으로 안정하게 데이터를 출력할 수 있고, 또한 마스킹시 필요한 데이터에 대하여 마스크를 확실히 행할 수 있다.
본 발명의 상기 및 그 밖의 목적, 특징, 양상 및 이점은 첨부된 도면을 참조한 이하의 상세한 설명을 통해 더욱 명백해질 것이다.
도 1은 본 발명의 실시예에 따른 동기형 반도체 기억 장치의 주요 부분의 구성을 도시한 도면,
도 2는 ZCAS 레이턴시가 3인 도 1에 도시한 회로의 동작을 예시한 타이밍 차트도,
도 3은 ZCAS 레이턴시가 1인 도 1에 도시한 회로의 동작을 예시한 타이밍 차트도,
도 4는 도 1에 도시된 클럭 쉬프트 회로의 1단의 구성의 일례를 도시한 도면,
도 5는 종래의 동기형 반도체 기억 장치의 전체 구성을 개략적으로 도시한 도면,
도 6은 도 5에 도시된 동기형 반도체 기억 장치의 동작을 예시한 타이밍 차트도,
도 7은 종래의 동기형 반도체 기억 장치의 데이터 출력 제어부의 구성을 개략적으로 도시한 도면,
도 8은 도 7에 도시된 구성의 문제점을 설명하기 위한 도면.
도면의 주요 부분에 대한 부호의 설명
4 : 판독 회로 6 : 출력 버퍼 회로
8 : 제어 버퍼 회로 10 : 코맨드 디코더
10a : 판독 코맨드 디코더 16 : DQM 버퍼 회로
24 : 판독 인에이블 신호 발생 회로 24a : 버스트 길이 카운터
24b : 플립플롭 24c : 선택 회로
30 : 출력 제어 회로 30a : (N-2) 클럭 쉬프트 회로
30b : 선택 회로 30d : NOR 회로
30e : 1클럭 쉬프트 회로 30f : AND 회로
도 1은 본 발명의 실시예에 따른 SDRAM의 데이터 출력 동작 제어부의 구성을 도시한 도면이다. 도 1에 있어서, SDRAM은 외부로부터 제공되는 제어 신호 extZRAS, extZCAS 및 extZWE를 클럭 신호 CLK에 동기하여 수신해서 내부 제어 신호를 발생하는 제어 버퍼 회로(8)와, 제어 버퍼 회로(8)로부터 제공되는 내부 제어 신호를 디코드하여, 디코드 결과를 나타내는 신호를 출력하는 코맨드 디코더(10)를 포함한다. 도 1에서는, 코맨드 디코더(10)에서 데이터 판독 동작을 지시하는 판독 코맨드를 디코드하는 판독 코맨드 디코더(10a)만이 도시된다. 이 판독 코맨드 디코더(10a)는 제어 버퍼 회로(8)로부터 클럭 신호 CLK에 동기하여 제공되는 내부 제어 신호가 사전결정된 상태의 조합으로 되어 있을 때, 데이터 판독 동작 트리거링 신호 R을 사전결정된 기간 동안 활성 상태로 한다. 판독 명령은 클럭 신호 CLK의 상승시 외부 제어 신호 extZRAS, extZWE가 H레벨로 설정되고, 외부 제어 신호 extZCAS가 L레벨로 설정됨으로써 제공된다.
SDRAM은 또한 외부로부터 제공되는 마스크 지시 신호 extDQM을 클럭 신호 CLK에 동기하여 수신하고, 내부 마스크 지시 신호 QM을 발생하는 DQM 버퍼 회로(16)를 포함한다. 이 DQM 버퍼 회로(16)는 클럭 신호 CLK와 외부 마스크 지시 신호 extDQM을 수신하는 NAND 회로(16a)와, NAND 회로(16a)의 출력 신호의 하강에 응답해 원샷(one-shot) 펄스 신호를 발생하여, 내부 마스크 지시 신호 QM을 활성 상태로 하는 펄스 발생기(16b)를 포함한다. 제어 버퍼 회로(8)에 있어서, DQM 버퍼 회로(16)의 구성과 동일한 구성이 각 외부 제어 신호에 대응하여 마련된다.
SDRAM은 또한 판독 코맨드 디코더(10a)로부터의 판독 동작 트리거링 신호 R에 응답하여 사전결정된 기간 활성 상태로 되는 판독 인에이블 신호 OEMF를 발생하는 판독 인에이블 신호 발생 회로(24)와, DQM 버퍼 회로(16)로부터의 내부 마스크 지시 신호 QM과 판독 인에이블 신호 OEMF를 수신하여 데이터 출력 인에이블 신호 OEM을 발생하여 출력 버퍼 회로(6)에 제공하는 출력 제어 회로(30)를 포함한다. 출력 버퍼 회로(6)는 활성화시 판독 인에이블 신호 OEMF에 응답하여 활성화되며, 또한 클럭 신호 CLK에 동기하여 내부로부터 독출된 데이터 ID를 순차 출력하는 판독 회로(4)로부터 제공되는 데이터를 데이터 출력 단자 DQ에 출력한다.
판독 인에이블 신호 발생 회로(24)는 판독 동작 트리거링 신호 R에 응답하여 기동되는 버스트 길이의 클럭 사이클 기간을 카운트하는 버스트 길이 카운터(24a)와, 판독 동작 트리거링 신호 R의 활성화에 응답하여 세트되어 판독 인에이블 신호 OEMF를 활성 상태로 하고, 버스트 길이 카운터(24a)로부터의 카운트 업 신호에 응답하여 리세트되어 판독 인에이블 신호 OEMF를 비활성 상태로 하는 플립플롭(24b)과, 선택 신호 SEL에 응답하여 전원 전위 Vdd 및 판독 인에이블 신호 OEMF 중 한쪽을 선택하는 선택 회로(24c)를 포함한다. 버스트 길이 카운터(24a)는 예컨대 쉬프트 회로로 구성되어, 동작 트리거링 신호 R을 버스트 길이에서 제공되는 클럭 사이클 기간 쉬프트함으로써 카운트 업 신호를 출력한다. 이 버스트 길이 카운터(24a)가 카운트하는 버스트 길이는 도시되지 않은 레지스터에 저장된 버스트 길이 데이터에 의해 지정된다.
플립플롭(24b)은 판독 동작 트리거링 신호 R을 수신하는 인버터(25b)와, 버스트 길이 카운터(24a)로부터의 카운트 업 신호를 수신하는 인버터(25a)와, 인버터(25b)의 출력 신호를 한쪽 입력에서 수신하는 NAND 회로(26b)와, 인버터(25a)의 출력 신호를 한쪽 입력에서 수신하는 NAND 회로(26a)를 포함한다. NAND 회로(26b)로부터 판독 인에이블 신호 OEMF가 출력된다. NAND 회로(26a)의 출력 신호는 NAND 회로(26b)의 다른 쪽 입력에 제공된다. 마찬가지로, NAND 회로(26b)로부터 출력되는 판독 인에이블 신호 OEMF가 NAND 회로(26a)의 다른 쪽 입력에 제공된다.
선택 회로(24c)에 제공되는 선택 신호 SEL의 레벨은 도시되지 않은 레지스터에 저장된 ZCAS 레이턴시 데이터에 따라서 설정된다. 선택 회로(24c)는 이 선택 신호 SEL이 ZCAS 레이턴시가 1임을 나타낼 때는 판독 인에이블 신호 OEMF를 선택하고, 그 이외의 경우에는 전원 전위 Vdd를 선택한다. 이 전원 전위 Vdd는 항상 활성 상태의 신호로서 이용된다.
출력 제어 회로(30)는 판독 인에이블 신호 OEMF를 (N-2) 클럭 사이클 기간 지연하는 (N-2) 클럭 쉬프트 회로(30a)와, 선택 신호 SEL에 따른 (N-2) 클럭 쉬프트 회로(30a)로부터의 출력 신호와 전원 전위 Vdd 중 하나를 선택하는 선택 회로(30b)와, 상기 선택 회로(30b)의 출력 신호를 반전하는 인버터(30c)와, 인버터(30c)의 출력 신호와 내부 마스크 지시 신호 QM을 수신하는 NOR 회로(30d)와, 상기 NOR 회로(30d)의 출력 신호를 1클럭 사이클 기간 지연하는 1클럭 쉬프트 회로(30e)와, 1클럭 쉬프트 회로(30e)의 출력 신호 OEMQM과 선택 회로(24c)의 출력 신호와의 논리 곱을 취하는 AND 회로(30f)를 포함한다. AND 회로(30f)로부터 데이터 출력 인에이블 신호 OEM이 출력된다.
(N-2) 클럭 쉬프트 회로(30a)는 판독 인에이블 신호 OEMF를 (N-2) 클럭 사이클 기간, 즉 ZCAS 레이턴시보다 2클럭 사이클 짧은 기간 지연하여 출력한다. 선택 회로(30b)는 ZCAS 레이턴시가 1인 경우에는 전원 전위 Vdd를 선택하고, 그 이외의 경우일 때에는 (N-2) 클럭 쉬프트 회로(30a)로부터의 지연된 판독 인에이블 신호를 선택한다. 다음에, 이 도 1에 도시한 데이터 출력 제어부의 동작을 도 2 및 도 3에 도시한 타이밍 차트도를 참조하여 설명한다.
우선, 도 2를 참조하여 ZCAS 레이턴시가 3인 경우의 동작에 대해서 설명된다. 이 ZCAS 레이턴시가 3인 경우, 선택 회로(24c)는 전원 전위 Vdd를 선택한다. 따라서, 판독 인에이블 신호 발생 회로(24)로부터는 항상 H레벨의 신호가 AND 회로(30f)에 제공된다. 또한, 선택 회로(30b)는 (N-2) 클럭 쉬프트 회로(30a)의 출력 신호, 즉 지연된 판독 인에이블 신호 OEMF를 선택하는 상태로 설정된다. 따라서, AND 회로(30f)로부터의 데이터 출력 인에이블 신호 OEM의 상태는 이 1클럭 쉬프트 회로(30e)의 출력 신호, 즉 지연 판독 인에이블 신호 OEMF 및 내부 마스크 지시 신호 QM에 따라서 결정된다.
우선, 시각 T1 이전의 예컨대 시각 T0에 있어서 도시하지 않은 활성 코맨드가 제공되고, 이 SDRAM이 활성 상태로 되어, 내부에서 메모리셀의 선택 동작이 행해진다.
시각 T1에 있어서, 판독 코맨드가 제공되고, 판독 코맨드 디코더(10a)로부터의 판독 동작 트리거링 신호 R이 사전결정된 기간 H레벨의 활성 상태로 된다. 이 판독 동작 트리거링 신호 R의 활성화에 따라서 플립플롭(24b)이 세트되고, 판독 인에이블 신호 OEMF가 활성 상태로 된다. 또, 버스트 길이 카운터(24a)가 이 판독 동작 트리거링 신호 R의 활성화에 응답하여 기동되어, 카운트 동작을 개시한다.
(N-2) 클럭 쉬프트 회로(30a)가 제공된 판독 인에이블 신호 OEMF를 1클럭 사이클 지연시키고(쉬프트 동작에 의해 이 지연은 실현된다), 시각 T2에 있어서 회로(30a)의 출력 노드 A의 전위가 H레벨로 상승한다. 여기서, ZCAS 레이턴시는 3이고, (N-2) 클럭 쉬프트 회로(30a)는 1클럭 사이클의 쉬프트 동작을 행하여, 1클럭 사이클 기간의 지연을 제공한다. 선택 회로(30b)는 이 (N-2) 클럭 쉬프트 회로(30a)의 출력 신호를 선택한다. 또한, 외부 마스크 지시 신호 extDQM은 L레벨이고, 내부 마스크 지시 신호 QM은 L레벨이다. 따라서, 이 노드 A의 전위 상승에 응답하여 NOR 회로(30d)의 출력 노드 B의 전위가 H레벨로 상승한다.
1클럭 쉬프트 회로(30e)가 NOR 회로(30d)의 출력 신호를 1클럭 사이클 지연하여 출력하기 때문에, 시각 T3으로부터 시작하는 클럭 사이클에 있어서, 이 출력 신호 OEMQM이 H레벨로 된다. 이 신호 OEMQM의 H레벨로의 상승에 응답하여 AND 회로(30f)로부터 출력되는 데이터 출력 인에이블 신호 OEM이 H레벨의 활성 상태로 된다. 따라서, 출력 버퍼 회로(6)가 활성화되어 판독 회로(4)로부터 제공되는 데이터를 출력한다.
시각 T4에서 시작되는 클럭 사이클에 있어서, 외부 마스크 지시 신호 extDQM이 H레벨로 설정된다. 클럭 신호 CLK의 상승에 동기하여 NAND 회로(16a)의 출력 신호가 L레벨로 하강하고, 펄스 발생기(16b)로부터 출력되는 내부 마스크 지시 신호 QM이 사전결정된 기간 H레벨의 활성 상태로 된다. 이 내부 마스크 지시 신호 QM의 활성화에 응답하여, NOR 회로(30d)의 출력 노드 B의 전위가 L레벨로 하강하고, 이 노드 B의 전위 레벨이 1클럭 쉬프트 회로(30e)에 수신된다.
시각 T5에서 시작되는 클럭 사이클에 있어서는, 1클럭 쉬프트 회로(30e)는 수신한 L레벨의 신호를 쉬프트 동작하여 그 출력 신호 OEMQM을 L레벨로 설정한다. 이 신호 OEMQM은 클럭 신호에 동기하여 쉬프트 동작을 행하는 쉬프트 회로(30e)에 의해 1클럭 사이클 기간 동안 L레벨로 된다. 이 신호 OEMQM의 L레벨로의 하강에 응답하여 AND 회로(30f)로부터 출력되는 데이터 출력 인에이블 신호 OEM이 L레벨의 비활성 상태로 되고, 출력 버퍼 회로(6)가 디스에이블 상태(즉, 출력 하이 임피던스 상태)로 된다. 따라서, 시각 T5에서 출력된 데이터 DQ(1) 다음의 시각 T6에서 출력될 데이터는 출력되지 않는다.
외부 마스크 지시 신호 extDQM은 시각 T4에서만 H레벨로 되고, 시각 T5에서 시작되는 클럭 사이클에서 NOR 회로(30d)의 출력 노드 B의 전위는 H레벨로 되돌아간다. 따라서, 시각 T6에서 시작되는 클럭 사이클에 있어서, 이 1클럭 쉬프트 회로(30e)의 출력 신호가 H레벨로 되돌아가고, 따라서 AND 회로(30f)로부터 출력되는 데이터 출력 인에이블 신호 OEM은 H레벨의 활성 상태로 된다. 따라서, 시각 T7에서 시작되는 클럭 사이클에 있어서, 출력 버퍼 회로(6)가 다시 인에이블 상태로 되고, 판독 회로(4)로부터 제공되는 데이터를 순차 출력한다. 시각 T7, T8 및 T9에 있어서, 각각 데이터 DQ(3), DQ(4) 및 DQ(5)가 출력된다.
버스트 길이가 8로 설정되기 때문에, 이 시각 T9에서 시작되는 클럭 사이클에 있어서 버스트 길이 카운터(24a)로부터의 카운트 업 신호 RESET가 H레벨로 되어, 플립플롭(24b)이 리세트되고, 판독 인에이블 신호 OEMF가 L레벨의 비활성 상태로 되어, 판독 회로(4)가 비활성화된다. 1클럭 사이클의 지연 후, 시각 T10에서 시작되는 클럭 사이클에 있어서, (N-2) 클럭 쉬프트 회로(30a)의 출력 노드 A의 전위가 L레벨로 하강한다. 이 노드 A의 전위 하강에 응답하여 NOR 회로(30d)의 출력 노드 B의 전위가 L레벨로 저하한다.
이 노드 B의 전위의 저하는 1클럭 쉬프트 회로(30e)에 의해 1클럭 사이클 지연되어 전달되고, 시각 T11에서 시작되는 클럭 사이클에 있어서 신호 OEMQM이 L레벨의 비활성 상태로 된다. 이에 응답하여, AND 회로(30f)로부터 출력되는 데이터 출력 인에이블 신호 OEM이 L레벨의 비활성 상태로 되고, 출력 버퍼 회로(6)가 디스에이블 상태(출력 하이 임피던스 상태)로 설정된다. 따라서, 일련의 데이터 출력 동작이 종료한다.
이 (N-2) 클럭 쉬프트 회로(30a) 및 1클럭 쉬프트 회로(30e)에 의해 제공되는 클럭 쉬프트 수(지연)는 (N-1) 클럭 사이클이고, 회로(30a) 및 (30b)의 조합은 종래의 구성에서의 신호 OEMFD를 출력하는 클럭 쉬프트 회로와 등가로 된다. 또한, 1클럭 쉬프트 회로(30e)는 마스크 지시 신호 QM을 1클럭 사이클 지연하고, 이것은 종래의 DQM 레이턴시를 실현하기 위해 이용되고 있는 클럭 쉬프트 회로와 등가이다.
신호 OEMF 또는 QM에 의해 데이터 출력 인에이블 신호 OEM의 인에이블/디스에이블을 제어하는 경우에 있어서도 동일한 클럭 신호에 동기하여 동작하는 1클럭 쉬프트 회로(30e)에 의해 데이터 출력 인에이블 신호 OEM의 인에이블/디스에이블이 결정되기 때문에, 클럭 신호 CLK에 대한 데이터 출력 인에이블 신호 OEM의 인에이블/디스에이블의 타이밍을 동일한 것으로 할 수 있고, 데이터의 마스크시 및 출력시에서의 데이터 출력 인에이블 신호 OEM의 타이밍 오차를 고려할 필요가 없어, 고속으로 정확히 데이터 출력을 행할 수 있다.
도 3은 ZCAS 레이턴시가 1인 경우의 데이터 판독 동작을 도시한 타이밍 차트도이다. ZCAS 레이턴시가 1인 경우에, 선택 회로(24c)는 판독 인에이블 신호 OEMF를 선택하는 상태로 설정되고, 또한 선택 회로(30b)는 전원 전위 Vdd를 선택하는 상태로 설정된다. 이 상태에 있어서는, 선택 회로(30b)의 출력 신호는 통상 H레벨이고, NOR 회로(30d)는 통상 인에이블 상태로 되어 인버터로서 작용한다. 버스트 길이는 이 경우 8이다.
시각 T1보다 이전에, 활성 코맨드가 제공되고, 내부에서 메모리셀이 선택되어 있다.
시각 T1에 있어서, 판독 코맨드가 제공되면, 판독 코맨드 디코더(10a)는 제어 버퍼 회로(8)로부터의 내부 제어 신호에 따라서 판독 동작 트리거링 신호 R을 사전결정된 기간 H레벨의 활성 상태로 한다. 이 판독 동작 트리거링 신호 R의 활성화에 응답하여 플립플롭(24b)이 세트되고, 판독 인에이블 신호 OEMF가 H레벨의 활성 상태로 된다. 이 판독 인에이블 신호 OEMF는 선택 회로(24c)에 의해 선택되어 AND 회로(30f)에 제공된다. 버스트 길이 카운터(24a)는 또한 판독 동작 트리거링 신호 R의 활성화에 응답하여 기동되어 카운트 동작을 행한다.
외부 마스크 지시 신호 extDQM은 L레벨로 남아 있고, 내부 마스크 지시 신호 QM은 L레벨이다. NOR 회로(30d)는 인버터로서 작용하고, 1클럭 쉬프트 회로(30e)로부터 출력되는 신호 OEMQM은 H레벨이기 때문에(노드 B의 전위는 H레벨이다), AND 회로(30f)로부터 출력되는 데이터 출력 인에이블 신호 OEM은 이 판독 인에이블 신호 OEMF의 상승에 응답하여 H레벨의 활성 상태로 되고, 출력 버퍼 회로가 활성 상태로 된다. 판독 인에이블 신호 OEMF에 응답하여 활성 상태로 된 판독 회로(4)로부터 제공되는 데이터가 출력 버퍼 회로(6)를 통해 데이터 출력 단자 DQ에 전달된다. 따라서, 판독 코맨드가 제공된 시각 T1로부터 1클럭 사이클 경과 후의 시각 T2에서, 데이터 DQ(0)가 출력된다.
시각 T2 및 T3에서, 계속해서 데이터 DQ(0) 및 DQ(1)가 클럭 신호 CLK에 동기하여 출력된다. 시각 T4에서, 외부 마스크 지시 신호 extDQM이 H레벨로 되고, 따라서 DQM 버퍼 회로(16)로부터의 내부 마스크 지시 신호 QM이 H레벨의 활성 상태로 된다. 이에 응답하여, NOR 회로(30d)의 출력 노드 B의 전위가 L레벨로 된다. 이 노드 B의 전위 하강이 1클럭 쉬프트 회로(30e)에 의해 1클럭 사이클 기간 지연된다. 따라서, 시각 T4 및 T5에 있어서 데이터 DQ(2) 및 DQ(3)가 출력된 후, 이 시각 T5에서 시작되는 클럭 사이클에 있어서 1클럭 쉬프트 회로(30e)의 출력 신호 OEMQM이 1클럭 사이클 기간 동안 L레벨로 된다. 이 신호 OEMQM의 L레벨의 하강에 응답하여 AND 회로(30f)로부터의 데이터 출력 인에이블 신호 OEM은 L레벨로 되어 출력 버퍼 회로(6)가 디스에이블 상태로 된다. 따라서, 시각 T6에서 출력될 데이터 DQ(4)는 출력되지 않는다.
시각 T6에서 시작되는 클럭 사이클에 있어서, 노드 B의 전위의 H레벨이 1클럭 쉬프트 회로(30e)를 통하여 전달되고, 신호 OEMQM이 H레벨의 활성 상태로 되고, 따라서 AND 회로(30f)로부터 출력되는 데이터 출력 인에이블 신호 OEM이 H레벨의 활성 상태로 된다. 따라서, 출력 버퍼 회로(6)가 다시 인에이블 상태로 되고, 시각 T7, T8, T9에 있어서, 각각 판독 회로(4)로부터 제공되는 데이터 DQ(5), DQ(6) 및 DQ(7)를 출력한다.
버스트 길이는 8이고, 이 시각 T9에서 시작되는 클럭 사이클에 있어서, 버스트 길이 카운터(24a)로부터의 카운트 업 신호 RESET가 H레벨의 활성 상태로 되어 플립플롭(24b)이 리세트되고, 판독 인에이블 신호 OEMF가 L레벨의 비활성 상태로 된다. 이 판독 인에이블 신호 OEMF는 선택 회로(24c)를 통하여 AND 회로(30f)에 제공되고, 따라서 이 판독 인에이블 신호 OEMF의 비활성화에 응답하여 데이터 출력 인에이블 신호 OEM이 L레벨의 비활성 상태로 되고, 출력 버퍼 회로(6)가 디스에이블(비활성) 상태로 된다.
ZCAS 레이턴시가 1인 경우에는, DQM 레이턴시를 실현하기 위해 1클럭 쉬프트 회로(30e)만이 이용된다. (N-2) 클럭 회로(30a)는 이용되지 않는다. 따라서, 이 ZCAS 레이턴시가 1인 경우에도 판독 코맨드 입력시 및 판독 지시 신호 인가시의 클럭 쉬프트 회로는 1개만 이용되기 때문에, 클럭 쉬프트 회로가 다른 경우에도 타이밍 조건은 고려할 필요가 없고, 동일 타이밍으로 데이터 출력 인에이블 신호의 활성/비활성을 결정할 수 있다.
또한, 통상 ZCAS 레이턴시는 이 SDRAM의 용도에 따라서 적당히 결정된다(예컨대, 시스템 클럭의 주파수 등에 따라서). ZCAS 레이턴시 실현을 위한 클럭 쉬프트 회로는 항상 마련된다. ZCAS 레이턴시를 결정하는 클럭 쉬프트 회로와 DQM 레이턴시를 결정하는 클럭 쉬프트 회로를 공용함으로써 레이턴시 실현을 위한 클럭 쉬프트 회로의 구성 요건이 저감되고, 따라서 회로 점유 면적이 저감된다.
도 4는 클럭 쉬프트 회로의 1단의 구성을 도시한 도면이다. 도 4에 있어서, 클럭 쉬프트 회로(30a 또는 30e)의 1단은 종속 접속된 플립플롭 FF1 및 FF2를 포함한다. 플립플롭 FF1은 입력 신호 IN과 클럭 신호 CLK를 수신하는 NAND 회로(40a)와, 클럭 신호 CLK와 반전 입력 신호 ZIN을 수신하는 NAND 회로(40b)와, NAND 회로(40a)의 출력 신호를 한쪽 입력에 수신하는 NAND 회로(41a)와, NAND 회로(40b)의 출력 신호를 한쪽 입력에 수신하는 NAND 회로(41b)를 포함한다. 이 NAND (41a)의 출력과 (41b)의 다른 쪽 입력은 교차 결합된다. NAND 회로(41a)로부터 출력 신호 Qi가 출력되고, NAND 회로(41b)로부터 상보성 출력 신호 ZQi가 출력된다.
플립플롭 FF2는 반전 클럭 신호 ZCLK와 신호 Qi를 수신하는 NAND 회로(42a)와, 반전 클럭 신호 ZCLK와 신호 ZQi를 수신하는 NAND 회로(42b)와, NAND 회로(42a)의 출력 신호를 한쪽 입력에 수신하는 NAND 회로(43a)와, NAND 회로(42b)의 출력 신호를 한쪽 입력에 수신하는 NAND 회로(43b)를 포함한다. NAND 회로(43a) 의 출력과 (43b)의 다른 쪽 입력은 교차 결합된다. NAND 회로(43a)로부터 출력 신호 Q가 출력되고, NAND 회로(43b)로부터 신호 ZQ가 출력된다. 클럭 신호 CLK 및 ZCLK는 서로 상보적인 클럭 신호이다.
클럭 신호 CLK가 H레벨인 경우에는, 클럭 신호 ZCLK는 L레벨이다. 이 상태에서는, 플립플롭 FF1에서 NAND 회로(40a) 및 (40b)가 인버터로서 작용하고, NAND 회로(41a) 및 (41b)가 입력 신호 IN 및 ZIN을 래치한다. 한편, 플립플롭 FF2에 있어서는, 클럭 신호 ZCLK가 L레벨이고, NAND 회로(42a) 및 (42b)의 출력 신호는 모두 H레벨이며, 출력 신호 Q 및 ZQ의 상태는 변화하지 않는다.
클럭 신호 CLK가 L레벨로 되고, 클럭 신호 ZCLK가 H레벨로 되면, 플립플롭 FF1에 있어서 NAND 회로(40a) 및 (40b)의 출력 신호가 H레벨로 되고, 그 출력 신호 Qi 및 ZQi는 변화하지 않는다. 한편, 플립플롭 FF2에 있어서는 NAND 회로(42a) 및 (42b)가 인버터로서 작용하고, NAND 회로(43a) 및 (43b)가 신호 Qi 및 ZQi를 래치한다. 따라서, 출력 신호 Q 및 ZQ가 제공된 신호 Qi 및 ZQi에 대응하는 상태로 된다.
즉, 이 클럭 쉬프트 회로의 1단(플립플롭 FF1 및 FF2)은 클럭 신호 CLK의 상승에 응답하여 입력 신호 IN을 수신하여 래치하고, 클럭 신호 CLK의 하강에 동기하여 출력 신호 Q 및 ZQ를 출력한다. 따라서, 출력 신호 Q 및 ZQ는 입력 신호 IN 및 ZIN보다도 반 클럭 사이클 기간 지연하여 변화하고, 그 상태는 1클럭 사이클 기간 유지된다. 다음 단의 클럭 쉬프트 단은 클럭 신호 CLK의 H레벨로의 상승에 응답하여 이 신호 Q 및 ZQ를 수신하기 때문에, 1클럭 쉬프트 회로가 실현된다. 이 도 4에 도시한 플립플롭 FF1 및 FF2로 구성되는 1단의 클럭 쉬프트 회로를 필요로 하는 수만큼, 종속 접속하거나 또는 적당한 단의 출력 신호 Q, ZQ를 선택함으로써 소망하는 클럭 쉬프트 회로를 실현할 수 있다.
ZCAS 레이턴시가 2 이상일 때, 판독 코맨드가 제공된 경우, 이 판독 코맨드를 ZCAS 레이턴시보다도 1클럭 사이클 기간 짧은 기간 쉬프트할 필요가 있다. 한편, 외부로부터의 마스크 지시 신호 extDQM에 의한 출력 제어의 경우, 이 마스크 지시 신호를 1클럭 사이클 기간 쉬프트하여 지연할 필요가 있다. 따라서, ZCAS 레이턴시가 2 이상인 경우, 이 판독 명령 또는 마스크 지시 신호(마스트 코맨드) 중 어느 것이 1클럭 기간 쉬프트될 필요가 있고, 이 쉬프트 부분을 공유함으로써 출력 제어부의 레이아웃 면적을 작게할 수 있다. 또한, 데이터 출력 인에이블 신호 OEM은 판독 코맨드 인가시 및 마스크 코맨드 인가시에 있어서 모두 공유된 회로 부분으로부터의 신호에 따라서 생성되기 때문에, 클럭 신호 CLK의 상승 때문에 출력 버퍼 회로(6)를 인에이블/디스에이블할 때까지 필요로 하는 시간은 어느 코맨드가 제공되어도 동일하고, 타이밍 마진을 고려할 필요가 없어서, 고속으로 안정하게 데이터를 출력할 수 있다.
본 발명은 상세하게 설명되었지만, 첨부된 특허 청구 범위에 의해 제한되는 본 발명의 범주를 벗어나지 않는 범위 내에서 변형 및 응용이 이루어질 수 있음은 명백하다.
Claims (8)
- 외부로부터 주기적으로 반복하여 제공되는 클럭 신호에 동기하여 동작하는 동기형 반도체 기억 장치(synchronous semiconductor memory device)에 있어서,데이터 출력 단자(DQ)에 결합되어, 활성화시 제공된 데이터를 상기 데이터 출력 단자에 출력하기 위한 출력 버퍼 회로(6)와,다수의 외부 신호의 논리 상태의 조합에 의해 표현되는, 외부로부터 제공되는 데이터 판독 지시 코맨드에 응답하여, 데이터 판독을 지시하는 데이터 판독 인에이블 신호―상기 데이터 판독 인에이블 신호는 사전결정된 기간 동안 활성 상태로 유지됨―를 발생하기 위한 판독 인에이블 신호 발생 회로(8, 10, 24)와,외부로부터 제공되는 판독 데이터 마스크 지시 신호의 활성화에 응답하여, 상기 출력 버퍼 회로를 비활성화하기 위한 출력 마스크 지시 신호를 출력하는 마스크 신호 발생 회로(16)와,상기 데이터 판독 인에이블 신호 및 상기 출력 마스크 지시 신호를 수신하여, 상기 데이터 판독 인에이블 신호 및 상기 출력 마스크 지시 신호가 모두 데이터 출력을 지시하는 것에 따라 상기 클럭 신호에 동기하여 상기 출력 버퍼 회로를 활성 상태로 하는 출력 제어 회로(30)를 포함하는 동기형 반도체 기억 장치.
- 제 1 항에 있어서,상기 출력 제어 회로(30)는,상기 데이터 판독 인에이블 신호를 상기 클럭 신호의 제 1 사전결정된 사이클 수만큼 지연하는 제 1 지연 회로(30a, 30b)와,상기 제 1 지연 회로의 출력 신호와 상기 출력 마스크 지시 신호를 수신하도록 결합되고, 상기 출력 마스크 지시 신호의 활성화시 상기 제 1 지연 회로의 출력 신호를 비활성 상태로 하는 게이트 회로(30c, 30d)와,상기 게이트 회로의 출력 신호를 상기 클럭 신호의 제 2 사전결정된 클럭 사이클 기간만큼 지연하는 제 2 지연 회로(30e)와,상기 제 2 지연 회로의 출력 신호의 활성화에 응답하여, 상기 출력 버퍼 회로(6)를 활성 상태로 하는 회로(30f)를 포함하는 동기형 반도체 기억 장치.
- 제 1 항에 있어서,상기 판독 인에이블 신호 발생 회로(10, 24)는 상기 데이터 판독 지시 코맨드의 활성화에 응답하여 버스트 길이(burst length)로서 정해진 상기 클럭 신호의 사이클 기간 동안 상기 데이터 판독 인에이블 신호를 활성 상태로 하는 회로(24a, 24b)를 포함하는 동기형 반도체 기억 장치.
- 제 2 항에 있어서,상기 제 1 지연 회로(30a, 30b)는 상기 데이터 판독 지시 코맨드가 제공된 후부터, 상기 출력 버퍼 회로(6)를 통하여 상기 데이터 출력 단자(DQ)에 데이터가 출력되기까지 필요로 되는 클럭 사이클 기간보다 2사이클 기간 짧은 사이클 기간 동안 상기 데이터 판독 인에이블 신호를 지연하는 지연 회로(30a)를 포함하고,상기 제 2 지연 회로(30e)는 상기 클럭 신호의 1클럭 사이클 기간만큼 상기 게이트 회로(30d)의 출력 신호를 지연하는 지연 회로(30e)를 포함하는 동기형 반도체 기억 장치.
- 제 1 항에 있어서,상기 판독 인에이블 신호 발생 회로(8, 10, 24)는,상기 클럭 신호에 동기하여 외부로부터 제공되는 데이터 판독 지시 코맨드를 수신하고, 데이터 판독 동작을 지시하는 상기 데이터 판독 지시 코맨드에 응답하여 원샷 펄스(one-shot pulse)를 발생하는 펄스 발생 회로(8, 10)와,카운트가 사전결정된 수에 도달할 때 카운트 업(count up) 신호를 발생하기 위해, 상기 원샷 펄스에 응답하여 상기 클럭 신호의 카운트 동작을 시작하는 카운터 회로(24a)와,상기 데이터 판독 지시 신호를 활성화하기 위해 상기 원샷 펄스에 응답하여 세트되고, 상기 데이터 판독 지시 신호의 비활성화를 위해 상기 카운트 업 신호에 응답하여 리세트되는 플립플롭 회로(24b)를 포함하는 동기형 반도체 기억 장치.
- 제 5 항에 있어서,상기 카운터 회로(24a)는 상기 클럭 신호에 동기하여 상기 사전결정된 상기 클럭 신호의 사이클 수만큼 상기 원샷 펄스를 쉬프트하기 위한 쉬프터(FF1, FF2)를 포함하는 동기형 반도체 기억 장치.
- 제 1 항에 있어서,상기 출력 제어 회로(30)는,데이터 판독 인에이블 신호를 수신하도록 결합되어, 상기 클럭 신호에 동기하여 사전결정된 클럭 신호의 사이클 수만큼 상기 수신된 데이터 판독 인에이블 신호를 쉬프트하는 제 1 쉬프트 회로(30a)와,상기 출력 마스크 지시 신호와 상기 제 1 쉬프터 회로의 출력을 수신하기 위해 결합되어, 상기 제 1 쉬프터 회로의 출력이 데이터의 출력을 지시하도록 활성 상태로 되고, 상기 출력 마스크 지시 신호가 데이터의 출력을 지시하도록 비활성 상태로 될 때, 활성 상태에서 신호를 발생하는 게이트 회로(30d)와,상기 게이트 회로로부터의 신호를 수신하도록 결합되어, 상기 출력 버퍼 회로를 활성화하기 위한 신호를 발생하도록 상기 클럭 신호의 1사이클만큼 상기 수신된 신호를 쉬프트하는 제 2 쉬프터 회로(30e)를 포함하는 동기형 반도체 기억 장치.
- 외부로부터 제공되는 사전결정된 펄스 폭의 클럭 신호에 동기하여 데이터를 입출력하는 동기형 반도체 기억 장치에 있어서,상기 클럭 신호에 동기하여 외부 신호를 수신하고, 상기 외부 신호를 디코딩하여 디코딩 결과에 따라 판독 지시 신호(read designation signal)(R)를 발생하는 코맨드 디코드 회로(8, 10)와,상기 판독 지시 신호를 수신하도록 결합되고, 활성화되는 상기 판독 지시 신호에 응답하여 카운트가 버스트 길이와 동일한 값에 도달할 때, 리세트 신호를 발생하기 위해 클럭 신호의 카운트를 시작하는 제 1 카운터(24a)와,상기 판독 지시 신호와 리세트 신호를 수신하도록 결합되고, 활성화되는 판독 지시 신호에 응답하여 그의 출력에서 판독 인에이블 신호(OEMF)를 활성 상태로 하도록 세트되고, 상기 리세트 신호에 응답하여 상기 판독 인에이블 신호를 비활성 상태로 하도록 리세트되는 플립플롭(24b)과,선택 제어 신호에 따라 활성 상태를 지시하는 제 1 레벨의 기준 전위와 판독 인에이블 신호 중 하나를 통과시키기 위한 제 1 선택기(24c)와,상기 클럭 신호에 동기하여 외부 데이터 출력 마스크 지시 신호(extDQM)를 수신해서 상기 클럭 신호의 리딩 에지(leading edge)에서 활성 상태인 외부 데이터 출력 마스크 지시 신호에 응답하여 원샷 펄스(QM)를 발생시키는 펄스 발생기(16)와,상기 플립플롭(24b)으로부터 상기 판독 인에이블 신호를 수신하도록 결합되어, 출력을 위해 상기 클럭 신호의 N-2 사이클(여기서, N은 ZCAS 레이턴시(latency)를 나타냄)만큼 상기 클럭 신호에 동기하여 판독 인에이블 신호를 쉬프트하는 제 2 카운터(30a)와,상기 선택 제어 신호에 따라서 상기 제 1 레벨의 기준 신호와 상기 제 2 카운터의 출력 신호 중 하나를 상기 제 1 선택기에 상보적인 형태로 통과시키는 제 2 선택기(30b)와,상기 원샷 펄스와 상기 제 2 선택기의 출력을 수신하도록 결합되고, 상기 선택기의 출력이 활성 상태이고, 상기 원샷 펄스가 비활성 상태일 때, 활성 상태에서 판독/마스크 제어 신호(B)를 발생하기 위해 선택된 상기 신호상에서 논리적 동작을 수행하고, 상기 원샷 펄스의 발생에 응답하여 판독/마스크 제어 신호를 비활성 상태로 하기 위해 디스에이블되는 게이트 회로(30c, 30d)와,상기 판독/마스크 제어 신호를 수신하도록 결합되고, 상기 클럭 신호에 동기하여 출력을 위해 상기 클럭 신호의 1사이클만큼 상기 판독/마스크 제어 신호를 쉬프트하는 제 3 카운터(30e)와,상기 제 1 선택기(24c)와 제 3 카운터의 출력을 수신하도록 결합되고, 상기 제 3 카운터의 출력을 완전하게 전달하기 위해 활성 상태인 상기 제 1 선택기의 출력에 응답하여 인에이블되는 게이트(30f)와,활성 상태인 상기 게이트의 출력에 응답하여 활성화되고, 상기 클럭 신호에 동기하여 제공되는 내부 판독 데이터를 수신 및 버퍼링하여, 데이터 출력 단자(DQ)에 출력하는 출력 버퍼 회로(6)를 포함하는 동기형 반도체 메모리 장치.
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