KR20160091686A - 반도체 장치 - Google Patents

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KR20160091686A
KR20160091686A KR1020150012092A KR20150012092A KR20160091686A KR 20160091686 A KR20160091686 A KR 20160091686A KR 1020150012092 A KR1020150012092 A KR 1020150012092A KR 20150012092 A KR20150012092 A KR 20150012092A KR 20160091686 A KR20160091686 A KR 20160091686A
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최영근
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Abstract

본 발명은 반도체 장치에 관한 것으로, 반도체 칩의 전류 소비를 줄일 수 있도록 하는 기술이다. 이러한 본 발명은 명령신호와 액티브 마스킹신호를 버퍼링하여 리셋신호와 액티브 신호를 출력하는 명령 버퍼, 액티브 신호의 펄스를 카운팅하여 특정 타이밍 이후에 플래그신호를 활성화시켜 출력하는 액티브 제어부, 리셋신호의 반전신호와 액티브 신호에 대응하여 활성화신호를 선택적으로 공급하는 활성화 제어부, 활성화 제어부의 출력을 일정시간 래치하여 시작신호를 출력하는 래치부, 리셋신호와 종료신호를 조합하여 리셋신호의 반전신호를 출력하는 리셋 제어부, 시작신호를 일정시간 지연하여 시작신호의 비활성화시 종료신호를 활성화시키는 펄스 생성부 및 시작신호와 플래그신호를 조합하여 액티브 마스킹신호를 생성하는 마스킹신호 생성부를 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 반도체 칩의 전류 소비를 줄일 수 있도록 하는 기술이다.
반도체 메모리장치는 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속적으로 개선되어 왔다. 동작 속도를 향상시키기 위하여 메모리칩 외부에서 주어지는 클록과 동기되어 동작할 수 있는 소위 동기식(Synchronous) 메모리 장치가 등장하였다.
처음 제안된 것은 메모리 장치의 외부로부터의 클록의 상승 에지(rising edge)에 동기되어 하나의 데이터 핀에서 클록의 한 주기에 걸쳐 하나의 데이터를 입출력하는 이른바 SDR(single data rate) 동기식 메모리 장치이다.
그러나, SDR 동기식 메모리 장치 역시 고속 동작을 요구하는 시스템의 속도를 만족하기에는 불충분하다.
이에 따라, 하나의 클록 주기에 두 개의 데이터를 처리하는 방식인 DDR(Double Data Rate) 동기식 메모리 장치가 제안되었다.
DDR 동기식 메모리 장치의 각 데이터 입출핀에서는 외부에서 입력되는 클록의 상승 에지(rising edge)와 하강 에지(falling edge)에 동기되어 연속적으로 두 개의 데이터가 입출력된다.
따라서, 클록의 주파수를 증가시키지 않더라도 종래의 SDR 동기식 메모리 장치에 비하여 최소한 두 배 이상의 대역폭(band width)을 구현할 수 있어 그만큼 고속동작이 구현 가능하다.
이러한 반도체 메모리 장치는 메모리 버스의 효율을 높이고, 페이지 히트 레이트(page hit rate)의 증가를 위해 복수의 뱅크를 구비하도록 설계된다. 멀티 뱅크를 포함하는 메모리 장치에서, 외부로부터 제어명령이 입력되면, 메모리 장치의 구동 제어장치가 해당 동작에 필요한 여러 제어신호들을 생성하여 나뉘어진 셀 어레이, 즉, 각 뱅크로 보낸다.
메모리 장치에서의 데이터 처리 동작을 살펴보면 다음과 같다.
먼저, 반도체 메모리 장치에서 셀 어레이 매트릭스를 액세스하기 위해, 로우 어드레스(Row address)가 인가된다.
로우 어드레스가 인가됨에 따라, 해당 워드 라인(word line)이 활성화되어 센싱 동작이 이루어진다.
이 후, 칼럼 어드레스(Column address)가 인가되어 지정된 셀에서 데이터가 판독 또는 기입된다.
이러한 멀티 뱅크를 포함하는 메모리 장치에서 일정 시간의 윈도우(Window) 내에 많은 뱅크를 액티브 하는 경우 과도한 전류가 소모될 수 있다. 이에 따라, 멀티 뱅크를 포함하는 메모리 장치에서 소비 전류를 줄이기 위한 노력이 계속되고 있다.
본 발명의 실시예는 일정 시간 내에 뱅크가 과도하게 액티브되는 경우 액티브 펄스를 마스킹하여 기 설정된 윈도우 내에서 과도한 뱅크 액티브 동작으로 인해 불필요한 전류가 소모되는 것을 방지할 수 있도록 하는데 그 특징이 있다.
본 발명의 실시예에 따른 반도체 장치는, 명령신호와 액티브 마스킹신호를 버퍼링하여 리셋신호와 액티브 신호를 출력하는 명령 버퍼; 액티브 신호의 펄스를 카운팅하여 특정 타이밍 이후에 플래그신호를 활성화시켜 출력하는 액티브 제어부; 리셋신호의 반전신호와 액티브 신호에 대응하여 활성화신호를 선택적으로 공급하는 활성화 제어부; 활성화 제어부의 출력을 일정시간 래치하여 시작신호를 출력하는 래치부; 리셋신호와 종료신호를 조합하여 리셋신호의 반전신호를 출력하는 리셋 제어부; 시작신호를 일정시간 지연하여 시작신호의 비활성화시 종료신호를 활성화시키는 펄스 생성부; 및 시작신호와 플래그신호를 조합하여 액티브 마스킹신호를 생성하는 마스킹신호 생성부를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 장치는, 명령신호와 액티브 마스킹신호를 버퍼링하여 리셋신호와 액티브 신호를 출력하는 명령 버퍼; 액티브 신호의 펄스를 카운팅하여 특정 타이밍 이후에 플래그신호를 활성화시켜 출력하는 액티브 제어부; 및 액티브 신호와 리셋신호 및 플래그신호에 대응하여 액티브 마스킹신호를 생성하고 액티브 제어부의 리셋 동작을 제어하는 펄스 제어부를 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 따른 반도체 장치는, 액티브 신호의 펄스를 카운팅하여 기 설정된 뱅크 액티브 구간 동안 액티브 신호의 활성화 횟수가 초과 된 경우 액티브 동작을 마스킹하는 액티브 마스킹신호를 활성화시키는 액티브 제어부를 포함하는 것을 특징으로 한다.
본 발명의 실시예는 액티브 동작이 기 설정된 회수를 초과하는 경우 액티브 펄스를 마스킹하여 기 설정된 윈도우 내에서 과도한 뱅크 액티브 동작으로 인해 불필요한 전류가 소모되는 것을 방지할 수 있도록 하는 효과를 제공한다.
도 1은 기 설정된 윈도우 내에서 뱅크 액티브 횟수를 설정하기 위한 도면.
도 2는 본 발명의 실시예에 따른 반도체 장치의 구성도.
도 3은 본 발명의 실시예에 따른 반도체 장치의 동작 타이밍도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요서들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조 번호를 가지도록 하고 있음에 유의하여야 한다.
반도체 소자는 전력을 적게 소모하기 위한 방향으로 설계되고 있으며, 데이터 패턴 정보신호를 스펙(SPEC.)으로 정하여 사용하고 있다.
이 중에서 기 설정된 윈도우(예를 들어, tFAW; Four Bank Active Window, 4뱅크 활성 윈도우) 시간은 특정 개수(예를 들면, 4개)의 뱅크가 일정 시간의 윈도우 내에 뜨도록 규정된 JEDEC(Joint Electron Device Engineering Council) 스펙이다.
즉, 기 설정된 특정 시간 내에 특정 개수(예를 들면, 4개) 초과의 뱅크가 한 번에 액티브 되지 않도록 규정하는 스펙이다.
이 스펙은 일정 시간 내에 많은 뱅크를 액티브할 경우 과도한 전류가 소모되어 반도체 칩이 정상 동작을 하지 못하는 상황을 방지하기 위해 도입되었다.
도 1은 기 설정된 윈도우 내에서 뱅크 액티브 횟수를 설정하기 위한 도면이다.
반도체 메모리 장치는 복수의 뱅크를 포함하고 있으며, 뱅크별로 리드 또는 라이트 동작이 제어된다.
즉, 외부에서 인가된 커맨드와 뱅크 어드레스의 조합으로 뱅크가 선택되고, 선택된 뱅크에서 로우 어드레스에 의해 지정된 워드 라인이 활성화되어 리드 또는 라이트 동작이 이루어진다.
그리고, 리드 또는 라이트 동작이 끝나면, 활성화된 워드 라인은 프리차지된다.
이와 같이, 뱅크가 활성화되고 프리차지 되는 일련의 과정은 뱅크별로 제어된다.
각각의 뱅크는 액티브 명령 ACT에 의해 활성화되며, T1의 윈도우 구간에 액티브 명령 ACT이 특정 개수(예를 들면, 4번)로 활성화되는 경우 기 설정된 뱅크 액티브 횟수를 만족하게 된다.
그런데, T1의 윈도우 구간에 액티브 명령 ACT이 특정 개수를 초과(예를 들면, 5번)하여 활성화되는 경우 규정된 스펙에서 벗어나 비정상적인(Illegal) 상황이 된다.
즉, 특정 윈도우 구간 내에서 뱅크 액티브 횟수가 기 설정되지 않는다면 연속적으로 액티브 명령이 인가될 때 짧은 시간 동안 내부 전류 소모량이 과도하게 커지게 되어 반도체 칩의 동작 안정성을 해치게 된다.
이에 따라, 본 발명의 실시예는 기 설정된 특정 시간 이내에 액티브 펄스를 카운팅 하여 기 설정된 횟수를 벗어나는 경우 액티브 펄스를 마스킹한다. 따라서, 기 설정된 특성 시간의 윈도우 내에서 과도한 뱅크 액티브 동작으로 인해 불필요한 전류가 소모되는 것을 방지할 수 있도록 한다.
도 2는 본 발명의 실시예에 따른 반도체 장치의 구성도이다.
본 발명의 실시예는 명령 버퍼(100), 액티브 제어부(200), 활성화 제어부(300), 리셋 제어부(400), 래치부(500), 펄스 생성부(600) 및 마스킹신호 생성부(700)를 포함한다. 여기서, 액티브 제어부(200)는 카운터(210)와 마스킹 제어부(220)를 포함한다. 또한, 활성화 제어부(300), 리셋 제어부(400), 래치부(500), 펄스 생성부(600) 및 마스킹신호 생성부(700)는 "펄스 제어부"로 지칭할 수 있다.
명령 버퍼(100)는 명령신호 EXT_CMD와 액티브 마스킹신호 ACTP_MASK를 버퍼링하여 리셋신호 RESET와 액티브 신호 ACTP를 출력한다.
그리고, 액티브 제어부(200)는 액티브 신호 ACTP의 펄스를 카운팅하여 특정 타이밍 이후에 플래그신호 W_FLAG를 활성화시켜 출력한다.
카운터(210)는 액티브 신호 ACTP의 펄스를 특정 구간 동안 카운팅한다. 예를 들어, 카운터(210)는 3 비트 카운터로 이루어질 수 있다. 여기서, 카운터(210)는 리셋신호 RESETB에 의해 카운팅 동작이 리셋된다. 리셋신호 RESETB는 리셋신호 RESET의 반전 신호이다.
또한, 마스킹 제어부(220)는 카운터(210)의 출력에 대응하여 특정 타이밍 구간 이후가 되면 플래그신호 W_FLAG를 활성화시켜 출력한다.
예를 들면, 마스킹 제어부(220)는 카운터(210)의 출력신호 중 최상위 비트가 로직 "로우"에서 로직 "하이"로 변할 때 플래그신호 W_FLAG를 활성화시켜 출력할 수 있다.
그리고, 활성화 제어부(300)는 리셋신호 RESETB와 액티브 신호 ACTP에 대응하여 래치부(500)에 활성화신호 또는 리셋신호를 공급한다.
이러한 활성화 제어부(300)는 풀업 구동소자인 PMOS 트랜지스터 P1와 풀다운 구동소자인 NMOS 트랜지스터 N1를 포함한다.
PMOS 트랜지스터 P1와 NMOS 트랜지스터 N1는 전원전압단과 접지전압단 사이에 직렬 연결된다. PMOS 트랜지스터 P1는 게이트 단자를 통해 리셋신호 RESETB가 인가된다. 그리고, NMOS 트랜지스터 N1는 게이트 단자를 통해 액티브 신호 ACTP가 인가된다.
리셋신호 RESETB가 로우 레벨로 활성화되는 경우 PMOS 트랜지스터 P1가 턴 온 되어 전원전압을 래치부(500)에 공급한다. 반면에, 액티브 신호 ACTP가 하이 레벨로 활성화되는 경우 NMOS 트랜지스터 N1가 턴 온 되어 접지전압을 래치부(500)에 공급한다.
또한, 리셋 제어부(400)는 리셋신호 RESET와 종료신호 W_ENDP를 조합하여 리셋신호 RESETB를 출력한다.
여기서, 리셋 제어부(400)는 리셋신호 RESET와 종료신호 W_ENDP를 노아연산하는 노아게이트 NOR1를 포함한다
래치부(500)는 활성화 제어부(300)의 출력을 일정시간 래치하여 시작신호 tFAW_W를 출력한다.
이러한 래치부(500)는 첫 번째 액티브 신호 ACTP가 활성화된 이후에 기 설정된 구간 동안 시작신호 tFAW_W를 활성화시킨다.
여기서, 래치부(500)는 입력단자와 출력단자가 래치 구조로 연결된 인버터 IV1, IV2를 포함한다.
또한, 펄스 생성부(600)는 시작신호 tFAW_W를 일정시간 지연하여 특정 펄스 구간이 지난 이후에 종료신호 W_ENDP를 하이 레벨로 활성화시킨다.
여기서, 특정 펄스 구간은 기 설정된 뱅크 액티브 구간을 의미한다.
마스킹신호 생성부(700)는 플래그신호 W_FLAG와 시작신호 tFAW_W를 앤드 조합하여 액티브 마스킹신호 ACTP_MASK를 출력한다.
이러한 마스킹신호 생성부(700)는 플래그신호 W_FLAG와 시작신호 tFAW_W가 모두 하이 레벨로 활성화된 경우 액티브 마스킹신호 ACTP_MASK를 하이 레벨로 출력한다.
이를 위해, 마스킹신호 생성부(700)는 낸드게이트 ND1와 인버터 IV3를 포함한다.
낸드게이트 ND1는 플래그신호 W_FLAG와 시작신호 tFAW_W를 낸드연산한다. 그리고, 인버터 IV1는 낸드게이트 ND1의 출력을 반전하여 액티브 마스킹신호 ACTP_MASK를 출력한다.
도 3은 본 발명의 실시예에 따른 반도체 장치의 동작 타이밍도이다. 본 발명의 실시예에 따른 동작 과정을 도 3의 타이밍도를 참조하여 설명하면 다음과 같다.
먼저, 명령 버퍼(100)는 외부의 명령신호 EXT_CMD와 액티브 마스킹신호 ACTP_MASK가 입력되기 이전에 리셋신호 RESET를 하이 레벨로 활성화시켜 출력한다. 그러면, 리셋신호 RESET에 의해 모든 회로가 초기화된다.
그리고, 리셋신호 RESET의 반전신호인 리셋신호 RESETB가 로우 레벨로 활성화된다.
그러면, 활성화 제어부(300)의 PMOS 트랜지스터 P1가 턴 온 되어 래치부(500)의 입력단을 하이 레벨로 초기화시킨다.
이후에, 기 설정된 특정 구간에 진입하면 외부의 명령신호 EXT_CMD가 버퍼핑 되고 하이 레벨로 활성화되기 시작한다. 그리고, 명령 버퍼(100)는 액티브 신호 ACTP를 하이 레벨로 활성화시켜 출력한다.
이어서, 액티브 신호 ACTP가 하이 레벨로 활성화되는 경우 NMOS 트랜지스터 N1가 턴 온 된다.
이에 따라, NMOS 트랜지스터 N1에서 출력된 로우 레벨의 신호는 래치부(500)의 래치 시간 동안 래치된다. 래치부(500)의 래치 시간이 지나면 시작신호 tFAW_W가 하이 레벨로 활성화된다.
이때, 리셋신호 RESET가 로우 레벨이고 종료신호 W_ENDP가 로우 레벨인 경우 리셋신호 RESETB가 하이 레벨이 된다. 그러면, PMOS 트랜지스터 P1가 턴 오프 상태를 유지하게 된다.
다음에, 카운터(210)는 액티브 신호 ACTP의 펄스를 카운팅하여 마스킹 제어부(220)에 출력한다.
그리고, 마스킹 제어부(220)는 기 설정된 뱅크 액티브 구간의 타이밍에 대한 정보를 기 저장한다.
예를 들어, 마스킹 제어부(220)는 액티브 신호 ACTP의 펄스가 4번 활성화되는 구간을 기 설정된 뱅크 액티브 구간의 타이밍 정보로 저장할 수 있다.
이에 따라, 마스킹 제어부(220)는 카운터(210)의 출력에 대응하여 기 설정된 뱅크 액티브 구간이 지나면 플래그신호 W_FLAG를 활성화시켜 출력한다.
예들 들어, 마스킹 제어부(220)는 액티브 신호 ACTP의 펄스가 4번 활성화되는 구간이 지나면 플래그신호 W_FLAG를 활성화시켜 출력한다.
즉, 플래그신호 W_FLAG가 하이 레벨로 천이하면 외부에서 인가되는 액티브 신호 ACTP의 펄스가 5번째 이상의 펄스라는 의미이다.
이후에, 마스킹신호 생성부(700)는 플래그신호 W_FLAG와 시작신호 tFAW_W가 모두 하이 레벨로 인가되는 경우 액티브 마스킹신호 ACTP_MASK를 하이 레벨로 활성화시켜 출력한다.
다음에, 액티브 마스킹신호 ACTP_MASK가 활성화되면 명령 버퍼(100)는 외부의 명령신호 EXT_CMD가 활성화되는 것과 무관하게 액티브 신호 ACTP를 로우 레벨로 비활성화시켜 출력한다.
즉, 명령 버퍼(100)는 액티브 마스킹신호 ACTP_MASK가 활성화되는 구간부터 액티브 신호 ACTP를 마스킹하여 출력한다.
이후에, 펄스 생성부(600)는 시작신호 tFAW_W가 활성화되고 일정 시간 동안 시작신호 tFAW_W를 지연시킨다.
여기서, 펄스 생성부(600)는 뱅크 액티브 시간에 대한 정보를 기 저장한다.
즉, 시작신호 tFAW_W가 하이 레벨인 구간은 첫 번째 액티브 신호 ACTP가 활성화된 이후에 기 설정된 뱅크 액티브 시간이 지나지 않았음을 의미한다.
그리고, 펄스 생성부(600)는 시작신호 tFAW_W가 활성화된 이후에 기 설정된 시간이 지연된 이후에 종료신호 W_ENDP를 활성화시켜 출력한다.
종료신호 W_ENDP가 하이 레벨로 활성화되는 경우 리셋 제어부(400)는 리셋신호 RESETB를 로우 레벨로 활성화시켜 출력한다.
그러면, PMOS 트랜지스터 P1가 턴 온 되어 활성화 제어부(300)의 출력이 하이 레벨로 천이하고, 시작신호 tFAW_W가 로우 레벨로 천이하게 된다.
그리고, 리셋신호 RESETB가 로우 레벨로 활성화되면 카운터(210)가 리셋된다.
이에 따라, 마스킹 제어부(220)는 플래그신호 W_FLAG를 로우 레벨로 천이시킨다. 그리고, 마스킹신호 생성부(700)는 액티브 마스킹신호 ACTP_MASK를 로우 레벨로 천이시킨다.
이후에, 기 설정된 뱅크 액티브 구간이 종료되고 액티브 마스킹신호 ACTP_MASK가 로우 레벨로 천이된다. 그러면, 명령 버퍼(100)는 마스킹 동작을 중지하고 외부의 명령신호 EXT_CMD에 대응하여 액티브 신호 ACTP를 활성화시게 된다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (20)

  1. 명령신호와 액티브 마스킹신호를 버퍼링하여 리셋신호와 액티브 신호를 출력하는 명령 버퍼;
    상기 액티브 신호의 펄스를 카운팅하여 특정 타이밍 이후에 플래그신호를 활성화시켜 출력하는 액티브 제어부;
    상기 리셋신호의 반전신호와 상기 액티브 신호에 대응하여 활성화신호를 선택적으로 공급하는 활성화 제어부;
    상기 활성화 제어부의 출력을 일정시간 래치하여 시작신호를 출력하는 래치부;
    상기 리셋신호와 종료신호를 조합하여 상기 리셋신호의 반전신호를 출력하는 리셋 제어부;
    상기 시작신호를 일정시간 지연하여 상기 시작신호의 비활성화시 상기 종료신호를 활성화시키는 펄스 생성부; 및
    상기 시작신호와 상기 플래그신호를 조합하여 상기 액티브 마스킹신호를 생성하는 마스킹신호 생성부를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서, 상기 명령버퍼는
    상기 액티브 마스킹신호의 활성화시 상기 명령신호와 무관하게 상기 액티브 신호를 비활성화시키는 것을 특징으로 하는 반도체 장치.
  3. 제 1항에 있어서, 상기 액티브 제어부는
    상기 액티브 신호의 펄스를 특정 구간 동안 카운팅하는 카운터; 및
    상기 카운터의 출력에 대응하여 상기 특정 구간 이후에 상기 플래그신호를 활성화시키는 마스킹 제어부를 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제 3항에 있어서, 상기 카운터는
    상기 리셋신호의 반전신호에 의해 카운팅 동작이 리셋되는 것을 특징으로 하는 반도체 장치.
  5. 제 3항에 있어서, 상기 마스킹 제어부는
    상기 카운터의 출력신호 중 최상위 비트가 로직 "로우"에서 로직 "하이"로 천이하는 경우 상기 플래그신호를 활성화시키는 것을 특징으로 하는 반도체 장치.
  6. 제 3항에 있어서, 상기 마스킹 제어부는
    기 설정된 뱅크 액티브 구간에 대한 타이밍 정보를 기 저장하는 것을 특징으로 하는 반도체 장치.
  7. 제 3항에 있어서, 상기 마스킹 제어부는
    상기 액티브 신호의 펄스가 4번 활성화되는 구간을 기 설정된 뱅크 액티브 구간의 타이밍 정보로 저장하는 것을 특징으로 하는 반도체 장치.
  8. 제 3항에 있어서, 상기 마스킹 제어부는
    상기 카운터의 출력에 대응하여 기 설정된 뱅크 액티브 구간이 지나면 상기 플래그신호를 활성화시는 것을 특징으로 하는 반도체 장치.
  9. 제 1항에 있어서, 상기 활성화 제어부는
    상기 리셋신호의 반전신호에 대응하여 상기 래치부에 하이 레벨의 신호를 출력하는 풀업 구동소자; 및
    상기 액티브 신호에 대응하여 상기 래치부에 로우 레벨의 신호를 출력하는 풀다운 구동소자를 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제 1항에 있어서, 상기 리셋 제어부는
    상기 리셋신호와 상기 종료신호를 노아연산하는 노아게이트를 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제 1항에 있어서, 상기 래치부는
    입력단자와 출력단자가 래치 구조로 연결된 제 1인버터와 제 2인버터를 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제 1항에 있어서, 상기 래치부는
    첫 번째 액티브 신호가 활성화된 이후에 기 설정된 뱅크 액티브 구간 동안 상기 시작신호를 활성화시키는 것을 특징으로 하는 반도체 장치.
  13. 제 1항에 있어서, 상기 마스킹신호 생성부는
    상기 플래그신호와 상기 시작신호를 앤드조합하여 상기 액티브 마스킹신호를 출력하는 것을 특징으로 하는 반도체 장치.
  14. 제 1항에 있어서, 상기 명령 버퍼는
    상기 명령신호와 상기 액티브 마스킹신호가 입력되기 이전에 상기 리셋신호를 활성화시켜 상기 래치부의 입력단을 하이 레벨로 초기화시키는 것을 특징으로 하는 반도체 장치.
  15. 제 1항에 있어서, 상기 펄스 생성부는
    상기 시작신호가 활성화된 이후에 기 설정된 뱅크 액티브 시간이 지연된 이후에 상기 종료신호를 활성화시키는 것을 특징으로 하는 반도체 장치.
  16. 제 1항에 있어서, 상기 리셋 제어부는
    상기 종료신호가 하이 레벨로 활성화되는 경우 상기 리셋신호의 반전신호를 로우 레벨로 활성화시키는 것을 특징으로 하는 반도체 장치.
  17. 명령신호와 액티브 마스킹신호를 버퍼링하여 리셋신호와 액티브 신호를 출력하는 명령 버퍼;
    상기 액티브 신호의 펄스를 카운팅하여 특정 타이밍 이후에 플래그신호를 활성화시켜 출력하는 액티브 제어부; 및
    상기 액티브 신호와 상기 리셋신호 및 상기 플래그신호에 대응하여 상기 액티브 마스킹신호를 생성하고 상기 액티브 제어부의 리셋 동작을 제어하는 펄스 제어부를 포함하는 것을 특징으로 하는 반도체 장치.
  18. 제 17항에 있어서, 상기 펄스 제어부는
    상기 리셋신호의 반전신호와 상기 액티브 신호에 대응하여 활성화신호를 선택적으로 공급하는 활성화 제어부;
    상기 활성화 제어부의 출력을 일정시간 래치하여 시작신호를 출력하는 래치부;
    상기 리셋신호와 종료신호를 조합하여 상기 리셋신호의 반전신호를 출력하는 리셋 제어부;
    상기 시작신호를 일정시간 지연하여 상기 시작신호의 비활성화시 상기 종료신호를 활성화시키는 펄스 생성부; 및
    상기 시작신호와 상기 플래그신호를 조합하여 상기 액티브 마스킹신호를 생성하는 마스킹신호 생성부를 포함하는 것을 특징으로 하는 반도체 장치.
  19. 제 17항에 있어서, 상기 명령버퍼는
    상기 액티브 마스킹신호의 활성화시 상기 명령신호와 무관하게 상기 액티브 신호를 비활성화시키는 것을 특징으로 하는 반도체 장치.
  20. 액티브 신호의 펄스를 카운팅하여 기 설정된 뱅크 액티브 구간 동안 상기 액티브 신호의 활성화 횟수가 초과된 경우 액티브 동작을 마스킹하는 액티브 마스킹신호를 활성화시키는 액티브 제어부를 포함하는 것을 특징으로 하는 반도체 장치.
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