KR19980042247A

KR19980042247A - 반도체집적회로장치

Info

Publication number: KR19980042247A
Application number: KR1019970058985A
Authority: KR
Inventors: 요지 이데이; 마사카즈 아오키; 히로마사 노다
Original assignee: 가나이 츠토무; 히다치세사쿠쇼(주)
Priority date: 1996-11-11
Filing date: 1997-11-10
Publication date: 1998-08-17
Also published as: KR100499817B1; TW367613B; JPH10144074A; US5955905A; JP3607439B2; US6128248A

Abstract

반도체집적회로장치에 관한 것으로 클럭신호에 의해 동기해서 동작하는 내부클럭을 발생시키는 동기클럭 발생회로를 구비한 1칩 아미크로컴퓨터 등에 이용해서 유효한 기술에 관한 것이로서, 회로 규모를 증대시킴과 동시에 예를 들면 리프레시동작 등과 같이 저소비전력화를 위해 클럭신호의 주파수를 낮게 한 것임에도 불구하고 동기클럭 발생회로에서의 전류소비를 증대시켜 버린다는 문제점을 해결하기 위해서, 외부단자에서 입력된 클럭신호를 받는 입력버퍼회로, 입력버퍼회로에서 출력된 클럭신호를 지연시키는 지연회로, 클럭신호보다 높은 주파수의 발진펄스를 형성하는 펄스발생회로, 지연회로에서 출력된 클럭신호에 의해 동기해서 발진펄스의 카운트동작이 개시되고, 입력버퍼회로에서 출력된 클럭신호의 1주기 지연된 클럭신호에 의해 카운트동작의 방향이 반전되고, 카운트값이 카운트 개시시로 복귀되었을 때 출력타이밍신호를 형성하는 타이밍발생회로 및 출력타이밍신호를 받아서 내부회로의 동작에 필요한 클럭신호를 출력시키는 출력회로를 구비하였다.

이렇게 하는 것에 의해서, 회로규모를 증대시키는 일 없이 고주파수에서 비교적 낮은 주파수까지의 넓은 범위에서 동기화할 수 있는 내부클럭신호를 형성할 수 있다는 효과가 얻어진다.

Description

반도체집적회로장치

본 발명은 반도체집적회로장치에 관한 것으로서, 클럭신호에 의해 동기해서 동작하는 반도체집적회로장치, 예를 들면 동기다이나믹형 RAM(랜덤 액세스 메모리)의 동기클럭 발생회로나 외부클럭에 대해서 주파수가 점차 배로 된(이하, 체배(multiplication)라고 한다) 내부 클럭을 발생시키는 동기클럭 발생회로를 구비한 1칩 마이크로컴퓨터 등에 이용해서 유효한 기술에 관한 것이다.

동기미러 지연회로(SMD)는 외부클럭과 내부클럭의 동기를 취하기 위한 회로이다. 이와 같은 동기미러 지연회로에 대해서는 ISSCC DIGIST OF TECHNICAL PAPERS지 1996년 2월 10일, 제374페이지~제375페이지 및 일본국 특허공개공보 평성38-237091호가 있다.

도 18에는 본원 발명자가 앞서 검토한 동기미러 지연회로의 회로도가 도시되고, 도 19에는 그의 동작을 설명하기 위한 파형도가 도시되어 있다. 이 회로에 있어서 내부클럭CLKout의 상승과 외부클럭 CLKin의 상승이 동기하는 경우를 고려한다. 외부클럭CLKin은 지연시간 각각 d1, d2 및 d1의 3개의 지연회로를 통해서 전방지연어레이회로(이하, FDA라고 한다)에 입력된다 이 FDA 중을 전파하고 있는 N사이클째의 클럭이 상승에지는 공통 COMMON으로서 전파되는 n+1 사이클째의 클럭의 상승에 의해 상기 FDA중에서 전파가 정지되고, 동시에 전파가 정지된 위치와 정확히 대칭인 위치에 있는 후방지연어레이(이하, BDA라고 한다)중의 노드로 상승에지가 전송된다.

상기 상승에지는 FDA중의 전파시간 tDA와 정확히 동일 시간에 걸쳐 BDA중을 전파하고, 지연시간 d2의 지연회로(내부클럭드라이버에 상당한다)를 통해서 내부클럭 CLKout로서 출력된다. 상기 FDA중의 n사이클째의 상승에지가 n+1 사이클째의 COMMON의 상승에지에 의해서 전파가 정지되므로 다음의 식 1과 같은 관계가 성랍한다.

[식 1]

d2+d1+tDA=tCK

또, 외부클럭 CLKin에서 내부틀럭 CLKout까지의 상승에지의 전파시간은 상기와 같은 전파경로를 따라 계산하면 다음의 식 2의 관계가 성립된다. 즉, 외부클럭 CLKin에서 내부 클럭 CLKout까지가 정확히 2tCK와 동일하게 되어 상기 외부클럭 CLKin과 내부클럭 CLKout가 동기하게 된다.

[식 2]

d1+d2+d1+tDA+tDA+d2=2(d1+d2+tDA)

=2tCK

상기와 같은 동기회로에서는 동작주파수범위를 넓게 하기 위해서는 상기 FDA, MCC 및 BDA를 구성하는 논리단수가 평대해지고 회로규모가 증대한다는 문제가 발생한다는 것이 본 발명장의 검토에 의해 명확하게 되었다. 예를 들면, 동기 DRAM에서는 메모리액세스동작의 고속화에 따라 동작주파수는 높아지는 경향으로 된다. 이것에 대해서는, 리프레시 등에 있어서는 저소비전력화를 도모하기 위해 클럭신호의 주파수를 낮게 해서 실행하는 것이 편리하고 그의 차는 점점 확대하는 경향이 있다. 또, 범용메모리로서 사용되도록 클럭신호의 주파수 범위는 넓게되도록 요구되고 있다. 이와 같이, 동기화시키는 클럭신호의 주파수 범위를 넓게 하고자 하면 그것에 적합하도록 FDA, MCC 및 BDA를 구성하는 지연단수가 팽대하게 되어 회로규모를 증대시킴과 동시에 예를 들면 리프레시동작 등과 같이 저소비전력화를 위해 클럭신호의 주파수를 낮게 한 것임에도 불구하고 동기클럭 발생회로에서의 전류소비를 증대시켜버린다는 상반하는 문제를 일으킨다.

또한, PLL회로나 DLL회로를 사용한 경우에는 위상록상태로 될때까지의 인입시간이 상당한 시간을 소비하게 되어 응답성에 큰 문제를 가짐과 동시에 디지탈회로에서의 전원선에 발생하는 비교적 큰 노이즈의 영향을 받아서 동작의 안정성의 점에서도 문제가 있고, 상기와 같은 디지탈회로에 의한 동기클럭 발생회로의 개발하기에 이른 것이다.

본 발명의 목적은 간단한 구성으로 동기가능한 클럭주파수대역을 확대시킨 동기클럭 발생회로를 구비한 반도체집적회로장치를 제공하는 것이다. 본 발명의 다른 목적은 간단한 구성으로 또한 짧은 시간내에 체배된 클럭신호를 형성할 수 있는 동기클럭 발생회로를 구비한 반도체집적회로장치를 제공하는 것이다. 본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에서 명확해질 것이다.

도 1은 본 발명에 따른 동기클럭 발생회로의 기본적인 개념을 설명하기 위한 블럭도,

도 2는 도 1의 동기클럭 발생회로의 동작을 설명하기 위한 타이밍도,

도 3은 본 발명에 관한 동기펄스 발생회로의 1실시예를 도시한 논리회로도,

도 4는 도 3의 동기펄스 발생회로의 동작을 설명하기 위한 타이밍도,

도 5는 본 발명에 관한 동기펄스 발생회로의 다른 1실시예를 도시한 블럭도,

도 6은 도 5의 동기펄스 발생회로의 동작을 설명하기 위한 타이밍도,

도 7은 본 발명에 관한 동기클럭 발생회로에 사용되는 링발진기의 1실시예를 도시한 회로도,

도 8은 도 7의 링발진기를 사용한 경우의 동기클럭 발생회로의 동작을 설명하기 위한 타이밍도.

도 9는 본 발명에 관한 동기펄스 발생회로의 다른 1실시예를 도시한 블럭도,

도 10은 도 9의 동기펄스 발생회로의 동작을 설명하기 위한 타이밍도.

도 11은 본 발명이 적용된 SDRAM에 마련되는 클럭버퍼의 1실시예를 도시한 회로도,

도 12는 본 발명이 적용된 SDRAM에 마련되는 출력버퍼의 1실시예를 도시한 회로도,

도 13은 본 발명이 적용된 SDRAM의 1실시예를 도시한 블럭도,

도 14는 상기 도 13의 SDRAM의 동작의 1예를 설명하기 위한 타이밍도,

도 15는 본 발명에 관한 동기펄스 발생회로의 또 다른 1실시예를 도시한 블럭도,

도 16은 도 15의 동기펄스 발생회로의 동작을 설명하기 위하 타이밍도,

도 17은 본 발명이 적용된 싱글칩 마이크로컴퓨터의 1실시예를 도시한 블럭도,

도 18은 본원 발명에 앞서 본 발면자에 의해 검토된 동기미러 지연회로의 일부회로도,

도 19는 도 18의 회로의 동작을 설명하기 위한 타이밍도.

본원에 있어서 개시되는 발명중 대표적인 것의 개요를 간단히 설명하면 다음과 같다. 즉, 외부단자에서 입력버퍼회로를 거쳐 페지된 클럭신호를 지연회로에 의해 지연시키고 상기 지연회로를 통과한 클럭신호에 의해 기동되고, 상기 클럭신호에 대해서 충분히 높게 된 발진펄스를 카운트 동작하고, 상기 입력버퍼회로를 통과한 1주기 지연된 클럭신호에 의해 상기 카운트값을 역방향으로 카운트동작해서 그의 계수값이 계수개시시로 복귀되었을 때에 출력타이밍신호를 발생시키고, 그의 출력타이밍신호를 클럭드라이버를 거쳐서 내부회로로 전달함과 동시에 지연회로의 지연시간과 상기 입력버퍼회로의 지연시간과 상기 클럭드라이버의 지연시간의 합에 대응한 지연시간으로 설정한다.

도 1에는 본 발명에 관한 동기클럭 발생회로의 기본적인 개념을 설명하기 위한 블럭도가 도시되어 있다. 이 동기클럭 발생회로는 특히 제한되지 않지만 동기 DRAM을 구성하는 다른 회로와 함께 공지의 반도체집적회로의 제조기술에 의해 단결정실리콘과 같은 1개의 반도체기판상에 있어서 형성된다.

클럭버퍼 CKB는 입력버퍼회로로서, 외부단자에서 공급되는 외부클럭신호 ext. CLK를 페치하기 위해 마련되는 것이다. 이 클럭버퍼 CKB의 출력신호는 한쪽에 있어서 지연 회로 DL1과 DL2를 통해 타이밍발생회로 TG의 개시단자(START)로 전달된다. 상기 클럭버퍼 CKB의 출력신호는 다른쪽에 있어서 상기 타이밍발생회로 TG의 리버스단자(REVERSE)로 전달된다. 타이밍발생회로 TG는 회로규모를 작게 하기 위해 카운트회로로 구성되어 있고, 개시단자(START)에 공급되는 제1입력신호에 의해 계수동작의 기동이 걸리고 한쪽 방향(예를 들면 업계수)으로 계수동작을 개시하고, 리버스단자(REVERSE)에 공급되는 제2 입력신호에 의해 계수동작이 역전(예를 들면 다운계수)되고, 상기 제1과 제2 입력신호의 시간차에 대응한 시간경과 후에 즉 업계수값과 동일한 다운계수를 실행해서 출력단자 OUT에서 타이밍신호를 출력시킨다.

상기 계수동작을 위해 펄스는 내부에 마련된 발진회로에 의해 형성된다.

이 발진회로의 발진주파수는 상기 클럭신호 CLK에 대해 충분히 높은 주파수로 설정되는 것이다. 상기 타이밍발생회로 TG에 의해 형성된 타이밍신호는 클럭드라이버 CKD를 거쳐서 내부 int. CLK가 형성된다.

도 2에 상기 도 1의 동기클럭 발생회로의 동작을 설명하기 위한 타이밍도가 도시되어 있다. 외부클럭신호 ext. CLK의 1주기는 tCK이고, 상기 클럭버퍼 CKB의 출력노드 n1의 신호는 그의 지연시간 tD1 만큼 지연된 클럭신호로 된다. 클럭버퍼 CKB의 출력노드 n1의 신호는 상기 지연회로 DL1과 DL2에 의해 상기 클럭드라이버 CKB의 지연시간 td1과 상기 클럭드라이버의 지연시간 td2만큼 지연되어 타이밍발생회로 TG의 개시단자로 전달된다. 한편, 상기 클럭버퍼 CKB의 출력 노드 n1의 신호는 그 대로 상기 타이밍발생회로 TG의 리버스단자로 전달된다.

상기 타이밍발생회로 TG의 개시단자에는 외부클럭신호 ext. CLK의 상승에 의해 지연시간 td1+td1+td2 후에 입력신호(노드 n2)가 공급되어 계수동작을 개시하고, 리버스단자에는 1주기(tCK) 지연된 외부클럭신호에서 상기 지연시간 td1후에 입력신호(노드 n2)가 공급되어 계수동작을 역전시킨다. 이것에 의해, 노드 n1의 클럭신호의 1주기 tCK는 다음의 식 3과 같이 표시된다.

[식 3]

tCK=td1+td2+tDA

상기 타이밍발생회로 TG는 상기 시간차 tDA에 대응한 계수값과 동일 시간 tDA 만큼 계수동작을 실행해서 타이밍신호(노드 n3)를 형성하고, 클럭드라이버 CKD의 지연시간 td2의 내부클럭신호 int. CLK를 상승시킨다. 즉, 외부클럭신호 ext. CLK의 상승에서 내부클럭신호 int. CLK까지 소비된 시간이 td1+td1+td2+tDA+tDA+td2=2(td1+tD2+tDA)로 된다. 이 시간 td1+td2+tDA는 상기 식 3과 같이 클럭신호의 1주기 tCK와 동일하므로, 내부클럭신호 int. CLK는 2클럭후에 입력되는 외부클럭신호 ext. CLK와 동기하게 된다.

도 3에는 본 발명에 관한 동기펄스 발생회로의 1실시예의 논리회로도가 도시되어 있다. 이 실시예에서는 타이밍발생회로 TG는 가역카운터에 의해 구성된다. 즉, T형 플립플롭회로 T1~Tn의 비반전출력 Q와 반전신호를 업다운 제어신호 up/down에 의해 전환되어 차단(次段)회로로 순차 전달하도록 해서 n자리수의 업다운의 가역카운터가 구성된다. 상기 전환회로는 각 자리수의 출력에 대응해서 각각 마련된다. 이 전환회로는 최종단 T형 플립플롭회로 Tn에 있어서 예시적으로 도시되어 있는 바와 같이, 상기 업다운 제어신호 up/down과 상기 비반전출력 Q를 받는 노어(NOR)게이트회로 G1, 상기 업다운제어신호 up/down이 인버터회로 N1에 의해 반전된 신호와 상기 반전출력를 받는 노어게이트회로 G2 및 이러한 2개의 노어게이트 회로 G1, G2의 출력을 받아 출력신호를 형성하는 노어게이트 회로 G3을 단위회로로 하는 n-1개의 단위회로로 구성된다.

상기 카운터회로를 구성하는 T형 플립플롭회로 T1~Tn의 각 단의 비반전 출력 Q는 전부 0의 검출신호를 형성하는 노어게이트 회로 G4에 입력된다. 즉, 전부 0(all0)의 검출회로는 카운터의 계수값이 0인 것을 검출하는 것이고 이러한 전부 0의 검출신호는 플립플롭회로 FF3의 세트신호 S로서 사용된다.

상기 가역카운터의 업/다운동작의 제어를 위해 플립플롭회로 FF1과 FF2가 마련된다. 플립플롭회로 FF1은 클럭버퍼회로 CKB의 출력신호(노드 n1)이 트리거 단자 T에 공급되고, 그의 상승에지와 동기해서 출력 Q가 반전되어 상기 압다운제어신호 up/down을 형성한다. 플립플롭회로 FF2는 상기 지연회로 DL1과 DL2를 통과한 지연신호(노드 n2)에 의해 세트되고, 상기 전부 0의 검출신호에 의해 리세트된다. 이 플립플롭회로 FF2의 비반전출력 Q는 상기 카운터회로를 구성하는 T형 플립플롭회로 T1~Tn의 리세트신호 reset로 된다.

기수개의 인버터회로열을 링상태로 접속해서 계수클럭 발진회로가 형성된다. 이 발진펄스는 상기 외부클럭신호 ext. CLK에 대해 충분히 높은 주파수로 되어 있고 상기 카운터회로를 구성하는 초단의 T형 플립플롭회로 T1이 트리거단자 T에 공급된다. 이와 같은 카운터회로를 이용하는 것에 의해, 예를 들면 10단의 2진카운터에 의해 1024의 계수출력을 얻을 수 있다. 즉, 상기 도 18에 도시한 바와 같은 FDA, MCC 및 BDA를 사용한 동기펄스 발생회로에서는 1024단의 회로에 상당하는 것이고 회로규모를 대폭으로 작게 할 수 있다.

도 4에는 상기 동기펄스 발생회로의 동작을 설명하기 위한 타이밍도가 도시되어 있다. 최초의 외부클럭신호 ext. CLK의 상승에 대해서 클럭버퍼회로 CKB의 지연시간 td1 만큼 지연되어 출력신호(노드 n1)가 하이레벨로 상승하고, 플립플롭회로 FF1의 출력이 로우레벨에서 하이레벨로 변화하여 업계수동작을 지시한다. 이 때, 플립플롭회로 FF2는 리세트상태이고 출력 Q의 로우레벨에 의해 리세트신호를 로우레벨로 해서 상기 카운터회로를 구성하는 T형 플립플롭회로 T1~Tn을 리세트상태로 하고 있으므로, 그의 계수동작이 강제적으로 정지상태로 되는 것이다. 지연시간 td1의 경과후에 지연회로 DL1과 DL2를 통과한 지연신호(노드 n2)가 하이레벨로 상승하고 플립플롭회로 FF2를 세트상태로 해서 출력 Q를 하이레벨로 한다. 이것에 의해 카운터회로는 그의 리세트신호가 하이레벨로 되므로 상기 발진펄스의 계수동작을 개시한다.

다음의 외부클럭신호 ext. CLK의 상승에 의해 지연시간 td1 경과후에 클럭버퍼회로 CKB의 출력신호(노드 n1)가 하이레벨로 되어 플립플롭회로 FF1을 반전시킨다. 이것에 의해, 업다운제어신호 up/down이 로우레벨로 되어 다운계수동작으로 전환됨과 동시에 플립플롭회로 FF3을 리세트시킨다. 상기 시간차 tDA에 대응한 업계수값에 따라 다운동작을 실행하고, 동일 시간 tDA에 대응한 다운계수 동작에 의해서 계수값이 0으로 된다. 이와 같은 계수값의 0에 대응한 전부 0의 검출신호 all 0이 하이레벨로 되어 상기 플립플롭회로 FF3을 세트하고, 그의 출력 Q(노드 n3)를 하이레벨로 상승시킨다. 이것에 의해, 클럭버퍼회로 CKD에서 출력되는 내부클럭신호 int. CLK는 2주기(2TCK) 지연되어 입력된 외부클럭신호 ext. CLK와 정확히 동기한 신호로 된다.

도 5에는 본 발명에 관한 동기클럭 발생회로의 다른 1실시예의 블럭도가 도시되어 있다. 이 실시예에서는 시간차를 검출하고 그것과 동일 시간을 만들어내는 타이밍발생회로로서, 업카운터와 다운카운터의 2개의 카운터회로가 사용된다. 즉, 도 3의 실시예와 같은 업/다운의 가역카운터 대신에 상기 2개의 카운터회로가 사용된다. 이와 같은 2개의 카운터회로를 사용하는 것은 회로규모가 증가하는 반면 그의 동작범위를 확대시킬 수 있다.

상기 업카운터는 개시단자에 입력신호가 공급되면 세트입력단자 SET에 공급되는 전부 0을 페치해서 업계수동작을 개시한다. 상기 업다운카운터는 개시단자에 입력신호가 공급되면 세트입력 SET에 공급된 상기 업카운터의 계수출력을 페치해서 다운계수동작을 개시한다. 이 다운카운터의 출력은 전부 0의 검출회로에 입력되고 여기서 상기 동일한 전부 0의 검출신호 all 0이 형성된다.

이 실시예에서는 상기와 같이 업카운터와 다운카운터의 2개의 카운터회로를 필요로 하고, 그 부분에서는 회로규모가 대략 2배로 되지만, 도 3의 실시예와 같은 업 다운의 전환을 실행하는 게이트회로, 동작제어를 위한 플립플롭회로 FF1, FF2 등이 불필하게 되므로 회로규모가 그다지 증가하지 않을 뿐만 아니라 플립플롭회로 FF1, FF2 등에서의 지연시간이 오차로서 직용하는 일이 없기 때문에 정밀도를 높일 수 있다. 또, 업계수값에 대응한 다운계수동작중에 지연회로 DL1과 DL2를 통과한 다음 주기의 클럭신호가 도달해도 상기와 같이 업계수동작과 다운계수동작을 동시에 병행적으로 실행할 수 있으므로 동작범위를 확대할 수 있다.

도 6에는 상기 도 5의 실시예의 회로동작을 설명하기 위한 타이밍도가 도시되어 있다. 제1번째의 외부클럭신호 ext. CLK는 클럭버퍼회로는 CKB를 통해서 페치되고, 노드 n1의 신호는 지연시간 td1 경과후에 상승한다. 이것에 의해, 다운카운터는 계수동작을 개시하지만 이 계수동작 그 자체는 의미를 갖지 않는다.

상기 노드 n1의 상승에 의해 플립플롭회로 F3이 리세트되어 노드 n3이 로우레벨로 된다. 클럭버퍼 CKB의 지연시간 td2가 경화해서 내부클럭신호 int. CLK도 로우레벨로 된다.

지연회로 DL1과 DL2에 의한 지연시간 td1+td2 후에 노드 n2의 신호가 하이레벨로 된 업카운터는 전부 0을 초기값으로서 페치하여 업계수동작을 개시한다. 동일 도면에서는 업계수동작을 이해하기 쉽게 도시하기 위해 계수값을 계단모양으로 아날로그적으로 나타내고 있다. 이것은 상기 다운계수값도 마찬가지이다. 상기 업카운터와 다운카운터의 클럭입력단자 CLK에는 동일 계수클럭신호 fC가 공급되고 있고, 이 계수클럭신호 fC는 상기한 바와같은 링발진기에 의해 형성되는 것이다.

제2번째의 외부클럭신호 ext. CLK가 도달하고, 클럭버퍼회로 CKB의 출력노드n1이 지연시간 td1 경화후에 상승하면 다운카운터는 상기 업카운터의 계수값을 초기값으로서 페치해서 다운계수동작을 개시한다. 이 계수동작은 상기 업카운터에 의해 형성된 시간 tDA에 대응한 시간 tDA를 만들어 내기 위한 본래의 다운 계수동작이다. 이 실시예에 있어서, 주목해야 할 점은 상기 다운카운터에 있어서 상기 시간 tDA에 대응한 계수동작 도중에 있어서, 상기 제2번째의 외부클럭신호 ext. CLK의 상기 다운계수동작을 지시하는 노드 n1의 출력신호에 대응한 지연신호(td1+td2)가 하이레벨로 되면 업카운터는 상기 전부 0의 초기값을 페치해서 업계수동작을 실행할 수 있는 것이다. 즉, 상기와 같이 2개의 업과 다운의 카운터를 마련한 경우에는 상기와 같이 동작조건하에서도 그것에 응답해서 동기 펄스 발생동작을 실행하도록 할 수 있는 것이다. 이것에 의해, 그의 동작범위의 확대를 도모할 수 있는 것이다.

상기 업카운터의 동작과 병행해서 다운카운터는 다운계수동작을 실행하고, 그 계수값이 0으로 되면 전부 0의 검출 회로가 이것을 검출해서 플립플롭회로 FF3을 세트하므로 그의 출력노드 n3의 신호가 하이레벨로 변환하고,클럭드라이버로 CKD에서 출력되는 내부클럭신호 int. CLK는 2주기 지연되어 하이레벨로 상승하고 그것은 제3번째의 외부클럭신호 ext. CLK의 상승과 동기한 것으로 된다.

또한, 상기 플립플롭회로 FF3은 상기와 같이 노드 n1의 하이레벨에 의해 리세트되므로 그의 출력펄스의 펄스폭 즉 내부클럭신호 int. CLK의 출력펄스의 펄스폭은 상기 클럭드라이버회로 CKD와 상기 클럭버퍼회로 CKB에 의한 종합 지연시간 td2+td1에 대응한 것으로 된다.

도 7에는 본 발명에 관한 동기클럭 발생회로에 사용되는 링발진기의 1실시예의 회로도가 도시되어 있다. 링발진기는 기수단의 인버터회로열 등에 의해 구성된다. 일반적으로, 최소 3단의 인버터회로를 링형상으로 종렬접속한 것은 동작이 불안정하게 되므로, 발진동작의 안정화의 관점에서 비교적 큰 논리단수로 구성된다. 이 실시예에서는 난드(NAND)게이트회로와 인버터회로를 합하여 11단으로 링발진기를 구성한다.

정밀도를 높이기 위해 업카운터용 링발진기와 다운카운터용 링발진진기의 2개가 사용된다. 상기 2개의 링발진기는 제어신호 UCE와 DCE에 의해 난드게이트회로의 게이트가 제어되어 발진동작의 제어가 가능하게 된다. 즉, 동기클럭 발생회로가 비동작상태에 놓여질 때에는 신호 UCE와 DCE가 로우레벨로 되어 발진귀환신호에 관계없이 난드게이트회로의 출력을 하이레벨로 고정시키고 발진동작을 정지시키도록 해서 저소비전력화를 도모하도록 하는 것이다.

상기와 같은 업카운터에서의 계수동작의 종료타이밍은 상기 링발진기의 발진동작과는 비동기로 발생하기 때문에, 링발진기내에서는 지연단에 있어서 단수(段數)가 발생하고 있다. 이와 같은 단수는 항상 버려지는 것이므로 그것이 오차로서 발생해버린다. 이 실시예에서는 상기와 같은 단수에 대해서도 실질적으로 계수하도록 다음과 같은 고안을 실행하는 것이다.

업카운트용 링발진기(RO)는 예를 들면 좌측에서 우측을 향해서 난드게이트회로와 인버터회로의 조합에 의해 함계 11단의 지연단을 구성하고 오른쪽 끝의 최종단의 출력을 상기 왼쪽 끝의 출력을 상기 왼쪽 끝의 초단으로 복귀시켜 링발진기를 구성하고 있다. 이 경우, 입력단에는 난드게이트회로를 마련하고 그곳으로 상기 동작제어신호 UCE를 공급하며, 상기와 같이 비동작상태에서의 발진동작을 정지시켜 불필요한 전류소비를 억제하고 있다.

다운카운트용 링발진기(RO)는 상기 업카운트용 링발진기와는 반대로 오른쪽 끝에서 왼쪽 끝을 향해서 난드게이트회로와 인버터회로의 조합에 의해 합계 11단의 지연단을 구성하고, 왼쪽 끝의 최종단의 출력을 상기 오른쪽 끝의 초단으로 복귀시켜 링발진기를 구성한다. 이 경우, 입력단에는 난드게이트회로를 마련하고 그곳으로 상기 동작제어신호 DCE를 공급하며,상기와 같은 비동작상태에서의 발진동작을 정지시켜 불필요한 전류소비를 억제하고 있다.

상기와 같이 미러반전시켜 2개의 링발전기를 평행하게 배열하고 업카운트용 각 지연단중 난드게이트회로에 입력되는 신호를 미러반전의 관계에 있는 다운카운트용 각 지연단을 구성하는 난드게이트회로의 입력으로 전달하도록 한다.

즉, 업카운트용 링발진기의 최종출력단의 출력신호는 상기와 같이 초단의 난드게이트회로가 발진제어에 사용되고 있으므로, 다운카운트용 링발진기의 제2단째의 난드게이트회로의 입력에 전달된다. 이하, 순차 실질적을 미러반전시킨 형태로 업카운트용 링발진기에 있어서의 지연단의 신호를 다운카운트용 링발진기로 전달하도록 한다.

업카운트용 링발진기의 각 지연단의 신호는 세트신호 SET에 의해 게이트가 제어되는 난드게이트회로를 거쳐서 상기 다운카운트용 링발진기로 전달된다.

이 경우, 세트신호 SET가 출력된 타이밍에서 업카운트용 링발진기는 그 때의 상태로 발진동작을 정지시키도록 하기 위해서 상기 세트신호 SET에 의해 게이트가 제어되는 난드게이트회로의 출력신호는 상기와 같이 다운카운트용 링발진기로 전달됨과 동시에 그 지연단의 난드게이트회로의 다른쪽의 입력으로도 공급된다.

다운카운트용 링발진깅서는 상기 상태전사용 난드게이트회로에 대응한 더미의 난드게이트회로가 부하로서 마련된다. 즉, 업카운트용 링발진기와 다운카운트용 링 발진기를 동일 회로조건으로 하는 것에 의해, 양자의 발진주파수를 동일하게 하도록 하는 것이다.

예를 들면, 동일 도면에 도시한 바와 같이, 업카운트용 각 지연단을 구성하는 난드게이트회로의 입력신호가 HHHHLL(여기서 H는 하이레벨, L은 로우레벨)일 때에 세트신호SET가 하이레벨로 상승하고 업계수동작이 정지해서 그 때의 업계수값을 다운카운터로 전달할 때 그것과 함께 업카운트용 링발진기의 상기 신호 HHHHLL이 다운카운트용 링발진기에 투영된다. 업카운트용 링발진기에서는 세트신호 SET의 하이레벨기간에 있어서 H가 입력되고 있는 제2단째의 난드게이트회로에서는 그의 출력신호가 L로 변화해서 제3단째의 난드게이트회로의 입력을 H에서 L로 변화시킨다. 이하, 마찬가지로 해서 각 지연단의 H의 출력은 L로 변화하고 L의 출력은 그대로 L로 된다.

이것에 의해, 다운카운트용 링발진기에서는 상기 세트신호 SET의 하이레벨로 페치된 신호 LLLHH를 기준으로 해서 차단의 난드게이트회로의 귀환입력은 (L) (L) (L ) (H) (H) (H)로 세트되고, 상기 업카운트용 링발진기의 각 단의 출력의 L로의 변화에 대응해서 귀환동작이 개시되어 발진동작을 실행하게 된다.

도 8에 상기와 같은 업카운트용과 다운카운트용 링발진기를 사용한 경우의 동기클럭 발생회로의 동작을 설명하기 위한 타이밍도가 도시되어 있다. 업카운트용 링발진기의 1회전의 지연시간에 대응해서 업계수용 클럭신호 UCLK가 형성되고, 이것에 의해 업카운터의 계수값 Q1과 Q2가 2진 카운터에 대응해서 변화한다. 이와 같은 2진 카운트 동작 도중에 상기와 같이 다음의 외부클럭신호의 도달에 의해 노드 n1의 지연신호가 하이레벨로 상승하고 그것과 동기해서 세트신호 SET가 하이레벨로 변화하면, 상기 업계수용 클럭 UCLK가 그의 하강에 의해 시간 ta 만큼 지연되고 있음에도 불구하고 계수값 Q1과 Q2는 변화하지 않는다. 그 때문에, 업카운터의 계수값만을 다운카운터로 전달하는 방식에서는 상기 시간 ta가 버려지게 된다.

도 7과 같은 업카운트용과 다운카운트용 링발진기를 마련하고, 그의 업카운트용 링발진기의 지연단의 신호를 다운카운트용 지연단으로 전사시키고 그곳에서 다운카운트용 링발진기를 발진시키면서 상기 계수값에 대해 단수로 되는 시간 ta가 다운카운트용 링발진기로 전달되어 다운계수동작을 상기 시간 ta 만큼 지연시킬 수 있다. 이것에 의해, 상기 링발진기에서의 신호지연상태를 포함해서 실질적인 계수동작을 실행시킬 수 있으므로, 시간 tDA를 고정확도로 만들어 낼 수 있다는 효과가 얻어진다.

도 9에는 본 발명에 관한 동기클럭 발생회로의 다른 1실시예에의 블럭도가 도시되어 있다. 상기와 같이 외부단자에서 공급되는 클럭신호를 페치하기 위해 필요로 되는 클럭버퍼회로 CKB 및 내부회로로 내부클럭신호를 전달하는 클럭드라이버 CKD에 있어서 지연시간이 발생한다. 상기 외부단자에서 공급되는 클럭신호 1주기에 대해 상기 지연시간을 무시할 수 없기 때문에 상기와 같은 동기클럭 발생회로가 필요하게 되는 것이다. 이것은 반대로 말하면, 상기 외부 단자에서 공급되는 클럭신호가 주파수가 낮고 그의 주기가 상기 지연시간에 대해 충분히 길 때에는 상기 동기클럭 발생회로에 의한 동기화는 실질적으로 의미를 갖지 않는다. 이러한 것 및 상기 업 카운터회로는 실질적으로 외부클럭신호의 주기에 대응한 계수동작을 실행하는 것인 것에 주목하고, 업카운터회로에 오버플로검출용 플립플롭회로 FF4를 마련한다.

상기 플립플롭회로 FF4는 업카운터로부터의 오버플로신호 OF에 의해 세트되고, 상기 지연회로의 지연신호(노드 n2)에 의해 리세트되는 것이다. 그리고, 상기 플립플롭회로 FF4의 출력신호 THR에 의해 셀렉터를 제어해서 상기 클럭버퍼로부터의 출력신호를 그대로 클럭드라이버로 전달하도록 하는 것이다. 이 구성에서는 외부단자에서 공급되는 외부클럭신호 ext. CLK에 대해 내부클럭신호 int. CLK는 클럭버퍼와 클럭드라이버의 지연시간 td1과 td2 만큼 지연된 것이지만, 상기와 같이 외부클럭신호 ext. CLK의 1주기가 상기 지연시간 td1+td2에 비해 충분히 길기 때문에 실질적으로는 문제로 되지 않는다.

도 10에는 상기 도 9의 실시예의 회로동작을 설명하기 위한 타이밍도가 도시되어 있다. 외부클럭신호 ext. CLK의 1주기 tCK가 긴 경우에는 클럭버퍼와 지연회로를 통과한 노드 n2에 대응해서 업카운터가 계수동작을 개시하고, 다음 주기의 상기 클럭버퍼를 통과한 노드 n1의 신호가 도달하기 전에 업카운털에서는 오버플로가 발생해 버린다. 이와 같은 경우에는 오버플로신호에 의해 플립플롭회로 FF4가 세트되어 신호 THR을 발생시킨다. 이것에 의해, 그 때의 클럭버퍼를 통과한 노드 n1의 신호가 내부클럭신호 int. CLK로서 클럭드라이버를 통해 전달된다.

도 13에는 본 발명이 적용되는 동기 DRAM(이하, 단지 SDRAM이라 한다)의 1실시예의 전체블럭도가 도시되어 있다. 동일 도면에 도시된 SDRAM은 특히 제한되지 않지만 공지의 반도체집적회로의 제조기술에 의해서 단결정실리콘과 같은 1개의 반도체기판상에 형성된다.

이 실시예의 SDRAM은 메모리뱅크 0을 구성하는 메모리어레이(200A)와 메모리뱅크 1을 구성하는 메모리어레이(200B)를 구비한다. 각각의 메모리어레이(200A)와 (200B)는 매트릭스배치된 다이나믹형 메모리셀을 구비하고, 도면에 따르면 동일 열에 배치된 메모리셀의 선택단자는 열마다의 워드선(도시하지 않음)에 결합되고, 동일 행에 배치된 메모리셀의 데이타입출력단자는 행마다 상보 데이타선(도시하지 않음)에 결합된다.

상기 메모리어레이(200A)의 도시하지 않은 워드선은 행(로우)디코더(201A)에 의한 로우어드레스신호의 디코드결과에 따라서 1개가 선택레벨로 구동된다. 메모리어레이(200A)의 도시하지 않은 상보데이타선은 센스앰프 및 컬럼선택회로를 포함하는 I/O선(202A)에 결합된다. 센스앰프 및 컬럼선택회로를 포함하는 I/O선(202A)에 있어서의 센스앰프는 메모리셀로부터의 데이타리드에 의해 각각의 상보데이타선에 나타나는 미소전위차를 검출해서 증폭하는 증폭회로이다. 그것에 있어서의 컬럼스위치회로는 상보데이타선을 각각 별도로 선택해서 상보 I/O선에 도통시키기 위한 스위치회로이다. 컬럼스위치회로는 컬럼디코더(203A)에 의한 컬럼어드레스신호의 디코드결과에 따라서 선택동작된다.

메모리어레이(200B)측에도 마찬가지로 로우디코더(201B), 센스앰프 및 컬럼선택회로를 포함하는 I/O TJS(202B), 컬럼디코더(203B)가 마련된다. 상기 상보 I/O선은 라이트버퍼(214A) (214B)의 출력단자 및 메인앰프(212A), (212B)의 입력단자에 접속된다. 상기 메인앰프(212A),(212B)의 출력신호는 래치/레지스터(213)의 입력단자로 전달되고, 이 래치/레지스터(213)의 출력신호는 출력버퍼(211)을 거쳐서 외부단자에서 출력된다. 또, 외부단자에서 입력된 라이트신호는 입력버퍼(210)을 거쳐서 상기 라이트버퍼(214A), (214B)의 입력단자로 전달된다.

상기 외부단자는 특히 제한되지 않지만, 16비트로 이루어지는 데이타 D0-D15를 출력하는 데이타입출력단자로 된다.

어드레스입력단자에서 공급되는 어드레스신호 A0~A9는 컬럼어드레스버퍼(205)와 로우어드레스버퍼(206)에 어드레스 멀티플렉서형식으로 페치된다.

공급된 어드레스신호는 각각의 버퍼가 유지한다. 로우어드레스버퍼(206)은 리프레시동작모드에 있어서는 리프레시카운터(208)에서 출력되는 리프레시어드레스 신호를 로우어드레스신호로서 페치한다. 컬럼어드레스버퍼(205)의 출력은 컬럼어드레스카운터(207)의 프리세트데이타로서 공급되고, 열(컬럼)어드레스카운터(207)은 후술하는 커맨드 등에 의해 지정되는 동작모드에 따라 상기 프리세트데이타로서의 컬럼어드레스신호 또는 그의 컬럼어드레스신호를 순차 증가한 값을 컬럼디코더(203A), (203B)를 향해 출력한다.

동일 도면에 있어서, 점선으로 나타낸 콘트롤러(209)는 특히 제한되지 않지만, 클럭신호 CLK, 클럭인에이블신호 CKE, 칩비선택신호/CS, 컬럼어드레스 스트로브신호/CAS(기호 /는 이것이 부가된 신호가 로우인에이블의 신호인 것을 의미한다), 로우어드레스 스트로브신호/RAS 및 라이트인에이블신호 /WE 등의 외부제어신호와 어드레스입력단자 A0~A9로부터의 제어데이가 공급되고 그들 신호의 레벨의 변화나 타이밍 등에 따라 SDRAM의 동작모드 및 상기 회로블럭의 동작을 제어하기 위한 내부타이밍신호를 형성하는 것으로 모드레지스터(10), 커맨드디코더(20), 타이밍발생회로(30), 클럭버퍼(40) 및 동기클럭 발생회로(50)을 구비한다.

클럭신호 CLK는 상기와 같이 클럭버퍼(40)을 거쳐서 동기클럭 발생회로에 입력되고, 여기서 형성된 내부클럭과의 동기가 취해진다. 이 내부클럭은 특히 제한되지 않지만 출력버퍼(211)을 활성화시키는 타이밍신호 int. CLK로서 사용되고, 다른 회로에는 상기 클럭버퍼를 통과한 신호가 그대로 전달된다. 그 밖의 외부입력신호는 상기 내부클럭신호의 상승에지와 동기해서 의미를 갖는 것(有意)으로 된다. 칩선택신호/CS는 그의 로우레벨에 의해 커맨드입력사이클의 개시를 지시한다. 칩선택신호/CS가 하이레벨일 때(칩비선택상태)나 그 밖의 입력은 의미를 갖지 않는다. 단, 후술하는 메모리뱅크의 선택상태나 버스트동작 등의 내부동작은 칩비선택상태로의 변화에 의해서 영향받지 않는다. /RAS, /CAS, /WE의 각 신호는 통상의 DRAM에 있어서의 대응신호와는 기능이 상이하고, 후술하는 커맨드사이클을 정의할 때에 유의의 갖는 신호로 된다.

클럭인에이블신호 CKE는 다음 클럭신호의 유효성을 지시하는 신호로서, 상기 신호 CKE가 하이레벨이면 다음 클럭신호 CLK의 상승에지가 유효로 되고 로우레벨일 때에는 무효로 된다. 또한, 도시하지 않지만, 리드모드에 있어서 출력버퍼(21)에 대한 출력인에이블의 제어를 실행하는 외부제어신호/OE를 마련한 경우에는 이러한 신호/OE도 컨트롤러(209)에 공급되고, 그 신호가 예를 들면 하이레벨일 때에는 출력버퍼(211)은 고출력 임피던스상태로 된다.

상기 로우어드레스신호는 클럭신호 CLK(내부클럭신호)의 상승에지와 동기하는 후술하는 로우어드레스스트로브 뱅크액티브 커맨드사이클에 있어서의 A0~A8의 레벨에 의해서 정의된다.

어드레스신호 A9는 상기 로우어드레스스트로브 뱅크액티브 커맨드사이클에 있어서 뱅크선택신호로 간주된다. 즉, A9의 입력이 로우레벨일 때에는 메모리뱅크 0이 선택되고 하이레벨일 때에는 메모리뱅크 1이 선택된다. 메모리뱅크의 선택제어는 특히 제하되지 않지만, 선택메모리뱅크측의 로우디코더만의 활성화, 비선택메모리뱅크측의 컬럼스위치회로의 전체 비선택, 선택 메모리뱅크측만의 입력버퍼(210) 및 출력버퍼(211)로의 접속 등의 처리에 의해 실행할 수 있다.

후술하는 프리차지커맨드사이클에 있어서의 어드레스신호 A8은 상보데이타선 등에 대한 프리차지동작의 형태를 지시하고, 그의 하이레벨은 프리차지의 대상이 쌍방의 메모리뱅크인 것을 지시하고, 그의 로우레벨은 어드레스신호 A9에 의해 지시되고 있는 한쪽의 메모리뱅크가 프리챠지의 대상인 것을 지시한다.

상기 컬럼어드레스신호는 클럭신호 CLK(내부클럭)의 상승에지와 동기하는 리드 또는 라이트커맨드(후술하는 컬럼어드레스 리드커맨드, 컬럼어드레스 라이트커맨드)사이클에 있어서의 A0~A7의 레벨에 의해 정의한다. 그리고, 이와 같이 해서 정의된 컬럼어드레스는 버스트액세스의 개시어드레스로 된다.

다음에, 커맨드에 의해 지시되는 SDRAM의 주요 동작모드를 설명한다.

1 모드레지스터세트커맨드(Mo)

상기 모드레지스터(30)을 세트하기 위한 커맨드로서, /CS, /RAS, /CAS, /WE=로우레벨에 의해 상기 커맨드가 지정되고, 세트할 데이타(레지스터세트데이타)는 A0~A9를 거쳐 인가된다. 레지스터세트데이타는 특히 제한되지 않지만, 버스트길이, CAS 회전대기(ratency), 라이트모드 등으로 된다. 특히 제한되지 않지만, 설정가능한 버스트길이는 1, 2, 4, 8, 풀페이지로 된다. 설정가능한 CAS 회전대기는 1, 2, 3으로 되고, 설정가능한 라이트모드는 버스트라이트와 싱글라이트로 된다.

상기 CAS 회전대기는 후술하는 컬럼어드레스 리드커맨드에 의해서 지시되는 리드동작에 있어서 /CAS의 하강부터 출력버퍼(211)의 출력동작까지 내부클럭 신호의 몇 사이클분을 소비할지를 지시하는 것이다. 리드데이타가 확정될 때까지는 데이타리드를 위한 내부 동작시간이 필요로 되고 그것을 내부클럭신호의 사용주파수에 따라 설정하기 위한 것이다. 즉, 주파수가 높은 내부클럭신호를 사용하는 경우에는 CAS 회전대기를 상대적으로 큰 값으로 설정하고, 주파수가 낮은 내부클럭신호를 사용하는 경우에는 CAS 회전대기를 상대적으로 작은 값으로 설정한다.

2 로우어드레스스트로브 뱅크액티브컨맨드(Ac)

이것은 로우어드레스스트로브의 지시와 A9에 의한 메모리뱅크의 선택을 유효로 하는 커맨드로서, /CS, /RAS=로우레벨, /CAS, /WE=하이레벨에 의해 지시되고, 이 때 A0~A8에 공급되는 어드레스가 로우어드레스신호로서, A9에 공급되는 신호가 메모리뱅크의 선택신호로서 페치된다. 페치동작은 상술한 바와 같이 내부클럭신호의 상승에지와 동기해서 실행된다. 예를 들면, 상기 커맨드가 지정되면 그것에 의해 지정되는 메모리뱅크에 있어서의 워드선이 선택되고, 상기 워드선에 접속된 메모리셀이 각각 대응하는 상보데이타선에 도통된다.

3 컬럼어드레스 리드커맨드(Re)

이 커맨드는 버스트리드동작을 개시하기 위해 필요한 커맨드임과 동시에 컬럼어드레스스트로브의 지시를 인가하는 커맨드로서, /CS, /CAS=로우레벨, /RAS, /WE=하이레벨에 의해 지시되고, 이 때 A0~A7에 공급되는 컬럼어드레스가 컬럼어드레스신호로서 페치된다. 이것에 의해서 페치된 컬럼어드레스신호는 버스트개시어드레스로서 컬럼어드레스카운터(207)에 공급된다. 이것에 의해서 지시된 버스트리드동작에 있어서는 그 전에 로우어드레스스트로브 뱅크액티브 커맨드사이클에서 메모리뱅크와 그것에 있어서의 워드선의 선택이 실행되고 있고, 상기 선택워드선의 메모리셀은 내부클럭신호와 동기해서 컬럼어드레스카운터(207)에서 출력되는 어드레스신호에 따라 순차 선택되어 연속적으로 리드된다.

연속적으로 리드되는 데이타수는 상기 버스트길이에 의해서 지정된 갯수로 된다. 또 출력버퍼(211)로부터의 데이타리드개시는 상기 CAS 회전대기로 규정되는 내부클럭신호의 사이클수를 대기해서 실행된다.

4 컬럼어드레스 라이트커맨드(Wr)

라이트동작의 형태로서 모드레지스터(10)에 버스트라이트가 설정되어 있을 때에는 상기 버스트라이트동작을 개시하기 위해 필요한 커맨드로 되고, 라이트동작의 형태로서 모드레지스터(10)에 싱글라이트가 설정되어 있을 때에는 상기 싱글라이트동작을 개시하기 위해 필요한 커맨드로 된다. 또, 상기 커맨드는 싱글라이트 및 버스트라이트에 있어서의 컬럼어드레스스트로브의 지시를 인가한다.

상기 커맨드는 /CS, /CAS, /WE=로우레벨, /RAS=하이레벨에 의해 지시되고, 이 때 A0~A7에 공급되는 어드레스가 컬럼어드레스신호로서 페치된다. 이것에 의해 페치된 컬럼어드레스신호는 버스트라이트에 있어서는 버스트개시어드레스로서 컬럼어드레스카운터(207)에 공급된다. 이것에 의해서 지시된 버스트라이트동작의 수순도 버스트리드동작과 동일하게 실행된다. 단, 라이트동작에는 CAS 회전대기는 없고 라이트데이타의 페치는 상기 컬럼어드레스 라이트커맨드사이클로부터 개시된다.

5 프리차지커맨드(Pr)

이것은 A8, A9에 의해 선택된 메모리뱅크에 대한 프리차지동작의 개시커맨드로 되고, /CS, /RAS, /WE=로우레벨, /CAS=하이레벨에 의해 지시된다.

6 오토리프레시커맨드

이 커맨드는 오토리프레시를 개시하기 위해 필요로 되는 커맨드로서, /CS, /RAS, /CAS=로우레벨, /WE, CKE=하이레벨에 의해 지시된다.

7 버스트스톱 인 풀페이지커맨드

풀페이지에 대한 버스트동작을 모든 메모리뱅크에 대해 정지시키기 위해 필요한 커맨드로서 풀페이지 이외의 버스트동작에서는 무시된다. 이 커맨드는 /CS, /WE=로우레벨, /RAS, /CAS=하이레벨에 의해 지시된다.

8 노우 오퍼레이션 커맨드(Nop)

이것은 실질적인 동작을 실행하기 않는 것을 지시하는 커맨드로서, /CS=로우레벨, /RAS, /CAS, /WE의 하이레벨에 의해 지시된다.

SDRAM에 있어서는 한쪽의 메모리뱅크에서 버스트동작이 실행되고 있을 때, 그 도중에 다른 메모리뱅크를 지정해서 로우어드레스스트로브 뱅크액티브커맨드가 공급되면, 상기 실행중인 한쪽의 메모리뱅크에서의 동작에는 아무런 영향을 미치지 않고 상기 다른 메모리뱅크에 있어서의 로우어드레스계의 동작이 가능하게 된다. 예를 들면, SDRAM은 외부에서 공급되는 데이타, 어드레스 및 제어신호를 내부에 유지하는 수단을 갖고, 그의 유지내용, 특히 어드레스 및 제어신호는 특히 제한되지 않지만 메모리뱅크마다 유지되도록 되어 있다. 또는, 로우 어드레스스트로브 뱅크액티브 커맨드사이클에 의해 선택된 메모리블럭에 있어서의 워드선 1개분의 데이타가 컬럼계 동작전에 미리 리드동작을 위해 래치/레지스터(213)에 유지되도록 되어 있다.

따라서, 예를 들면 16비트로 이루어지는 데이타입출력단자에 있어서, 데이타 D0-D15가 충돌하지 않는 한 처리가 종료하지 않은 커맨드 실행중에 상기 실행 중인 커맨드가 처리대상으로 하는 메모리뱅크와의 다른 메모리뱅크에 대한 프리차지커맨드, 로우어드레스스트로브 뱅크액티브커맨드를 발행해서 내부동작을 미리 개시시키는 것이 가능하다.

SDRAM은 클럭신호 CLK(내부클럭신호)와 동기해서 데이타, 어드레스, 제어신호를 입출력할 수 있으므로, DRAM과 동일한 대용량 메모리를 SRAM에 필적하는 고속동작시키는 것이 가능하고, 또 선택된 1개의 워드선에 대해서 몇개의 데이타를 액세스할 지를 버스트길이에 따라 지정하는 것에 의해서 내장 컬럼어드레스카운터(207)에서 순차 컬럼계의 선택상태를 전환하고 있어 여러개의 데이타를 연속적으로 리드 또는 라이트할 수 있다는 것을 이해할 수 있다.

이 실시예에서는 상기와 같이 동기클럭 발생회로에서 형성된 내부클럭신호 int. CLK에 의해 출력버퍼를 제어하고 있다. 이것에 의해 도 14a의 동작파형도와 같이 외부클럭신호 ext, CLK와 위상동기한 내부클럭신호 int, CLK의 상승에 의해 출력버퍼에서의 동작지연시간 tDO만큼 지연되어 출력신호 DO를 출력시킬 수 있다. 이와 같이, 상기 동작지연시간 tDO가 클럭신호에서 데이타출력까지의 시간 tAC와 동일하게 고속으로 된다.

즉, 상기와 같은 동기클럭 발생회로를 마련하지 않는 회로에서는 도 14b에 도시한 바와 같이, 외부클럭신호 ext, CLK에 의해 상기 클럭버퍼 및 클럭드라이버에서 소비되는 지연시간 td에 출력버퍼의 동작지연시간 tDO가 부가되어 상기 시간 tAC가 길어진다. 그 때문에, 클럭신호 CLK의 1주기 tCK가 짧아지는 고주파에서는 상기 지연시간 td를 무시할 수 없게 되어 고속화를 방해하는 것으로 된다. 또, 클럭신호 CLK의 주파수를 250MHz로 하면 그의 1주기는 4nsec로 되므로, 상기와 같은 동기클럭 발생회로를 사용하지 않으면 이와 같은 클럭신호에 의한 리드동작이 불능으로 되는 것이다.

도 11에는 도 13의 클럭버퍼(40)의 1실시예의 회로도가 도시되어 있다.

이 실시예의 클럭버퍼는 상기와 같은 동기클럭 발생회로로 전달하는 클럭신호를 페치하는 것과 다른 타이밍발생회로 등에 공급되는 클럭신호를 페치하는 것으로 구성된다. 외부클럭신호 ext. CLK의 페치는 클럭인에이블신호 CKE가 하이레벨일 때 유효로 된다. 그러므로, 저항소자와 다이오드형태의 MOSFET로 이루어지는 공지의 정전파괴보호회로를 통해서 입력된 클럭신호는 난드게이트회로 G10과 G11의 한쪽의 입력에 공급된다. 이 난드게이트회로 G10의 다른쪽의 입력에는 상기 동일한 정전파괴방지회로를 거쳐서 입력된 클럭인에이블신호 CKE가 입력버퍼를 구성하는 인버터회로 N10과 N12를 통해서 전달된다. 상기 클럭인에이블신호 CKE가 하이레벨로 되면 난드게이트회로 G10이 게이트를 열어 외부클럭신호 ext. CLK를 페치하고, 원샷(one-shot) 펄스 발생회로로 전달한다.

SDRAM에 있어서는 클럭펄스의 상승에지에 있어서 모든 신호처리가 실행된다. 그리고, 이 실시예에서는 상기 원샷펄스 발생회로에 의해 상기 클럭펄스의 상승에지와 동기해서 지연회로 delay A의 지연시간에 의해 결정되는 펄스폭의 펄스를 발생시키고, 클럭드라이버를 구성하는 CMOS 인버터회로열에 의해 내부클럭신호 int. CLK2를 출력시켜서 상기 출력버퍼 이외의 내부회로로 전달한다.

SDRAM에서는 모드레지스터 등에 의해 파워다운모드가 지정되었다면 출력버퍼를 비동작상태로 한다는 파워다운모드를 갖는 것이다. 그 때문에 이러한 파워다운신호 PDM에 의해 상기 동기클럭 발생회로로의 클럭공급을 정지시키도록 상기 클럭인에이블신호는 상기 파워다운신호 PDM에 의해 제어되는 노어게이트회로 G12를 거쳐서 상기 외부클럭신호 ext. CLK를 페치하는 난드게이트회로 G11의 제어를 실행하도록 하는 것이다. 즉, 클럭인에이블신호 CKE가 하이레벨이더라도 파워다운신호 PDM이 하이레벨이면 노어게이트회로 G12의 출력신호를 로우레벨로 해서 상기 난드게이트회로 G11의 게이트를 닫고 외부클럭신호 ext. CLK의 페치를 정지시키는 것이다. 이것에 의해 동기클럭 발생회로에서는 내부클럭신호 int, CLK1을 로우레벨인 채로 해서 출력버퍼를 비동작상태로 하는 것이다.

상기 출력버퍼의 동작제어를 실행하는 내부클럭신호 int. CLK는 상기와 같은 동기클럭 발생회로에 의해 형성되지만, 그의 입력부에는 상기와 같은 원샷펄스 발생회로가 마련된다. 즉, 상기 실시예의 클럭버퍼 CKB는 상기 정전파괴보호회로, 게이트회로 및 원샷펄스 발생회로의 3단 회로로 구성된다. 또, 클럭드라이버 CKD는 특히 제한되지 않지만 3단의 CMOS 인버터회로로 구성된다. 즉, 그의 구동능력을 순차 크게 해서 큰 용량성부하를 구동하기 위해 큰 출력 MOSFET로 이루어지는 출력단 CMOS인버터회로를 고속으로 구동하도록 하는 것이다.

도 12에 출력버퍼의 1실시예의 회로도가 도시되어 있다. 동일 도면에는 1비트에 대응한 1개의 출력회로가 대표로서 예시적으로 도시되어 있다. 즉, 상기와 같이 16비트 단위로의 데이타출력을 실행하는 것에서는 동일 도면의회로가 16개로 구성된다. 그리고, 그의 동작제어를 실행하는 클럭신호 DOCLK(int. CLK)는 16개의 출력버퍼에 대해 공통으로 공급되는 것이다.

출력버퍼는 N 채널형의 출력 MOSFET Q4와 Q5, 이러한 출력 MOSFET Q4와 Q5를 동작시에는 데이타 DATA에 대응해서 상보적으로 온상태/오프상태로 하고, 비동작상태일 때에는 출력 MOSFET Q4와 Q5를 모두 오프상태로 해서 출력하여 임피던스상태로 시키기 위해서 난드게이트회로 G20과 G21 및 인버터회로 N20으로 이루어지는 구동회로가 마련된다. 또, 상기 전원전압 VDD측의 출력 MOSFET Q4의 게이트전압을 전원전압 VDD 이상으로 승압해서 하이레벨의 출력신호를 상기 전원전압 VDD까지 얻도록 하기 위해 MOSFET Q1~Q3, 인버터회로 N21 및 캐패시터 C로 이루어지는 승압회로가 마련된다.

클럭신호 DOCLK가 로우레벨의 비동작상태에 있어서, 데이타 DATA에 관계 없이 난드게이트회로 G20의 출력이 하이레벨로 되고, N채널형 MOSFET Q3을 온상태로 해서 상기 출력 MOSFET Q4의 게이트 전압을 접지전위로 하고 이러한 출력 MOSFET Q4를 오프상태로 하고 있다. 이 때, 인버터회로 N21의 출력은 로우레벨로 되고 캐패시터 C에는 다이오드형태의 MOSFET Q1을 거쳐서 프리차지가 실행되고 있다. 클럭신호 DOCLK가 하이레벨의 동작상태로 변화하고 데이타 DATA가 하이레벨이면 난드게이트회로 G20의 출력이 로우레벨로 되고, 인버터회로 N21의 출력신호가 로우레벨에서 하이레벨로 변화한다.

상기 캐패시터 C에 있어서는 상기 프라차지전압에 상기 인버터회로 N21의 출력하이레벨이 가산된 승압전압을 발생한다. 그리고, 상기 난드게이트회로 G20의 출력신호가 로우레벨에 의해 N채널형 MOSFET Q3이 오프상태로, P채널형 MOSFET Q2가 온 상태로 되므로, 상기 캐패시터 C의 승압전압은 상기 온 상태로 된 MOSFET Q2를 통해서 출력 MOSFET Q4의 게이트로 전달되어 그의 전압을 전원전압 VDD 이상으로 승압한다. 이 결과, 출력단자에서 출력되는 데이타 DO의 하이레벨전원전압 VDD와 같은 하이레벨로 된다. 또한, 상기 출력할 데이타 DATA가 로우레벨이면 난드게이트회로 G21의 출력신호가 하이레벨로 되고, 출력 MOSFET Q5를 온상태로 해서 회로의 접지전위와 같은 로우레벨을 출력시키는 것이다.

이와 같은 출력버퍼에 있어서, 출력할 데이타 DATA는 상기 래치/레지스터에 유지되어 있으므로, 상기 동기클럭 발생회로에 의해 형성되는 클럭신호 DOCLK의 상승과 동기해서 동작을 개시하고, 이러한 DOCLK를 상기 외부클럭신호 ext. CLK와 동기시키는 것에 의해 상기 액세스타임 tAC를 이러한 출력버퍼의 동작지연시간과 동일하게 짧게 할 수 있다.

도 15에는 본 발명에 관한 동기클럭 발생회로의 또 다른 1실시예의 블럭도가 도시되어 있다. 이 실시예에서는 외부클럭신호와 내부클럭신호를 동기화시키는 것 이외에 주파수체배기능을 부가하도록 하는 것이다. 특히 제한되지 않지만, 이 실시예에서는 외부클럭신호 ext, CLK와 동기하고 또한 주파수가 2배로 된 내부클럭신호 int. CLK가 형성된다.

기본적인 회로는 상기 동기클럭 발생회로와 동일하지만, 2배의 주파수의 내부클럭신호 int. CLK를 형성하기 위해 지연회로 DL1과 DL2는 각각 2배의 지연 시간 2td1과 2td2로 설정된다. 또, 업카운터와 다운카운터는 동일 계수 클럭이 아니라 다운카운터의 계수클럭 fC에 대해서 업카운터의 계수클럭을 fC/2와 같이 1/2의 주파수로 한다. 즉, 다운카운터의 계수클럭 fC를 1/2분주해서 상기 업카운터의 계수클럭 fC/2를 형성한다.

상기 업카운터의 계수출력은 레지스터에 유지시키고 이러한 레지스터를 거쳐서 다운카운터로 전달된다. 다운카운터의 출력을 받는 전부 0의 검출회로의 출력신호는 상기와 같은 플립플롭회로 FF3의 세트신호로서 사용되는 것 이외에 지연회로 DL1'와 DL2'를 거쳐서 다운카운터 컨트롤러에 전달된다. 다운카운터 컨트롤러는 상기 클럭버퍼회로 CKB의 출력노드 n1의 신호와 상기 지연회로 DL1'와 DL2'를 통과한 전부 0의 검출신호에 의해 개시입력신호를 발생시킨다. 또한, 동일 도면에서는 생략되어 있지만, 상기 플립플롭회로 FF3의 리세트단자에는 전부 0의 검출신호를 지연시킨 신호가 공급되는 것 등에 의해 리세트하고 그것에 대응해서, 클럭드라이버회로 CKD에서 출력되는 내부클럭신호 int. CLK의 펄스폭이 설정된다. 그러므로, 플립플롭회로 FF3 대신에 원샷펄스 발생회로를 사용하는 것이라도 좋다. 상기 DL1'와 DL2'의 지연시간은 td1과 td2와 같이 설정되어 있다.

도 16에는 상기 도 15의 동기클럭 발생회로의 동작을 설명하기 위한 타이밍도가 도시되어 있다. 외부클럭신호 ext. CLK가 하이레벨로 상승하고 그것에 의해 클럭버퍼회로 CLK의 지연시간 td1 만큼 지연되어 노드 n1의 신호가 하이레벨로 변화하고, 그것에 의해 또 2(td1+td2) 지연되어 노드 n2의 신호가 하이레벨로 변화한다. 이것에 의해, 업카운터에 개시신호가 공급되어 상기 계수클럭 fC/2의 계수동작을 개시한다.

다음에, 도달하는 외부클럭신호 ext. CLK가 하이레벨로 상승하고 상기 클럭버퍼회로 CKB의 출력노드 n1이 지연시간 td1 후에 하이레벨로 상승하고, 다운카운터 컨트롤러는 다운카운터의 개시신호가 공급되어 상기 레지스터를 거쳐서 상기 업카운터의 계수값을 초기값으로서 페치하고 상기 계수클럭 fC의 계수동작을 개시한다. 이 계수동작은 상기와 같이 계수클럭 fC가 업카운터의 계수클럭 fC/2의 2배로 되어 있으므로, 카운트 0에 도달하는 시간이 tDA/2의 1/2로 된다. 이 결과, tDA/2에 의해 전부 0의 검출신호가 형성되고 그리고 상기 지연회로 DL1'와 DL2'에 의한 지연시간 td1+td2 후에 재차 다운카운터 컨트롤러를 거쳐서 개시신호가 입력되므로, 상기 레지스터에 유지되어 있는 업계수값을 초기값으로서 페치하고 재차 상기 계수클럭 fC의 계수동작을 개시한다.

이 계수동작은 상기와 같이 계수클럭 fC가 업카운터의 계수클럭 fC/2의 2배로 되어 있으므로 상기와 마찬가지로 카운트 0에 도달하는 시간이 tDA/2의 1/2로 된다. 이 결과, 다운카운터에서는 2회로 나눈 계수동작에 의해 tDA/2+tDA/2=tDA의 계수동작을 실행한다. 이와 같이 해서 형성된 내부클럭신호 int. CLK는 상기 외부클럭신호 ext. CLK에 대해서 2배의 주파수이고 또한 동기한 신호로 된다. 이 구성에서는 동일 도면과 같이 외부클럭신호 ext. CLK가 2클럭 입력된 후에 그것과 동기하고 또한 상기와 같이 2배의 주파수로 된 내부클럭신호 int. CLK를 형성할 수 있다. 이 구성은 종래와 같은 PLL회로를 사용한 경우에 비해 그의 응답성이 빠르고 또한 귀환루프가 존재하지 않으므로 디지탈회로를 혼재시켜도 안정적으로 동작한다는 특징으로 갖는 것으로 된다.

도 17에는 본 발명이 적용되는 싱글칩 마이크로컴퓨터의 1실시예의 블럭도가 도시되어 있다. 동일 도면의 각 회로블럭은 공지의 CMOS(상보형 MOS) 반도체집적회로의 제조기술에 의해서 단결정실리콘과 같은 1개의 기판상에 있어서 형성된다.

이 실시예에 있어서의 싱글칩 마이크로 컴퓨터는 특히 제한되지 않지만, RISC(Reduced instruction set computer)타입의 중앙처리장치 CPU에 의해 고성능의 연산처리를 실현하고, 시스템구성에 필요한 주변기기를 집적함과 동시에 휴대기기응용에 불가결한 저소비전력화를 실현한 소위 신세대용의 싱글칩 마이크로컴퓨터이다.

중앙처리장치 CPU는 RISC타입의 명령세트를 갖고 있고, 기본명령은 파이프라인처리를 실행해서 1명령 1스테이트(1시스템클럭사이클)로 동작하므로, 명령 실행속도를 비약적으로 향상시킬 수 있다. 그리고, 승산기 MULT를 내장하고 있어 곱합연산처리도 고속으로 실행하도록 하고 있다.

최소부품점수에 의해 사용자시스템을 구성할 수 있도록 내장주변모듈로서, 인터럽트컨트롤러 INTC, 직접메모리액세스 제어장치 DMAC, 제산기 DIVU, 타이머 FRT, WDT 및 직렬커뮤니케이션 인터페이스 SCI를 내장하고 있다. 또, 캐시메모리내장의 외부메모리 액세스서포트기능에 의해 글로우로직(grow logic)내지는 다이나믹형 RAM(랜덤 액세스 메모리), 동기다이나믹형 RAM 및 의사스테이틱형 RAM과 직접 접속할 수 있도록 하고 있다.

상기와 같은 고속의 중앙처리장치 CPU를 중심으로 하고 그 성능을 충분히 발휘하고 또한 저소비전력화를 도모하면서 고성능, 고기능 또는 다기능을 위해 마련된 주변모듈을 효율좋게 동작시키도록 하기 위해 내부 버스는 3개로 나누어져 있다.

제1 버스는 어드레스버스 AB1과 데이타버스 DB1으로 구성되고, 중앙처리장치 CPU, 승산기(곱합연산기) MULT 및 캐시메모리가 접속된다. 상기 승산기 MULT는 상기 제1 버스중 데이타버스 DB1에만 접속되고, 중앙처리장치 CPU와 일체적으로 동작해서 승산과 가산을 실행하게 된다. 그러므로, 제1 버스(AB1, DB1)은 주로 중앙처리장치 CPU와 캐시메모리 사이에서의 데이타전송에 이용되기 때문에 캐시어드레스버스와 캐시데이타버스라고 할 수 있다. 캐시메모리는 태그메모리 TAG와 데이타메모리 CDM 및 캐시컨트롤러로 구성된다.

중앙처리장치 CPU의 개략적인 구성은 다음과 같다. 내부는 32비트구성으로 된다. 범용 레지스터머신은 16개로 이루어지는 32비트의 범용 레지스터, 3개로 이루어지는 32비트의 컨트롤레지스터 및 4개로 이루어지는 32비트의 시스템레지스터로 구성된다. RISC타입의 명령세트는 16비트고정길이 명령에 의해 코드효율화를 도모하고 있다. 무조건/조건분기명령을 지연분기방식으로 하는 것에 의해 분기시의 파이프라인의 흐트러짐을 경감하고 있다. 명령실행은 1명령/1스테이트로 되고, 28.7MHz 동작시에 있어서는 35ns/명령과 같이 고속으로 된다. 중앙처리장치 CPU의 성능은 동작주파수와 1명령실행당의 클럭수(CPI:Cycles Per Instruction)로 정해진다. 이 중, 동작주파수는 텔레비젼용 비디오 신호처리계와 클럭을 공용하도록 하면 상기 28.7MHz로 설정하는 것이 편리하다. 또, NTSC방식의 칼라텔레비젼에서 화상데이타를 논인터레이스(noninterlace)표시하는 경우에는 통상, 비디오신호회로에 색부반송파(칼라 서브캐리어)주파수(약 3.58MHz)의 8배의 클럭(28.6MHz)를 사용하고 있다.

이 실시예에서는 캐시메모리(TAG, CAC, CDM) 및 승산기 MULT 밖에 접속되어 있지 않은 제1 버스(AB1과 DB1)에 중앙처리장치 CPU를 접속하는 것이므로, 버스의 부하용량을 대폭으로 저감할 수 있고, 상기와 같은 고속동작을 실행하는 중앙처리장치 CPU의 버스구동회로의 간소화와 저소비전력화를 도모할 수 있다.

제2 버스는 어드레스버스 AB2와 데이타버스 DB2로 구성되고, 제산기 DIVU, 직접메모리액세스 제어장치 DMAC, 외부인터페이스 OBIF가 접속된다. 상기 캐시메모리에서의 미스히트시에 중앙처리장치 CPU는 외부메모리를 액세스해서 데이타를 페치할 필요가 있다. 이 때문에, 제1 버스의 어드레스신호를 제2 버스로 전달하는 기능이 필요하게 된다. 또, 상기와 같이 제1과 제2 버스를 분리하면 프로그램미스 등에 의해 직접메모리액세스 제어장치 DMAC가 캐시메모리의 데이타메모리 CDM의 내용을 제멋대로 오버라이트해 버린다는 문제가 발생한다.

이 실시예에서는 상기와 같은 캐시메모리에서의 미스히트나 캐시메모리의 데이타파괴라고 하는 문제를 해결하기 위해 브레이크컨트롤러 UBC가 이용된다.

브레이크컨트롤러 UBC는 본래 프로그램디버그 등에 사용되는 것이지만, 상기 제1 버스 및 제2 버스에 접속될 필요가 있는 것을 이용하고 그것에 트랜시버회로를 마련해서 상기 캐시메모리에서의 미스히트시에 제1 버스의 어드레스신호를 제2 버스의 어드레스버스 AB2로 전달하여 외부메모리의 액세스를 실행하도록 하는 것이다. 또, 제2 버스에서의 어드레스신호를 감시하고 직접메모리액세스 제어장치 DMAC에 의한 데이타메모리 CDM으로 오버라이트를 감시하게 한다.

제3 버스는 어드레스버스 AB3과 데이타버스 DB3으로 구성되고 특히 제한되지 않지만, 프리러닝타이머 FRT, 직렬커뮤니케이션 인터페이스 SCI, 위치독타이머 WDT와 동작모드컨트롤러 MC가 접속된다.

상기 제3 버스는 상기 제1이나 제2 버스에 비해 버스사이클이 느려진다. 즉, 이들 각 주변모듈은 그 동작속도를 빠르게 해도 실질적인 성능이나 기능이 향상하는 것이 아닌 점에 주목하고, 약 10MHz 정도로 동작하는 기존의 싱글칩 마이크로 컴퓨터에 탑재되어 있는 것을 실질적으로 그대로 이용하는 것이다. 이와 같이 하는 것에 의해, 설계효율의 향상을 도모할 수 있음과 동시에 동작주파수가 낮아지는 것에 의해서 저소비전력화를 도모할 수 있다.

인터럽트컨트롤러 INTC의 개략은 다음과 같다. 외부 인터럽트에 관해서는 후술하는 바와 같은 NMI, /IRL0~/IRL3으로 이루어지는 5개의 외부 인터럽트단자를 갖고 있다. /IRL0~/IRL3 단자에 의한 15외부 인터럽트레벨설정이 가능하게 된다. 본 명세서 및 일부의 도면에 있어서, 알파벳기호에 부가된 /(슬래시)는 로우레벨이 액티브레벨인 바신호를 나타내고 있다. 또한, 도면에서는 종래의 기술방법에 의해 바신호는 알파벳에 의한 신호명 또는 단자명상에 선이 그어져 있다.

내부 인터럽트요인은 직접메모리액세스 제어장치에 의해 2개, 제산기 DIVU에 의해 1개, 프리러닝타이머 FRT에 의해 3개, 워치독타이머 WDT에 의해 1개 및 직렬통신 인터페이스 SCI에 의해 4개로 이루어지는 11요인으로 된다. 내부 인터럽트요인마다 백터번호를 설정할 수 있게 된다.

이상과 같은 버스의 분할방식을 채용하는 것에 의해 각각의 버스길이가 짧아지거나 또는 그것에 접속되는 소자를 저감할 수 있으므로, 버스의 부하용량이 대폭으로 저감하고 중앙처리장치 CPU의 고속화와 함께 저소비전력으로 고속의 데이타처리가 가능하게 된다. 또, 사용자 브레이크컨트롤러에 직접메모리액세스 제어장치 DMAC을 마련한 경우에는 상기와 같은 버스의 분리에 의해서 직접 메모리액세스 제어장치 DMAC에 의한 잘못된 캐시데이타의 오버라이트를 검출하는 기능이 마련되어 있으므로 신뢰성을 손상시키는 일이 없다.

중앙처리장치 CPU나 캐시메모리 및 직접메모리액세스 제어장치 DMAC와 같이, 그의 버스사이클이 직접 성능이나 기능에 영향을 미치는 것은 상기한 바와 같은 고속의 버스사이클의 버스에 접속하고, 프리러닝타이머 FRT, 직렬통신 인터페이스 SCI 또는 워치독타이머 WDT와 같이 그의 버스사이클이 데이타처리에 직접 영향을 미치지 않는 것은 저속의 버스사이클의 제3 버스에 접속하도록 하는 것이다. 이것에 의해, 중앙처리장치 CPU의 고속화에 추종해서 고속타입의 주변 모듈을 개발설계할 필요가 없고 기존의 것을 그대로 유용해서 사용할 수 있으므로, 설계의 효율화를 도모할 수 있음과 동시에 그것에서의 동작클럭을 낮게 할 수 있으므로 저소비전력화를 도모할 수 있다.

상기 중앙처리장치 CPU 응과의 데이타의 수수를 동기화해서 실행하도록 하기 위해 버스스테이트 컨트롤러 BSC가 마련된다. 이 버스스테이트 컨트롤러 BSC는 제3 버스에서 제2 버스로 신호(데이타)를 전송할 때에는 그대로 신호전달을 실행한다. 이것은 도 15에 도시한 바와 같은 동기펄스 발생회로를 사용할 펄스발생회로 CPG에 의해 제1이나 제2의 버스사이클을 결정하는 시스템클럭과 그것과 동기한 제3 버스클럭에 사용하는 클럭펄스를 형성하고 있으므로, 상기 제3 버스의 신호를 그대로 제2 버스로 전달할 수 있다. 버스스테이트 컨트롤러 BSC는 제2 버스의 신호를 제3 버스로 전달할 때에는 제3 클럭펄스에 적합하게 해서 데이타의 누락이 없도록 전달한다는 동작을 실행한다.

이 실시예의 클럭펄스 발생회로 CPG는 외부단자에서 공급된 외부클럭신호와 내부클럭신호를 동기화시키고 또는 그것을 체배한 주파수로 할 수 있으므로, 상기와 같이 텔레비젼용 비디오신호처리계와 클럭을 공용하는 경우나 여러개의 싱글칩 마이크로 컴퓨터를 동기화시켜 동작시키는 경우에 유효하다.

상기 실시예에서 얻어지는 작용효과는 다음과 같다.

1 외부단자에서 입력버퍼회로를 거쳐 페치된 클럭신호를 지연회로에 의해 지연시키고, 상기 지연회로를 통과한 클럭신호에 의해 기동되어 상기 클럭신호에 대해 충분히 높게 된 발진펄스를 카운트동작하고, 상기 입력버퍼회로를 통과한 1주기 지연된 클럭신호에 의해 상기 카운트값을 역방향으로 카운트동작해서 그의 게수값이 계수개시시로 복귀되었을 때에 출력타이밍신호를 발생시키고, 그의 출력타이밍신호를 클럭드라이버를 거쳐서 내부회로로 전달함과 동시에 지연회로의 지연시간은 상기 입력버퍼회로의 지연시간과 상기 클럭드라이버의 지연시간의 합에 대응한 지연시간으로 설정하는 것에 의해, 회로규모를 증대시키는 일 없이 고주파수에서 비교적 낮은 주파수까지의 넓은 범위에 있어서 동기화할 수 있는 내부클럭신호를 형성할 수 있다는 효과가 얻어진다.

2 상기 카운터회로를 업/다운카운터회로로 하여 상기 지연회로를 통한 클럭신호의 상승에지와 동기해서 업카운트동작을 실행하고, 상기 입력버퍼회로를 통과한 1주기 지연된 클럭신호의 상승에지와 동기해서 다운카운트동작을 실행하여 계수값이 0으로 되었을 때 카운트동작을 정지시킴과 동시에 출력부에 마련된 플립플롭회로를 세트해서 출력타이밍신호를 형성하고, 상기 플립플롭회로는 상기 지연회로를 통과한 클럭신호의 상승에지에 의해 리세트동작이 실행됨과 동시에 상기 업카운트동작을 개시하는 것에 의해 회로규모가 작고 고주파수에서 비교적 낮은 주파수까지의 넓은 범위에 있어서 동기화할 수 있는 내부클럭신호를 형성할 수 있다는 효과가 얻어진다.

3 상기 카운터회로로서, 상기 지연회로를 통과한 클럭신호의 상승에지와 동기해서 카운트동작을 개시하는 업카운터회로, 상기 입력버퍼회로를 통과한 1주기 지연된 클럭신호의 상승에지와 동기해서 상기 업카운트회로로부터의 계수 출력을 수취하여 다운카운트동작을 실행하는 다운카운터회로 및 이러한 다운카운터회로의 계수값이 0으로 된 것을 검출하는 0검출회로에 의해 구성하고, 상기 0검출회로의 검출출력에 의해 플립플롭회로를 세트하고 상기 입력버퍼회로를 통과한 클럭신호에 의해 상기 플립플롭회로를 리세트해서 상기 출력타이밍신호를 형성하는 것에 의해, 동작주파수의 변화를 포함하여 넓은 범위에서 동기화할 수 있는 내부클럭신호를 형성할 수 있다는 효과가 얻어진다.

4 상기 지연회로로서, 상기 입력버퍼회로에 대응한 지연시간을 형성하는 제1 지연회로와 상기 클럭드라이버에 대응한 지연시간을 형성하는 제2 지연회로의 직렬회로에 의해 구성하는 것에 의해서 각각의 회로와 실질적으로 동일 다수의 논리회로 등을 사용하는 등 해서 정확도 좋게 지연시간을 형성할 수 있다는 효과가 얻어진다.

5 상기 펄스발생회로로서, 업카운트용의 여러 단의 제1 링발진기회로와 이러한 제1 링발진기와 동일한 여러 단으로 되고 또한 상기 입력버퍼회로를 통과한 1주기 지연된 클럭신호의 상승에지와 동기해서 이러한 업카운트용의 각 단의 출력이 전사해서 전달되는 다운카운트용의 제2 링발진기를 구성하는 것에 의해, 링발진기에서의 단수도 전사시킨 고정확도로의 동기화를 실현할 수 있다는 효과가 얻어진다.

6 상기 카운터회로에 오버플로검출회로를 마련하고, 이러한 오버플로검출회로에 의해 카운트오버가 검출되었을 때 상기 입력버퍼회로를 통해서 페치된 클럭신호를 그대로 상기 내부클럭신호로서 전달할 수 있는 신호전환회로가 마련되는 것에 의해, 저주파측에서의 동작범위를 실질적으로 확대시킬 수 있고 카운터회로의 단수를 감소하는 것에 의해 회로규모를 작게할 수 있다는 효과가 얻어진다.

7 상기 업카운터에 대해서 다운카운터의 주파수를 N배로 높게 하고, 상기 입력버퍼회로를 통과한 1주기 지연된 클럭신호에 의해 상기 업카운터회로의 계수값을 레지스터를 거쳐 수취하고, 상기 발진펄스를 계수해서 계수값이 0으로 될 때마다 상기 지연회로의 1/N에 대응한 지연시간경과 후에 상기 레지스터의 계수값을 수취하고, N회의 계수동작을 0으로 될 때마다 다운카운터에 의해 반복하여 실행하는 것에 의해 N배로 체배된 내부클럭신호를 형성할 수 있다는 효과가 얻어진다.

8 외부단자에서 공급되는 클럭신호에 대해서 이러한 클럭신호와 그의 N배의 주파수의 클럭신호에 의해 내부회로가 동작되는 마이크로 컴퓨터로 상기 동기펄스 발생회로를 사용하는 것에 의해서, 응답성이 높고 또한 안정적으로 동작하는 클럭발생회로를 얻을 수 있다는 효과가 얻어진다.

이상, 본 발명자에 의해 이루어진 발명을 실시예에 따라 구체적으로 설명하였지만, 본원 발명은 상기 실시예에 한정되는 것이 아니고 그의 요지를 이탈하지 않는 범위에서 여러가지 변경가능한 것은 물론이다. 예를 들면, 지연회로 DL1과 DL2는 2개의 지여회로에 의해 상기 지연시간 td1+td2를 형성하는 것이라도 좋다. 입력펄스와 내부펄스의 동기화는 펄스의 하강에지를 동기시키도록 하는 것이라도 좋다. 본 발명에 관한 동기펄스 발생회로는 동기 DRAM 이외에 외부에서 입력된 클럭신호와 동기한 내부클럭신호를 필요로 하는 상기 싱글칩 마이크로컴퓨터 등 각종 반도체집적회로장치에 널리 이용할 수 있다.

본원에 있어서 개시되는 발명중 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 다음과 같다. 즉, 외부단자에서 입력버퍼회로를 거쳐서 페치된 클럭신호를 지연회로에 의해 지연시키고 상기 지연회로를 통과한 클럭신호에 의해 기동되어 상기 클럭신호에 대해 충분히 높게 된 발진펄스를 카운트동작하고, 상기 입력버퍼회로를 통과한 1주기 지연된 클럭신호에 의해 상기 카운트값을 역방향으로 카운트동작해서 그의 계수값이 계수개시시로 복귀되었을 때에 출력타이밍신호를 발생시키고, 그의 출력타이밍신호를 클럭드라이버를 거쳐서 내부회로로 전달함과 동시에 지연회로의 지연시간은 상기 입력버퍼회로의 지연시간과 상기 클럭드라이버의 지연시간의 합에 대응한 지연시간으로 설정하는 것에 의해, 회로 규모를 증대시키는 일 없이 고주파수에서 비교적 낮은 주파수까지의 넓은 범위에서 동기화할 수 있는 내부클럭신호를 형성할 수 있다.

Claims

외부단자에서 입력된 클럭신호를 받는 입력버퍼회로,

상기 입력버퍼회로에서 출력된 클럭신호를 지연시키는 지연회로,

상기 클럭신호보다 높은 주파수의 발진펄스를 형성하는 펄스발생회로,

상기 지연회로에서 출력되는 클럭신호에 의해 동기해서 상기 발진펄스의 카운트동작이 개시되고, 상기 입력버퍼회로에서 출력된 클럭신호의 1주기 지연된 클럭신호에 의해 상기 카운트동작의 방향이 반전되고, 카운트값이 카운트개시시로 복귀되었을 때 출력타이밍신호를 형성하는 타이밍발생회로 및

상기 출력타이밍신호를 받아서 내부회로의 동작에 필요한 클럭신호를 출력시키는 출력회로를 구비한 반도체집적회로장치.
제1항에 있어서,

상기 타이밍발생회로는 업/다운카운터회로 및 플립플롭회로를 갖고, 상기 지연회로에서 출력된 클럭신호의 상승에지와 동기해서 업카운트동작을 개시하고, 상기 입력버퍼회로에서 출력된 클럭신호의 1주기 지연된 클럭신호의 상승에지와 동기해서 다운카운트동작을 개시하고, 계수값이 0으로 되었을 때 상기 플립플롭회로를 세트해서 출력타이밍신호를 형성하고, 상기 지연회로에서 출력된 클럭신호의 상승에지와 동기해서 상기 플립플롭회로의 리세트동작이 실행되는 반도체집적회로장치.
제1항에 있어서,

상기 타이밍발생회로는 상기 지연회로에서 출력된 클럭신호의 상승에지와 동기해서 카운트동작을 개시하는 업카운터회로, 상기 입력버퍼회로에서 출력된 클럭신호의 1주기 지연된 클럭신호의 상승에지와 동기해서 상기 업카운트회로에서 그의 계수출력을 수취하여 다운카운트동작을 실행하는 다운카운터회로, 이러한 다운카운터회로의 계수값이 0으로 된 것을 검출하는 0검출회로 및 플립플롭회로를 갖고,

상기 0검출회로의 검출출력에 의해 상기 플립플롭회로를 세트하고, 상기 입력버퍼회로에서 출력된 클럭신호에 의해 상기 플립플롭회로를 리세트해서 상기 출력타이밍신호를 형성하는 반도체집적회로장치.
제1항, 제2항 또는 제3항중 어느 한 항에 있어서,

상기 지연회로는 상기 입력버퍼회로에 대응한 지연시간을 형성하는 제1 지연회로와 상기 출력회로에 대응한 지연시간을 형성하는 제2 지연회로의 직렬회로로 구성되는 반도체집적회로장치.
제3항에 있어서,

상기 펄스발생회로는 업카운트용의 제1 링발진기회로와 다운카운트용의 제2 링발진기회로를 갖고, 상기 제2 링발진기회로내의 각 단의 신호레벨이 상기 입력버퍼회로에서 출력된 클럭신호의 1주기 지연된 클럭신호의 상승에지와 동기해서 상기 제1 링발진기회로내의 각 단으로 전달되는 반도체집적회로장치.
제5항에 있어서,

상기 제1 링발진기는 2입력의 제1 난드게이트회로와 이러한 제1 난드게이트회로의 출력신호를 반전시켜서 차단회로의 한쪽의 입력에 전달하는 인버터회로로 이루어지는 단위회로의 우수단으로 구성된 제1 직렬회로 및, 상기 제1 직렬회로의 출력신호가 한쪽의 입력으로 귀환되고 다른쪽의 입력으로 동작제어신호가 공급되고 그의 출력신호를 상기 제1 직렬회로의 초단의 단위회로에 있어서의 제1 난드게이트회로의 한쪽의 입력으로 전달하는 제2 난드게이트회로로 이루어지고,

상기 제2 링발진기는 2입력의 제3 난드게이트회로와 이러한 제3 난드게이트회로의 출력신호를 반전시켜서 차단회로의 한쪽의 입력에 전달하는 인버터회로로 이루어지는 단위회로의 상기 제1 링발진기와 동일한 우수단으로 구성된 제2 직렬회로 및, 상기 제2 직렬회로의 출력신호가 한쪽의 입력으로 귀환되고 다른쪽의 입력으로 동작제어신호가 공급되고 그의 출력신호를 상기 제2 직렬회로의 초단의 단위회로에 있어서의 제3 난드게이트회로의 한쪽의 입력에 전달하는 제4 난드게이트회로로 이루어지고,

상기 제1 링발진기를 구성하는 각 단위회로와 상기 제2 링발진기를 구성하는 각 단위회로는 신호전달방향이 서로 반대로 되고, 또한 제1 링발진기에 있어서의 상기 제1 단째의 단위회로의 출력이 제2 링발진기의 최종단째의 단위회로에 대응되고,

상기 제1 링발진기에 있어서의 상기 각 단째의 단위회로의 출력과 상기 입력버퍼회로를 통과한 1주기 지연된 클럭신호의 상승에지와 동기해서 발생된 세트신호를 받고, 그의 출력신호를 차단회로의 제1 난드게이트회로의 다른쪽의 입력과 상기 대응하는 제2 링발진기의 단위회로의 상기 제3 난드게이트회로의 다른쪽의 입력에 전달하는 제5 난드게이트회로가 마련되는 반도체집적회로장치.
제6항에 있어서,

상기 제2 링발진기를 구성하는 각 단위회로의 출력에는 상기 제5 난드게이트회로에 대응한 더미회로가 마련되는 반도체집적회로장치.
제1항~제7항중 어느 한 항에 있어서,

상기 타이밍발생회로에는 오버플로검출회로가 마련되고, 이러한 오버플로 검출회로에 의해 카운트오버가 검출되었을 때에는 상기 입력버퍼회로를 통해서 페치된 클럭신호를 그대로 상기 내부클럭신호로서 전달하는 신호전환회로가 마련되는 반도체집적회로장치.
제1항~제8항중 어느 한 항에 있어서,

상기 반도체집적회로장치는 동기다이나믹형 RAM을 구성하는 것이고, 상기 내부클럭신호는 데이타출력버퍼회로의 활성화신호로서 사용되는 반도체집적회로장치.
외부단자에서 입력된 클럭신호를 받는 입력버퍼회로.

상기 입력버퍼회로가 받은 클럭신호를 지연시키는 지연회로,

상기 클럭신호에 대해서 높은 주파수의 발진펄스를 형성하는 펄스발생회로,

상기 지연회로를 통과한 클럭신호에 의해 기동되고 상기 발진펄스를 1/N으로 분주한 펄스를 계수하는 업카운터회로,

상기 입력버퍼회로에서 출력된 클럭신호의 1주기 지연된 클럭신호에 의해 상기 업카운터회로의 계수값을 레지스터를 거쳐 수취하고, 상기 발진펄스를 계수해서 계수값이 0으로 될 때마다 상기 지연회로의 1/N에 대응한 지연시간경과후에 상기 레지스터의 계수값을 수취하여 N회의 계수동작을 반복하는 다운카운터 회로 및

상기 다운카운터의 계수값이 0 출력과 동기해서 내부펄스를 발생시키는 회로를 구비하여 이루어지는 반도체집적회로장치.
제10항에 있어서,

상기 지연회로의 지연시간은 상기 입력버퍼회로의 지연시간과 상기 출력회로의 지연시간의 합의 N배에 대응한 지연시간으로 설정하여 이루어지는 반도체집적회로장치.
제10항 또는 제11항에 있어서,

상기 반도체집적회로장치는 외부단자에서 공급되는 클럭신호에 대해서 이러한 클럭신호와 그의 N배의 주파수의 클럭신호에 의해 내부회로가 동작되는 마이크로 컴퓨터 기능을 갖는 반도체집적회로장치.
외부단자를 거쳐서 클럭신호를 받는 입력버퍼회로,

상기 입력버퍼회로를 거쳐서 공급되는 클럭신호에 대해 지연된 클럭신호를 형성하는 지연회로,

상기 클럭신호에 대해서 높은 주파수의 펄스를 받는 펄스신호선,

상기 지연회로를 통과한 클럭신호와 동기해서 상기 펄스의 카운트동작이 기동되고, 제1 노드의 클럭신호에 응답해서 상기 카운트동작의 방향이 반대방향으로 전환되고, 계수값이 계수개시시의 값으로 복귀되었을 때 출력타이밍신호를 형성하는 카운터회로,

상기 카운터회로로부터의 출력타이밍신호를 받아서 상기 출력타이밍신호를 유지하는 상태유지회로 및

상기 상태유지회로에 유지된 출력타이밍신호를 받아서 내부클럭신호를 공급는 클럭드라이버회로를 구비하고,

상기 지연회로의 지연시간은 상기 입력버퍼의 지연시간과 상기 클럭드라이버의 지연시간의 합에 상당하는 지연시간인 반도체집적회로장치.
제13항에 있어서,

상기 카운트회로는 상승 또는 하강계수회로인 반도체집적회로장치.
제14항에 있어서,

상기 상태유지회로는 상기 지연회로를 거친 클럭신호의 상승에지에 의해 리세트동작이 실행되는 반도체집적회로장치.
제15항에 있어서,

상기 지연회로는 상기 입력버퍼회로에 대응한 지연시간을 형성하는 제1 지연회로와 상기 클럭드라이버에 대응한 지연시간을 형성하는 제2 지연회로의 직렬접속으로 구성되는 반도체집적회로장치.
메모리어레이,

상기 메모리어레이에서 데이타를 리드하는 리드회로,

외부클럭신호를 받는 외부단자,

상기 외부클럭신호를 받고 상기 외부클럭신호에서 지연된 제1 내부클럭신호를 출력하는 제1 입력회로,

상기 제1 내부클럭신호를 받고 상기 제1 내부클럭신호에서 지연된 제2 내부클럭신호를 출력하는 제2 입력회로,

상기 외부클럭신호보다 높은 주파수의 클럭을 카운트하는 회로,

상기 제2 내부클럭신호에 응답해서 상기 카운트를 개시하고 상기 제1 내부클럭신호에 응답해서 상기 카운트의 방향을 반전하고, 카운트값이 상기 카운트를 개시한 시점의 카운트값으로 복귀된 것을 검출해서 타이밍신호를 출력하는 회로 및

상기 타이밍신호에 따라서 상기 리드회로의 동작을 제어하는 제3 내부클럭신호를 출력하는 클럭출력회로를 포함하는 반도체기억장치.
제17항에 있어서,

상기 외부클럭신호보다 높은 주파수의 클럭신호를 형성하는 회로를 더 포함하는 반도체기억장치.
제17항에 있어서, 상기 외부클럭신호의 상승타이밍과 상기 제3 내부클럭신호의 상승타이밍이 일치하도록 상기 타이밍신호가 형성되는 반도체기억장치.
제17항에 있어서,

상기 제2 입력회로에 있어서의 지연시간은 상기 제1 입력회로에 있어서의 지연시간과 상기 클럭출력회로에 있어서의 지연시간의 합에 대응하도록 설정되는 반도체기억장치.