JPH07105076A - 複数ポート記憶装置のインタフェース回路 - Google Patents
複数ポート記憶装置のインタフェース回路Info
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- JPH07105076A JPH07105076A JP24893893A JP24893893A JPH07105076A JP H07105076 A JPH07105076 A JP H07105076A JP 24893893 A JP24893893 A JP 24893893A JP 24893893 A JP24893893 A JP 24893893A JP H07105076 A JPH07105076 A JP H07105076A
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Abstract
(57)【要約】
【構成】 継続リード命令（ＣＲ）または継続ライト命
令（ＣＷ）を連続して受取ったとき、それらを優先的に
実行するように指令を出す優先処理回路を設けることに
より、数キロバイトのまとまったデータを転送したい場
合に、継続リード命令または継続ライト命令を発行し、
最後に通常リード命令（ＮＲ）または通常ライト命令
（ＮＷ）を発行する。 【効果】 命令を発行しているリクエスタを切替えるこ
とによって発生する余分な時間を節減することが可能に
なり、かつリクエスタが後続する命令を速かに発行する
ことが可能になるため、データの転送効率を向上させる
ことができる。
令（ＣＷ）を連続して受取ったとき、それらを優先的に
実行するように指令を出す優先処理回路を設けることに
より、数キロバイトのまとまったデータを転送したい場
合に、継続リード命令または継続ライト命令を発行し、
最後に通常リード命令（ＮＲ）または通常ライト命令
（ＮＷ）を発行する。 【効果】 命令を発行しているリクエスタを切替えるこ
とによって発生する余分な時間を節減することが可能に
なり、かつリクエスタが後続する命令を速かに発行する
ことが可能になるため、データの転送効率を向上させる
ことができる。
Description
【０００１】
【産業上の利用分野】本発明は、複数のポートから共有
される記憶装置に使用されるインタフェース回路に関
し、特に命令の優先処理を行うことによってデータの高
速転送を行う複数ポート記憶装置のインタフェース回路
に関する。
される記憶装置に使用されるインタフェース回路に関
し、特に命令の優先処理を行うことによってデータの高
速転送を行う複数ポート記憶装置のインタフェース回路
に関する。
【０００２】
【従来の技術】図３は従来の複数ポート記憶装置のイン
タフェース回路の一例を示すブロック図、図４は図３の
例の動作を示すタイミングチャートである。
タフェース回路の一例を示すブロック図、図４は図３の
例の動作を示すタイミングチャートである。
【０００３】複数のポート（リクエスタ）から共有され
る記憶装置に使用される従来のインタフェース回路は、
図３に示すように、ポート（リクエスタ）１〜４のそれ
ぞれが出力する命令信号１０１〜１０４と、命令選択回
路１２がリクエスタ１〜４のそれぞれに対応して出力す
るリセット信号群１１２とをそれぞれ入力し、それぞれ
から待命令信号群１０５を出力する待命令制御回路５〜
８と、待命令信号群１０５を一括して入力すると共に命
令処理回路１３からのビジー信号１０７を入力して命令
実行信号１０６およびポートナンバー信号１０８を出力
して命令の実行を指示する命令選択回路１２と、命令実
行信号１０６およびポートナンバー信号１０８を入力し
て命令の実行およびビジー管理およびリプライ管理を行
い、ビジー信号１０７を命令選択回路１２に対して出力
し、リプライゴー信号１０９および現実行ポートナンバ
ー信号１１４をリプライ制御回路１１に対して出力し、
かつメモリアクセス用の制御信号１１０を出力する命令
処理回路１３と、リプライゴー信号１０９および現実行
ポートナンバー信号１１４を入力して各リクエスタ１〜
４に対してリプライ信号群１１１を出力するリプライ制
御回路１１とを備えている。
る記憶装置に使用される従来のインタフェース回路は、
図３に示すように、ポート（リクエスタ）１〜４のそれ
ぞれが出力する命令信号１０１〜１０４と、命令選択回
路１２がリクエスタ１〜４のそれぞれに対応して出力す
るリセット信号群１１２とをそれぞれ入力し、それぞれ
から待命令信号群１０５を出力する待命令制御回路５〜
８と、待命令信号群１０５を一括して入力すると共に命
令処理回路１３からのビジー信号１０７を入力して命令
実行信号１０６およびポートナンバー信号１０８を出力
して命令の実行を指示する命令選択回路１２と、命令実
行信号１０６およびポートナンバー信号１０８を入力し
て命令の実行およびビジー管理およびリプライ管理を行
い、ビジー信号１０７を命令選択回路１２に対して出力
し、リプライゴー信号１０９および現実行ポートナンバ
ー信号１１４をリプライ制御回路１１に対して出力し、
かつメモリアクセス用の制御信号１１０を出力する命令
処理回路１３と、リプライゴー信号１０９および現実行
ポートナンバー信号１１４を入力して各リクエスタ１〜
４に対してリプライ信号群１１１を出力するリプライ制
御回路１１とを備えている。
【０００４】上述のように構成された従来の複数ポート
記憶装置のインタフェース回路の動作について、図４を
参照して説明する。
記憶装置のインタフェース回路の動作について、図４を
参照して説明する。
【０００５】ここでは、説明を簡単にするため、使用す
るリクエスタはリクエスタ１および２のみとし、また各
リクエスタと本記憶装置とは同一のクロックで動作し、
更に、命令間とリクエスタ間のサイクル期間および命令
のリプライタイミングはそれぞれ表１および表２のとお
りであるとする。また、１クロックサイクルを １Ｔと
記述する。
るリクエスタはリクエスタ１および２のみとし、また各
リクエスタと本記憶装置とは同一のクロックで動作し、
更に、命令間とリクエスタ間のサイクル期間および命令
のリプライタイミングはそれぞれ表１および表２のとお
りであるとする。また、１クロックサイクルを １Ｔと
記述する。
【０００６】
【表１】
【０００７】
【表２】
【０００８】リクエスタ１は、待命令制御回路５が保持
できる命令数が最大で２個であることから５Ｔと７Ｔに
通常のライト命令（ＮＷ）を発行し、リクエスタ２は、
６Ｔに通常のリード命令（ＮＲ）を発行するものとす
る。
できる命令数が最大で２個であることから５Ｔと７Ｔに
通常のライト命令（ＮＷ）を発行し、リクエスタ２は、
６Ｔに通常のリード命令（ＮＲ）を発行するものとす
る。
【０００９】待命令制御回路５は、リクエスタ１からの
５ＴにおけるＮＷを６Ｔにおいて自回路内のバッファ１
に保持し、命令の実行要求を命令選択回路１２に対して
出力する。命令選択回路１２は、リクエスタ１にのみ待
命令があると認識し、６Ｔにおいてリクエスタ１のＮＷ
の実行指示を命令処理回路１３に出力する。これを受け
た命令処理回路１３は、現在空状態であるので、７Ｔに
おいて実行を開始し、ビジー信号１０７を“１”とす
る。２１Ｔにおいて、リクエスタ１に対してリプライ信
号を出力するため、リプライゴー信号１０９および現実
行ポートナンバー信号１１４を出力する。
５ＴにおけるＮＷを６Ｔにおいて自回路内のバッファ１
に保持し、命令の実行要求を命令選択回路１２に対して
出力する。命令選択回路１２は、リクエスタ１にのみ待
命令があると認識し、６Ｔにおいてリクエスタ１のＮＷ
の実行指示を命令処理回路１３に出力する。これを受け
た命令処理回路１３は、現在空状態であるので、７Ｔに
おいて実行を開始し、ビジー信号１０７を“１”とす
る。２１Ｔにおいて、リクエスタ１に対してリプライ信
号を出力するため、リプライゴー信号１０９および現実
行ポートナンバー信号１１４を出力する。
【００１０】命令選択回路１２はまた、６Ｔにおいてビ
ジー信号１０７が“０”（空状態）であるので、６Ｔに
おいて実行指示を出力した命令は７Ｔにおいて実行され
ると判断し、６Ｔにおいて待命令制御回路５に対してリ
セット信号群１１２の該当する線にリセット信号を出力
する。
ジー信号１０７が“０”（空状態）であるので、６Ｔに
おいて実行指示を出力した命令は７Ｔにおいて実行され
ると判断し、６Ｔにおいて待命令制御回路５に対してリ
セット信号群１１２の該当する線にリセット信号を出力
する。
【００１１】リセット信号を入力した待命令制御回路５
は、７Ｔにおいてバッファ１をリセットして空状態とす
るが、リクエスタ１は、７ＴにおいてもＮＷを発行して
いるため、バッファ１は、８ＴにおいてＮＷを保持す
る。
は、７Ｔにおいてバッファ１をリセットして空状態とす
るが、リクエスタ１は、７ＴにおいてもＮＷを発行して
いるため、バッファ１は、８ＴにおいてＮＷを保持す
る。
【００１２】一方、リクエスタ２が６Ｔに発行したＮＲ
は、７Ｔから待命令制御回路６のバッファ１において待
状態となっている。
は、７Ｔから待命令制御回路６のバッファ１において待
状態となっている。
【００１３】命令選択回路１２が次に実行指示を出力す
る命令は、各リクエスタからの命令の処理数を均等にす
るという本回路の作用により、リクエスタ２からのＮＲ
であるが、現実行ポートナンバー信号１１４とポートナ
ンバー信号１０８とが不一致であるため、リクエスタ間
のサイクル期間（リクエスタ間のビジー期間）＝１５Ｔ
を経過した後の２２Ｔにおいて実行に入り、３６Ｔにお
いてリクエスタ２に対してリプライ信号が帰ってきて処
理が完了する。
る命令は、各リクエスタからの命令の処理数を均等にす
るという本回路の作用により、リクエスタ２からのＮＲ
であるが、現実行ポートナンバー信号１１４とポートナ
ンバー信号１０８とが不一致であるため、リクエスタ間
のサイクル期間（リクエスタ間のビジー期間）＝１５Ｔ
を経過した後の２２Ｔにおいて実行に入り、３６Ｔにお
いてリクエスタ２に対してリプライ信号が帰ってきて処
理が完了する。
【００１４】３回目に実行する命令は、待命令制御回路
５において８Ｔから待状態となっているリクエスタ１の
ＮＷであり、ここでも、２回目に実行中のポートナンバ
ーと不一致になるため、リクエスタ間のビジー期間＝１
５Ｔ を経過した後の３７Ｔにおいて実行に入る。
５において８Ｔから待状態となっているリクエスタ１の
ＮＷであり、ここでも、２回目に実行中のポートナンバ
ーと不一致になるため、リクエスタ間のビジー期間＝１
５Ｔ を経過した後の３７Ｔにおいて実行に入る。
【００１５】リクエスタ１が発行するの３個目のＮＷ
は、１個目のＮＷの処理が終了した後に発行しないと待
命令制御回路５が対応できないため、２１Ｔにおいてリ
プライ信号がリクエスタ１に返ったことを確認した上で
発行するため、２３Ｔにおいて発行することとなる。こ
のとき、待命令制御回路５のバッファ１は、２個目のＮ
Ｗを保持しているため、バッファ２において３個目のＮ
Ｗを保持することとなる。
は、１個目のＮＷの処理が終了した後に発行しないと待
命令制御回路５が対応できないため、２１Ｔにおいてリ
プライ信号がリクエスタ１に返ったことを確認した上で
発行するため、２３Ｔにおいて発行することとなる。こ
のとき、待命令制御回路５のバッファ１は、２個目のＮ
Ｗを保持しているため、バッファ２において３個目のＮ
Ｗを保持することとなる。
【００１６】
【発明が解決しようとする課題】上述したような従来の
複数ポート記憶装置のインタフェース回路は、二つ以上
のリクエスタから頻繁に命令が発行されると、通常のラ
イト（リード）→ 通常のライト（リード）のサイクル
期間５Ｔが利用不可能となり、リクエスタ間のサイクル
期間１５Ｔが一つの命令のビジー期間となるため、デー
タの伝送効率が悪いという欠点を有している。また、一
つのリクエスタのみから頻繁に命令が発行されたとき
も、１個目の命令と２個目の命令の間は５Ｔのビジー期
間で実行されるが、３個目の命令の発行時点が遅くなる
ため、２個目の命令と３個目の命令の間は、命令間のサ
イクル期間よりも長くなり、やはりデータの伝送効率が
悪くなる。
複数ポート記憶装置のインタフェース回路は、二つ以上
のリクエスタから頻繁に命令が発行されると、通常のラ
イト（リード）→ 通常のライト（リード）のサイクル
期間５Ｔが利用不可能となり、リクエスタ間のサイクル
期間１５Ｔが一つの命令のビジー期間となるため、デー
タの伝送効率が悪いという欠点を有している。また、一
つのリクエスタのみから頻繁に命令が発行されたとき
も、１個目の命令と２個目の命令の間は５Ｔのビジー期
間で実行されるが、３個目の命令の発行時点が遅くなる
ため、２個目の命令と３個目の命令の間は、命令間のサ
イクル期間よりも長くなり、やはりデータの伝送効率が
悪くなる。
【００１７】
【課題を解決するための手段】本発明の複数ポート記憶
装置のインタフェース回路は、複数のポートのそれぞれ
に接続され対応する前記ポートからの２個までの命令の
実行待ちができ、受取った順番に従って待命令信号を出
力し、かつ対応する前記ポート毎のリセット信号を入力
して実行に入った待命令をリセットする複数の待命令制
御回路と、前記複数の待命令制御回路からの待命令信号
と命令処理回路からのビジー信号および実行中命令情報
信号とを入力して優先処理を行い、命令実行信号および
ポートナンバー信号によって次に実行する命令の要求を
前記命令処理回路に対して行い、実行に入った命令をリ
セットするためのリセット信号を前記複数の待命令制御
回路に対して出力する優先処理回路と、前記命令実行信
号および前記ポートナンバー信号を入力して命令の実行
およびビジー管理およびリプライ管理を行い、前記ビジ
ー信号および前記実行命令情報信号を前記優先処理回路
に対して出力し、リプライゴー信号および現実行ポート
ナンバー信号をリプライ制御回路に対して出力し、かつ
メモリアクセス用の制御信号を出力する前記命令処理回
路と、前記リプライゴー信号および前記現実行ポートナ
ンバー信号を入力して前記複数のポートの各ポートに対
してリプライ信号を出力する前記リプライ制御回路とを
備え、前記命令処理回路が継続ライト命令または継続リ
ード命令を実行中であってかつ同一ポートに対する前記
待命令制御回路に継続対象の命令が存在するとき、前記
優先処理回路において前記待命令を優先的に受付けるこ
とを含むものであり、更に、命令処理回路が継続ライト
命令または継続リード命令の実行を開始したとき、リプ
ライ制御回路において直ちに対応するポートに対してリ
プライ信号を出力することを含むものである。
装置のインタフェース回路は、複数のポートのそれぞれ
に接続され対応する前記ポートからの２個までの命令の
実行待ちができ、受取った順番に従って待命令信号を出
力し、かつ対応する前記ポート毎のリセット信号を入力
して実行に入った待命令をリセットする複数の待命令制
御回路と、前記複数の待命令制御回路からの待命令信号
と命令処理回路からのビジー信号および実行中命令情報
信号とを入力して優先処理を行い、命令実行信号および
ポートナンバー信号によって次に実行する命令の要求を
前記命令処理回路に対して行い、実行に入った命令をリ
セットするためのリセット信号を前記複数の待命令制御
回路に対して出力する優先処理回路と、前記命令実行信
号および前記ポートナンバー信号を入力して命令の実行
およびビジー管理およびリプライ管理を行い、前記ビジ
ー信号および前記実行命令情報信号を前記優先処理回路
に対して出力し、リプライゴー信号および現実行ポート
ナンバー信号をリプライ制御回路に対して出力し、かつ
メモリアクセス用の制御信号を出力する前記命令処理回
路と、前記リプライゴー信号および前記現実行ポートナ
ンバー信号を入力して前記複数のポートの各ポートに対
してリプライ信号を出力する前記リプライ制御回路とを
備え、前記命令処理回路が継続ライト命令または継続リ
ード命令を実行中であってかつ同一ポートに対する前記
待命令制御回路に継続対象の命令が存在するとき、前記
優先処理回路において前記待命令を優先的に受付けるこ
とを含むものであり、更に、命令処理回路が継続ライト
命令または継続リード命令の実行を開始したとき、リプ
ライ制御回路において直ちに対応するポートに対してリ
プライ信号を出力することを含むものである。
【００１８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１９】図１は本発明の一実施例を示すブロック
図、図２は図１の実施例の動作を示すタイミングチャー
トである。
図、図２は図１の実施例の動作を示すタイミングチャー
トである。
【００２０】図１において、ポート（リクエスタ）１〜
４は、本記憶装置に対する命令の発生源であり、命令の
種類としては、通常のリード命令（通常リード命令）お
よび通常のライト命令（通常ライト命令）と、継続リー
ド命令および継続ライト命令との４種類がある。数キロ
バイトのまとまったデータを高速に転送したい場合は、
継続リード命令または継続ライト命令を使用する。ま
た、一つのリクエスタが連続して発行できる命令の数
は、２個までであり、３個目からは、リプライ制御回路
１１からのリプライ信号群１１１によってリプライ信号
が戻ってきたことを確認する度に、１個ずつ発行する。
４は、本記憶装置に対する命令の発生源であり、命令の
種類としては、通常のリード命令（通常リード命令）お
よび通常のライト命令（通常ライト命令）と、継続リー
ド命令および継続ライト命令との４種類がある。数キロ
バイトのまとまったデータを高速に転送したい場合は、
継続リード命令または継続ライト命令を使用する。ま
た、一つのリクエスタが連続して発行できる命令の数
は、２個までであり、３個目からは、リプライ制御回路
１１からのリプライ信号群１１１によってリプライ信号
が戻ってきたことを確認する度に、１個ずつ発行する。
【００２１】待命令制御回路５〜８は、それぞれに接続
されているリクエスタ１〜４が出力する命令信号１０１
〜１０４を入力し、各回路内に設けてある２個のバッフ
ア（バッファ１およびバッファ２）を用いて、それそれ
対応するリクエスタが発行する２個の命令を保持する。
各待命令制御回路５〜８は、待命令信号群１０５によっ
て優先処理回路９に待命令があることを通知する。
されているリクエスタ１〜４が出力する命令信号１０１
〜１０４を入力し、各回路内に設けてある２個のバッフ
ア（バッファ１およびバッファ２）を用いて、それそれ
対応するリクエスタが発行する２個の命令を保持する。
各待命令制御回路５〜８は、待命令信号群１０５によっ
て優先処理回路９に待命令があることを通知する。
【００２２】通知した待命令が実行に入った場合は、そ
の待命令は、優先処理回路９から待命令制御回路５〜８
に対して出力されるリセット信号群１１２によってリセ
ットされる。
の待命令は、優先処理回路９から待命令制御回路５〜８
に対して出力されるリセット信号群１１２によってリセ
ットされる。
【００２３】優先処理回路９は、待命令信号群１０５を
一括して入力し、リクエスタ１〜４からの命令の処理数
を均等にするように、命令実行信号１０６およびポート
ナンバー信号１０８とを出力して命令の実行を指示する
が、現在実行中の命令が継続リード命令（ＣＲ）または
継続ライト命令（ＣＷ）であるときは、ポート間サイク
ル期間の間、その命令を発行したリクエスタの待命令を
優先して処理する。現在実行中の命令およびポートナン
バーは、命令処理回路１０が出力する実行中命令情報信
号１１３を入力することによって確認する。
一括して入力し、リクエスタ１〜４からの命令の処理数
を均等にするように、命令実行信号１０６およびポート
ナンバー信号１０８とを出力して命令の実行を指示する
が、現在実行中の命令が継続リード命令（ＣＲ）または
継続ライト命令（ＣＷ）であるときは、ポート間サイク
ル期間の間、その命令を発行したリクエスタの待命令を
優先して処理する。現在実行中の命令およびポートナン
バーは、命令処理回路１０が出力する実行中命令情報信
号１１３を入力することによって確認する。
【００２４】また、優先処理回路９が命令の実行を指示
を出したとき、命令処理回路１０から入力するビジー信
号１０７が“０”（空状態）である場合は、その命令は
実効できると判断し、該当する待命令制御回路５〜８に
対してリセット信号群１１２を送出して実行に入った待
命令をリセットさせる。
を出したとき、命令処理回路１０から入力するビジー信
号１０７が“０”（空状態）である場合は、その命令は
実効できると判断し、該当する待命令制御回路５〜８に
対してリセット信号群１１２を送出して実行に入った待
命令をリセットさせる。
【００２５】命令処理回路１０は、命令実行信号１０６
およびポートナンバー信号１０８によって命令の実行の
指示を受けると、そのとき他の命令を実行中でないとき
は、直ちに指示された命令の実行に入ってビジー信号１
０７を“１”とし、メモリアクセス用の制御信号１１０
を出力すると共に実行中命令情報信号１１３を出力し、
その後リプライゴー信号１０９および現実行ポートナン
バー信号１１４を出力する。
およびポートナンバー信号１０８によって命令の実行の
指示を受けると、そのとき他の命令を実行中でないとき
は、直ちに指示された命令の実行に入ってビジー信号１
０７を“１”とし、メモリアクセス用の制御信号１１０
を出力すると共に実行中命令情報信号１１３を出力し、
その後リプライゴー信号１０９および現実行ポートナン
バー信号１１４を出力する。
【００２６】命令処理回路１０が他の命令を実行中のと
きは、ビジー管理を行って命令の実行を待機させる。
きは、ビジー管理を行って命令の実行を待機させる。
【００２７】リプライ制御回路１１は、リプライゴー信
号１０９および現実行ポートナンバー信号１１４を入力
し、リプライ信号群１１１をリクエスタ１〜４に出力し
てリプライを返す。
号１０９および現実行ポートナンバー信号１１４を入力
し、リプライ信号群１１１をリクエスタ１〜４に出力し
てリプライを返す。
【００２８】次に、上述のように構成された複数ポート
記憶装置のインタフェース回路の動作について、図２を
参照して説明する。
記憶装置のインタフェース回路の動作について、図２を
参照して説明する。
【００２９】ここでも、説明を簡単にするため、使用す
るリクエスタはリクエスタ１および２のみとし、また各
リクエスタと本記憶装置とは同一のクロックで動作し、
更に、命令間とリクエスタ間のサイクル期間および命令
のリプライタイミングはそれぞれ表３および表４のとお
りであるとする。また、１クロックサイクルを １Ｔと
記述する。
るリクエスタはリクエスタ１および２のみとし、また各
リクエスタと本記憶装置とは同一のクロックで動作し、
更に、命令間とリクエスタ間のサイクル期間および命令
のリプライタイミングはそれぞれ表３および表４のとお
りであるとする。また、１クロックサイクルを １Ｔと
記述する。
【００３０】
【表３】
【００３１】
【表４】
【００３２】高速でライトするため、リクエスタ１が５
Ｔと７ＴにおいてＣＷを連続的に発行すると、５Ｔにお
いて発行したＣＷは、６Ｔにおいて待命令制御回路５内
のバッファ１に保持され、現在実行中の他の命令がない
ため、優先処理回路９を通って７Ｔにおいて命令処理回
路１０で実行される。待命令制御回路５は、１個目のＣ
Ｗが実行に入ったため、６Ｔにおいてバッファ１をリセ
ットするが、７Ｔにおいて２個目のＣＷを受付け、８Ｔ
においてまたバッファ１に保持する。
Ｔと７ＴにおいてＣＷを連続的に発行すると、５Ｔにお
いて発行したＣＷは、６Ｔにおいて待命令制御回路５内
のバッファ１に保持され、現在実行中の他の命令がない
ため、優先処理回路９を通って７Ｔにおいて命令処理回
路１０で実行される。待命令制御回路５は、１個目のＣ
Ｗが実行に入ったため、６Ｔにおいてバッファ１をリセ
ットするが、７Ｔにおいて２個目のＣＷを受付け、８Ｔ
においてまたバッファ１に保持する。
【００３３】命令処理回路１０は、７Ｔにおいてビジー
信号１０７を“１”とした後、９Ｔにおいてリクエスタ
１に対してリプライを返すための動作を行う。
信号１０７を“１”とした後、９Ｔにおいてリクエスタ
１に対してリプライを返すための動作を行う。
【００３４】一方リクエスタ２は、６ＴにおいてＮＲを
発行しているが、そのＮＲは、７Ｔから待命令制御回路
６内のバッファ１において待状態となっている。
発行しているが、そのＮＲは、７Ｔから待命令制御回路
６内のバッファ１において待状態となっている。
【００３５】次に優先処理回路９が実行を指示する命令
は、７Ｔの時点においては待状態の命令が一つしかない
ため、リクエスタ２のＮＲとなるが、８Ｔの時点になる
と、リクエスタ１からの２個目のＣＷが待状態となるた
め二つとなる。ここで、現在実行中の命令が連続転送を
指定するＣＷ（継続ライト）であり、かつ同じリクエス
タ１からの次のＣＷが待状態であることから、次に優先
処理回路９が実行を指示する命令は、優先的にリクエス
タ１からの２個目のＣＷとなる。従って２個目のＣＷ
は、サイクル期間５Ｔを待った後、１２Ｔにおいて実行
され、１３Ｔにおいてリプライが返される。
は、７Ｔの時点においては待状態の命令が一つしかない
ため、リクエスタ２のＮＲとなるが、８Ｔの時点になる
と、リクエスタ１からの２個目のＣＷが待状態となるた
め二つとなる。ここで、現在実行中の命令が連続転送を
指定するＣＷ（継続ライト）であり、かつ同じリクエス
タ１からの次のＣＷが待状態であることから、次に優先
処理回路９が実行を指示する命令は、優先的にリクエス
タ１からの２個目のＣＷとなる。従って２個目のＣＷ
は、サイクル期間５Ｔを待った後、１２Ｔにおいて実行
され、１３Ｔにおいてリプライが返される。
【００３６】また、リクエスタ１は、８Ｔおよび１３Ｔ
においてリプライを確認すると、次の二つの命令を１０
Ｔおよび１５Ｔにおいて発行する。１５Ｔにおいて発行
する命令は最終の命令であるため、ＮＷ（またはＮＲ）
を発行し、それによって処理中のエラーに関する情報を
通常のリプライ信号群１１１から入手する。
においてリプライを確認すると、次の二つの命令を１０
Ｔおよび１５Ｔにおいて発行する。１５Ｔにおいて発行
する命令は最終の命令であるため、ＮＷ（またはＮＲ）
を発行し、それによって処理中のエラーに関する情報を
通常のリプライ信号群１１１から入手する。
【００３７】優先処理回路９が３個目および４個目に実
行を指示する命令も、優先処理によってリクエスタ１か
らの３個目および４個目の命令となり、リクエスタ２か
らのＮＲの実行は、５個目となる。
行を指示する命令も、優先処理によってリクエスタ１か
らの３個目および４個目の命令となり、リクエスタ２か
らのＮＲの実行は、５個目となる。
【００３８】
【発明の効果】以上説明したように、本発明の複数ポー
ト記憶装置のインタフェース回路は、継続リード命令
（ＣＲ）または継続ライト命令（ＣＷ）を連続して受取
ったとき、それらを優先的に実行するように指令を出す
優先処理回路を設けることにより、数キロバイトのまと
まったデータを転送したい場合に、継続リード命令また
は継続ライト命令を発行し、最後に通常リード命令（Ｎ
Ｒ）または通常ライト命令（ＮＷ）を発行することによ
り、命令を発行しているリクエスタを切替えることによ
って発生する余分な時間を節減することが可能になり、
かつリクエスタが後続する命令を速かに発行することが
可能になるため、データの転送効率を向上させることが
できるという効果がある。
ト記憶装置のインタフェース回路は、継続リード命令
（ＣＲ）または継続ライト命令（ＣＷ）を連続して受取
ったとき、それらを優先的に実行するように指令を出す
優先処理回路を設けることにより、数キロバイトのまと
まったデータを転送したい場合に、継続リード命令また
は継続ライト命令を発行し、最後に通常リード命令（Ｎ
Ｒ）または通常ライト命令（ＮＷ）を発行することによ
り、命令を発行しているリクエスタを切替えることによ
って発生する余分な時間を節減することが可能になり、
かつリクエスタが後続する命令を速かに発行することが
可能になるため、データの転送効率を向上させることが
できるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１の実施例の動作を示すタイミングチャート
である。
である。
【図３】従来の複数ポート記憶装置のインタフェース回
路の一例を示すブロック図である。
路の一例を示すブロック図である。
【図４】図３の例の動作を示すタイミングチャートであ
る。
る。
１〜４ ポート（リクエスタ） ５〜８ 待命令制御回路 ９ 優先処理回路 １０ 命令処理回路 １１ リプライ制御回路 １２ 命令選択回路 １３ 命令処理回路 １０１〜１０４ 命令信号 １０５ 待命令信号群 １０６ 命令実行信号 １０７ ビジー信号 １０８ ポートナンバー信号 １０９ リプライゴー信号 １１０ 制御信号 １１１ リプライ信号群 １１２ リセット信号群 １１３ 実行中命令情報信号 １１４ 現実行ポートナンバー信号
Claims (2)
- 【請求項１】 複数のポートのそれぞれに接続され対応
する前記ポートからの２個までの命令の実行待ちがで
き、受取った順番に従って待命令信号を出力し、かつ対
応する前記ポート毎のリセット信号を入力して実行に入
った待命令をリセットする複数の待命令制御回路と、 前記複数の待命令制御回路からの待命令信号と命令処理
回路からのビジー信号および実行中命令情報信号とを入
力して優先処理を行い、命令実行信号およびポートナン
バー信号によって次に実行する命令の要求を前記命令処
理回路に対して行い、実行に入った命令をリセットする
ためのリセット信号を前記複数の待命令制御回路に対し
て出力する優先処理回路と、 前記命令実行信号および前記ポートナンバー信号を入力
して命令の実行およびビジー管理およびリプライ管理を
行い、前記ビジー信号および前記実行命令情報信号を前
記優先処理回路に対して出力し、リプライゴー信号およ
び現実行ポートナンバー信号をリプライ制御回路に対し
て出力し、かつメモリアクセス用の制御信号を出力する
前記命令処理回路と、 前記リプライゴー信号および前記現実行ポートナンバー
信号を入力して前記複数のポートの各ポートに対してリ
プライ信号を出力する前記リプライ制御回路とを備え、 前記命令処理回路が継続ライト命令または継続リード命
令を実行中であってかつ同一ポートに対する前記待命令
制御回路に継続対象の命令が存在するとき、前記優先処
理回路において前記待命令を優先的に受付けることを含
むことを特徴とする複数ポート記憶装置のインタフェー
ス回路。 - 【請求項２】 命令処理回路が継続ライト命令または継
続リード命令の実行を開始したとき、リプライ制御回路
において直ちに対応するポートに対してリプライ信号を
出力することを含むことを特徴とする請求項１記載の複
数ポート記憶装置のインタフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24893893A JP3260515B2 (ja) | 1993-10-05 | 1993-10-05 | 複数ポート記憶装置のインタフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24893893A JP3260515B2 (ja) | 1993-10-05 | 1993-10-05 | 複数ポート記憶装置のインタフェース回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07105076A true JPH07105076A (ja) | 1995-04-21 |
| JP3260515B2 JP3260515B2 (ja) | 2002-02-25 |
Family
ID=17185654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24893893A Expired - Fee Related JP3260515B2 (ja) | 1993-10-05 | 1993-10-05 | 複数ポート記憶装置のインタフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3260515B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004055112A (ja) * | 2002-07-19 | 2004-02-19 | Hynix Semiconductor Inc | 高速データアクセスのためのｄｒａｍ |
-
1993
- 1993-10-05 JP JP24893893A patent/JP3260515B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004055112A (ja) * | 2002-07-19 | 2004-02-19 | Hynix Semiconductor Inc | 高速データアクセスのためのｄｒａｍ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3260515B2 (ja) | 2002-02-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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