JPH0496454A

JPH0496454A - 通信制御方式

Info

Publication number: JPH0496454A
Application number: JP2210396A
Authority: JP
Inventors: Keiko Kawasaki; 川崎　恵子; Kazuo Sumiya; 炭谷　和男; Yozo Igi; 井木　洋三; Fumiaki Tahira; 田平　文明; Kenji Fujizono; 藤園　賢治
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-08-10
Filing date: 1990-08-10
Publication date: 1992-03-27
Anticipated expiration: 2014-10-12
Also published as: AU8178191A; JP2962787B2; US5394399A; AU641795B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　　要〕送信側システムと受信側システムのデータ転送速度が異
なる場合の通信制御方式に関し、データ転送速度の異な
る２システム間のデータ通信装置を、ＦＩＦＯメモリを
採用するよりも安価に構成し、さらに転送速度を向上す
ることを目的とし、転送速度の異なる二つのシステム、システム△およびシ
ステムＢの間のデータ転送を行なうデータ転送装置にお
いて、データ転送速度を変換して、システムＡ−システ
ムＢ間のデータ転送を実行する転送速度変換手段と、前
記転送速度変換手段のデータ転送処理を制御する制御手
段とを有するように構成する。

〔産業上の利用分野〕

本発明は、システム間の通信制御方式に係り、さらに詳
しくは、送信側システムと受信側システムのデータ転送
速度が異なる場合の通信制御方式〔従来の技術〕転送速度の異なる二つのシステム間でデータ通信を実現
する方式としては、従来、二つの方式が存在する。第５
図は、従来の方式の説明図である。

第１の方法は、転送速度の異なる二つのシステム（シス
テムＡ５１とシステムＢ５２）の間に、メイン・メモリ
５３およびバッファ・メモリ５４を置いて、転送速度を
変換し、両システム間のデータ通信を実現する方法であ
る。

まず、システムＡ５１とバッファ・メモリ５４を通信回
線で結び、さらに、バッファ・メモリ５４とメイン・メ
モリ５３を接続し、メイン・メモリ５３をシステムＢ５
２と通信回線で結ぶ。ここで、システムＡ３１−バッフ
ァ・メモリ５４間のデータ転送はＤＭＡコントローラ５
５　　（ＤＭＡＣＡ）が、バッファ・メモリ５４−メイ
ン・メモす５３間の転送はＣＰＵ５６が、メイン・メモ
リ５３−システムＢ５２間の転送はＤＭＡコントローラ
５７　（ＤＭＡ（、−Ｂ）が制御する。

システムＢ５２からシステムＡ５１にデータを転送する
場合には、まず、ＤＭＡＣ−８５７の制御によってシス
テムＢ５２からメイン・メモリ５３にデータを転送する
。この転送Ｔｂ５８は、システムＢ５２のデータ転送速
度で行なわれる。次に、メイン・メモリ５３に書き込ま
れた転送データをＣＰＵ５６が一つ一つ読み出し、バッ
ファ・メモリ５４に書き込む。この処理は、ＣＰＵ５６
の通常のＲＢＡＤ／ＷＲＩ　ＴＥコマンドで実行する。

そして、最後に、ＤＭＡＣ−Ａ３５の制御によって、バ
ッファ・メモリ５４からシステムＢ５２ヘデータが転送
される。この転送Ｔａ５９は、システムＡ５１のデータ
転送速度で行なわれる。

一方、システムＡ５１からシステムＢ５２ヘデータを転
送する場合には、逆に、まず、ＤＭＡＣＡ３５の制御に
よって転送データをシステムＡ５１からバッファ・メモ
リ５４にＤＭＡ転送し、次に、バッファ・メモリ５４に
書き込まれたで−たをＣＰＵ５６が読み出し、メイン・
メモリ５３に書き込む。そして、最後に、メイン・メモ
リ５３からシステムＢ５２にＤＭＡＣ−Ｂ５７の制御に
よってデータがＤＭＡ転送される。

以上のように、第１の方法では、システムＡ５１とシス
テムＢ５２の間にメイン・メモリ５３とバッファ・メモ
リ５４を置き、バッファ・メモリ５４−メイン・メモリ
５３間の転送はＣＰＵがＲＥＡＤ／ＷＲＩＴＥ処理で実
行することによって、システムＡ５１の転送Ｔａ５９と
システムＢ５２の転送Ｔｂ５８の転送速度の違いを吸収
する。第２の方法は、システムＡ５１とシステムＢ５２
の間にＦＩＦＯメモリ６０を配置する方法である。

このＦＩＦＯメモリ６０には、書き込み速度と読み出し
速度を異なる速度に設定できるものを使う。

このＦＩＦＯメモリ６０をＣＰＵ５６でｌ１１４卸する
。まず、システムＡ５１からＦＩＦＯメモリ６０に転送
データを書き込む。この転送Ｔａ５９はシステムＡ５１
の転送速度で行なわれる。そして、ＦＩＦＯメモリ６０
に書き込まれたデータを、順にシステムＢ５２へ転送す
る。この転送Ｔｂ５８はシステムＢ５２の転送速度で実
行される。

〔発明が解決しようとする課題〕

しかしながら、従来の２方式にはどちらも問題があった
。

まず、第１の方法の場合は、メイン・メモリあるいはバ
ッファ・メモリに転送されたデータをＣＰＵが１ワード
ずつ読み出し、ハ゛ツファ・メモリあるいはメイン・メ
モリに書き込むという処理を実行するので、転送速度が
非常に遅いという問題がある。また、メイン・メモリと
バッファ・メモリを一つのＣＰＵで制御卸するために、
システムＡ側の転送ＴａとシステムＢ側の転送Ｔｂを同
時に実行できない。これも転送速度を落とす原因となり
問題である。さらに、バッファ・メモリとメイン・メモ
リの両方を必要とし、使用するメモリ容量が大きいとい
うのも問題である。また、転送中にＣＰＵ動作ができな
いのも問題である。

一方、第２の方法は、入出力速度の異なるＦ　ＩＦＯメ
モリを使用するので、転送速度の面では問題はない。し
かし、入力および出力の速度を任意に設定できるＦＩＦ
Ｏメモリは高価であり、これが問題である。

本発明は、データ転送速度の異なる２システム間のデー
タ通信装置を、ＦＩＦＯメモリを採用するよりも安価に
構成し、さらに転送速度を向上することを目的とする。

〔課題を解決するための手段〕

第１図は、本発明のブロック図である。本発明は、デー
タ転送速度の異なる二つのシステム、システムＡＩ、シ
ステムＢ２の間に、通信制御を実行するデータ転送装置
３が存在することを前提とする。

まず、システムＡおよびシステムＢの間に配し、データ
転送速度を変換して両システム間のデータ転送を実行す
る転送速度変換手段４を有する。

転送速度変換手段４は、ＲＡＭ　（ランダム・アクセス
・メモリ）およびＳＡＭ（シリアル・アクセス・メモリ
）からなるデュアルポート・ビデオＲＡＭで構成し、Ｒ
ＡＭポートおよびＳＡＭポートを二つのシステムにそれ
ぞれ接続する。ＳＡＭポートにシステムＡ１を、ＲＡＭ
ポートにシステムＢ２を接続するものとする。

システムＡｌ→システムＢ２へのデータ転送を行なう場
合には、システムＡ１が持つ転送データを、まず、デュ
アルポート・ビデオＲＡＭ中のＳＡＭポートからＳＡＭ
に格納し、これをデュアルポート・ビデオＲＡＭ中でＳ
ＡＭからＲＡＭに内部転送し、最後にＲＡＭポートから
システムＢ２ヘデータ転送する。一方、システムＢ２→
システムＡ１へのデータ転送を行なう場合には、システ
ムＢ２が持つ転送データを、まず、デュアルポート・ビ
デオＲＡＭ中のＲＡＭポートからＲＡＭに格納し、これ
をデュアルポート・ビデオＲＡＭ中でＲＡＭからＳＡＭ
に内部転送し、最後にＳＡＭポートからシステムＡ１へ
データ転送する。

次に、前記転送速度変換手段４が実行するデー夕転送を
制御する制御手段５を有する。

制御手段５は、デュアルポート・ビデオＲＡＭ内の該Ｒ
ＡＭにデータを格納する際の先頭アドレスを設定するた
めのＲＡＭ先頭アドレス設定レジスタと、デュアルポー
ト・ビデオＲＡＭ内の該ＳＡＭに格納するデータのワー
ド数を設定するための転送ワード数設定レジスフを備え
る。該ＲＡＭ先頭アドレス設定レジスタにアドレスが設
定されると、制御手段５はデュアルポート・ビデオＲＡ
Ｍ内のＲＲＡＭ−３Ａ間のデータ転送処理を起動する。

一方、転送ワード数設定レジスタにワード数が設定され
ると、制御手段５は、ＳＡＭ−システムＡ１間のデータ
転送処理を起動する。

システムＡＩからシステムＢ２にデータを転送する場合
には、制御手段５は、システムＡ１から該ＳＡＭへの転
送データ書き込みコマンドを受けて、ＲＡＭ先頭アドレ
ス設定レジスタのアドレス設定、ＳＡＭ−ＲＡＭ間の転
送方向の設定（ＳＡＭ→ＲＡＭ方向）、転送ワード数設
定レジスタのワード数設定、ＳＡＭ→ＲＡＭへのデータ
転送起動制御、システムＢ２へのＲＡＭデータ読み出し
要求処理を実行する。システムＢ２からシステムＡＩへ
のデータ転送の場合には、制御手段５は、ＳＡＭからシ
ステムＡ１へのデータ読み出しコマンドを受けると、Ｒ
ＡＭ先頭アドレス設定レジスタへの先頭アドレス設定、
ＲＡ　Ｍ−３Ａ　Ｍへノ内部転送処理の起動、転送ワー
ド設定レジスタへのワード数設定、ＳＡＭ→システＪ１
Δ１へのデータ転送の起動を実行する。

〔作　　　用〕

まず、システムＡＩからシステムＢ２にデータを転送す
る。

システムＡＩは、データ転送装置３にシステムＢ２への
データ転送を要求する。データ転送装置３の制御手段５
がこの転送要求を受け取る。制御手段５は、制御手段５
が有するＲＡＭアクセス先頭アドレス・レジスタに、転
送速度変換手段４内のＲＡＭの格納アドレスをセントし
、転送速度変換手段４内での内部転送方向をＳＡＭ−→
ＲＡ　Ｍ方向に設定する。さらに、制御手段５は、シス
テムＡ１から転送ワード数の情報を受け取り、制御手段
５内の転送ワード・レジスタにＳＡＭへ転送するデータ
・ワード数を設定する。

転送ワード・レジスタへの転送ワード数設定完了をトリ
ガとして、制御手段５は、システムＡ１から転送速度変
換手段４内のＳＡＭへのデータ転送を起動する。これに
よって、システムＡ１から転送データがシリアルにＳＡ
Ｍへ転送され、ＳＡＭの先頭から順に格納される。シス
テムＡからのデータがＳＡＭに溜まり、ＳＡＭがいっば
いになるか、またはシステムＡＩからの転送が完了する
と、転送終了を知らせる信号がシステムＡＩから制御手
段５に送られる。

制御手段５は、システムＡＩからＳＡＭへのデータ転送
完了信号を受けて、ＳＡＭからＲＡＭへの転送速度変換
手段４内での内部転送を起動する。

このとき、ＳＡＭの先頭から順に転送データがシリアル
に出力され、そのデータがＲＡＭへ格納される。ＲＡ、
　Ｍの格納アドレスは、先に制御手段５内のＲＡＭアク
セス先頭アドレス・レジスタに設定されたアドレスを先
頭アドレスとし、順に格納される。

ＳＡＭ→ＲＡＭ間の転送が終了すると、転送速度変換手
段４は転送終了を制御手段５に通知する。

制御手段５は、システムＢ２に対して、ＲＡＭから転送
データを読み出すように要求する。システムＢ２はこの
要求を受けて、転送速度変換手段４内のＲＡＭからデー
タを読み出し、システムＢ２に転送する。データの読み
出しアドレスは、制御手段５内のＲＡＭアクセス先頭ア
ドレス・レジスタに指定されている。

以上の動作により、システムＡＩからシステムＢ２への
データ転送が完了する。

一方、システムＢ２からシステムＡ１へデータを転送す
る場合には、システムＢ２がデータ転送装置３に転送要
求を送る。そして、システムＢ２は転送速度変換手段４
内のＲＡ　Ｍにデータを書き込む。システムＢ２からＲ
ＡＭへのデータ書き込みが終了すると、システムＢ２は
転送終了通知を制御手段５へ送る。

制御手段５は、この転送終了通知を受けて、次にシステ
ムＢ２がＲＡＭにデータを格納した先頭アドレスを、制
御手段５内のＲＡＭアクセス先頭アドレス・レジスタに
セントする。この設定が完了すると、制御手段５は、転
送速度変換手段４内のＲＡＭ→ＳＡＭ間の内部転送を起
動する。

転送速度変換手段４は、ＲＡＭに格納された転送データ
をＳＡＭに送り、ＳＡＭの先頭から順にデータを格納す
る。ＲＡＭ→ＳＡＭ間の転送が終了すると、終了した旨
を知らせる信号が制御手段５に送られる。

制御手段５はＲＡＭ−＋ＳＡＭ間転送完了信号を受けて
、転送ワード・レジスタにＳＡＭに格納された転送デー
タのワード数をセットする。この設定が完了後、システ
ムＡＩに対して、ＳＡＭからデータを読み出すように命
令する。システムＡ１は、ＳＡＭの先頭から順に、制御
手段５の転送ワード・レジスタに設定されたワード数分
だけデータを読み出す。

以上の処理により、システムＢ２からシステムＡ１への
データ転送が完了する。

〔実　　施　　例〕

以下、第２図乃第４図を参照しながら実施例を説明する
。

第２図は、本発明の一実施例のシステム構成図である。

本実施例のシステムは、大まかにいって、データの転送
および受信を実行するシステムＡ１、システムＢ２、お
よびデータ転送装置３からなる。

システムＡ１、システムＢ２は、例えば、マイクロプロ
セサとメモリ、入出力インタフェース等を備えたＣＰＵ
システムである。

データ転送装置３は、データ転送速度を変換してシステ
ムＡ１からシステムＢ２ヘデータを受け渡すデュアルポ
ート・ビデオＲＡＭ２０と、デュアルポート・ビデオＲ
ＡＭ２０のデータ転送を制御する制御回路２１からなる
。

デュアルポート・ビデオＲＡＭ２０は、入力および出力
をシリアルに実行するＳＡＭ２２と、通常のＲＡＭ２３
で構成されている。ＳＡＭ２２とＲＡＭ２３はデュアル
ポート・ビデオＲＡＭ２０内部で接続されている。デュ
アルポート・ビデオＲＡＭ２０の一方のポートであるＳ
ＡＭ２２の入出力ポートはシステムＡ１と接続され、シ
ステムＡｌ−Ａｌ−３Ａ間データ転送Ｔａ２４を実行す
る。デュアルポート・ビデオＲＡＭ２０の他方のポート
、すなわちＲＡＭ２３の入出力ポートはシステムＢ２と
接続され、システムＢ２−ＲＡＭ２３間データ転送Ｔｂ
２５を実行する。

システムＡ１Ａ１−３Ａ　２間データ転送Ｔａ２４、お
よび、システムＢ２−ＲＡＭ２３間データ転送Ｔｂ２５
には、例えば、ＤＭＡ　（直接メモリ・アクセス）転送
を使用する。但し、データ転送Ｔａ２４の転送速度と、
データ転送Ｔｂ２５の転送速度が異なる。

制御回路２１は、制御回路２１の全体の制御を行なうＣ
ＰＵ２６、および、デュアルポート・ビデオＲＡＭ２０
内のＳＡＭ２２を制御するＳＡＭ制御回路２７、該デュ
アルポート・ビデオＲＡＭ内のＳＡＭ２２とＲＡＭ２３
間の転送を制御するＲＲＡＭ−３Ａ間転送制御回路、該
デュアルポート・ビデオＲＡＭ内のＲＡＭ２３を制御卸
するＲＡＭ制御回路２９からなる。そして、ＳＡＭ制御
回路２７は転送ワード・レジスタ３０を、ＲＡＭＳＡＭ
間転送制御回路２８はＲＡＭアクセス先頭アドレス・レ
ジスタ３１を内部にもつ。転送ワード・レジスタ３０は
、システムＡ１からデュアルポート・ビデオＲＡＭ２０
内のＳＡＭ２２に転送するデータのワード数をセットす
るレジスタである。一方、ＲＡＭアクセス先頭アドレス
・レジスタ３１には、デュアルポート・ビデオＲＡＭ２
０内のＲＡＭへのデータ転送に先立って、データを格納
するメモリの先頭アドレスをセットする。

ＣＰＵ２６は、ＳＡＭＩＩＪｉ卸回路２７お水回路２７
Ｍ−３Ａ間転送制御回路２８、ＲＡＭ％ｄ制御回路２９
、システムＡ１、システムＢ２とそれぞれ接続している
。また、ＳＡＭ制御回路２７は、ＣＰＵ２６のほか、Ｓ
ＡＭ２２およびＲＡＭ−３ＡＭ間転速制御回路２８と、
ＲＡＭ制御回路２９は、ＣＰ　Ｕ　２６　（７］、；１
カ、ＲＡＭ２３およびＲＡＭ＝ＳＡＭ間転送制御回路２
８と接続している。さらに、ＲＲＡＭ−３Ａ間転送制御
回路２８ば、ＣＰＵ２６、ＳＡＭ制御回路２７、ＲＡ制
御回路２９、デュアルボーｉ・・ビデオＲＡＭ２０のＳ
ＡＭ２２ＲＡＭ２３間の信号線に接続している。

次に、本実施例のシステムの動作を、第３図の一実施例
のフローチャートに沿って説明する。

まず、システムＡＩからシステムＢ２ヘデータを転送す
る（第３図（ａ））。

システムＡ１が、制御回路２１内のＣＰ　Ｕ　２６にシ
ステムＡＩ−システムＢ２間のデータ転送を要求する（
Ｓｌ）。ＣＰＵ２６は、この要求信号を受けて、まず、
ＲＲＡＭ−３Ａ間転送制御回路２８内のＲＡＭアクセス
先頭アドレス・レジスタ３１にデータを格納する先頭ア
ドレスをセットする（Ｂ２）。ＲＡ　Ｍ−３Ａ　Ｍ間転
速制御回路２８は、先頭アドレスがセットされると、Ｒ
ＡＭ２３ＳＡＭ２２間のデータ転送方向の情報をデュア
ルポート・ビテ；４−　ＲＡＭ　２０内ノＳＡＭ２２−
ＲＡＭ２３間の信号線に送る（Ｂ３）。この場合、方向
ハＳ　Ａ　Ｍ　２２→ＲＡＭ２３の方向に設定される。

次に、ＣＰ　Ｕ　２６　ハ、ＳＡＭ制御制御路回路２７
内送ワード・レジスタ３０に、システムＡ１から転送さ
れるデータのワード数をセットする（Ｂ４）。

ＳＡＭ制御回路２７は、ワード数のセットが完了すると
、ＳＡＭ２２に対して、システムＡ　Ｉ−３ｌ−３Ａ間
のデータ転送を起動する命令を送る。

この信号を受けて、システムＡＩからＳＡＭ２２へデー
タ転送Ｔａ２４によってデータが転送される（Ｂ５）。

データ転送Ｔａ２４は、通常、ＤＭＡ転送によって行な
われる。ＳＡＭ２２へは、転送データがシリアルに入力
され、入力されたデータばＳＡＭ２２の先頭から順次、
格納される。

システムＡＩからＳＡ、Ｍ２２へのデータ転送が完了す
ると、ＳＡＭ２２は、ＳＡＭ制御回路３゜に対して、転
送完了通知信号を送る（Ｂ６）。ＳＡＭ制御回路３０は
、この通知を受けて、ＲＡＭＳ　Ａ、　Ｍ間転速制御回
路２８に対して、システムＡｍ−Ａｍ−３Ａ間転送完了
を伝え、ＲＲＡＭ−８Ａ間転送制御回路２８は、この信
号を受けて、ＳＡＭ２２−ＲＡＭ２３間の信号線に対し
て、ＳＡＭ２１−ＲＡＭ２３間の転送開始信号を送る。

この信号によって、ＳＡＭ２２からＲＡＭ２３へのデー
タ転送が開始される（Ｓ７）。

この際、ＳＡＭ２２に格納済みのデータがＳＡＭ２２の
先頭から順に出力され、ＲＡＭ２３に送られる。一つの
信号で、ＳＡＭ２２内のデータがすべてＲＡＭ２３へ送
られる。ＲＡＭ２３への格納アドレスは、ＲＡＭアクセ
ス先頭アドレス・レジスタ３１が制御し、先頭アドレス
以降のメモリに順次格納される。ＳＡＭ−ＲＡＭ間転送
が終了すると、終了通知信号がデュアルポート・ヒデオ
ＲＡＭ２０からＲＲＡＭ−３Ａ間転送制御回路２８へ送
られる。この信号はＲＲＡＭ−３Ａ間転送制御回路２８
からＣＰＵ２６へ伝えられる。

ＣＰＵ２６は、ＲＲＡＭ−３Ａ間の転送完了信号を受け
て、システムＢ２に対して、ＲＡＭ２３から転送データ
を読み出すよう命令を送る（Ｂ８）。

システムＢ２は、この命令を受けて、ＲＡＭ２３からデ
ータ転送Ｔｂ２５によりデータを読み出す（Ｂ９）。通
常、データ転送Ｔ　ｂ　２５ばＩ）　Ｍ　Ａ転送で行な
い、データ転送Ｔｂ２５の制御はＲＡＭ制御回路２９が
実行する。すなわち、ＲＡＭ制御回路２９は、ＲＡ　Ｍ
　−Ｓ　Ａ　Ｍ間転速制御回路２８内のＲＡ、　Ｍアク
セス先頭アドレス・レジスタ３１の内容からＲＡＭ２３
に格納されているデータの先頭アドレスを知り、その先
頭アドレスから順にＤＭＡ転送する。

以上の処理により、システムＡ１からシステＪ、Ｂ２へ
のデータ転送が完了する。−・般に、ＳＡＭ２２の容量
は小さいので、システムＡＩから転送したいデータ容量
がＳＡ、Ｍ２２の容量よりも大きいことが多い。この場
合、８１〜Ｓ９の処理を何度も繰り返して、全データを
転送する。

次に、システムＢ２からシステムＡ１へのデータ転送の
手順を説明する（第３図（ｂ））。

システムＢ２からシステムＡＩへデータを転送する場合
には、システムＢ２がＣＰＵ２６に対してシステムＡ１
へのデータ転送を要求する（ＳｌＯ）。そして、システ
ムＢ２は、ＲＡＭ２３に対して、転送するデータをデー
タ転送Ｔｂ２５によって書き込む（Ｓｌｌ）。通常、デ
ータ転送Ｔｂ２５はＤＭＡ転送である。そして、ＲＡＭ
２３へ転送データをすべて書き込むと、システムＢ２は
ＣＰＵ２６に対して転送終了通知信号を送る（Ｓ１２）
。

ＣＰＵ２６は、この転送終了通知信号を受け取って、ま
ず、ＲＲＡＭ−３Ａ間転送制御回路２８内のＲＡＭアク
セス先頭アドレス・レジスタ３１に、システムＢ２が転
送データを書き込んだＲＡＭ２３の先頭アドレスをセッ
トする（Ｓ１３）。

ＲＲＡＭ−３Ａ間転送制御回路２８は、先頭アドレスが
セットされると、デュアルポート・ビデオＲＡＭ２０内
のＲＡＭ２３−３３−３Ａ間転送の方向を示す信号をデ
ュアルポート・ビデオＲＡＭ２０に送る。この場合、Ｒ
ＡＭ２３→ＳＡＭ２２の方向に設定する。さらに、この
転送方向設定完了後、ＲＡＲＡＭ２３−３Ａ　２間の内
部転送を起動する（Ｓ１４）。

この内部転送は、ＲＲＡＭ−３Ａ間転送制御回路２８の
制御によって実行される。すなわち、ＲＲＡＭ−８Ａ間
転送制御回路２８が転送信号を一つ出すと、ＲＡＭ２３
から、最大、ＳＡＭ２２の容量分のデータが出力され、
ＳＡＭ２２に送られ、ＳＡＭ２２の先頭から順に格納さ
れる。

この転送が終了すると、転送完了信号がＲＡＭＳＡＭ間
転送制御回路２８からＣＰＵ２６へ送られ、この信号を
受けて、ＣＰＵ２６は、ＳＡＭ制御回路２７内の転送ワ
ード・レジスタ３０に、ＲＡＭ２３からＳＡＭ２２に内
部転送されたデータのワード数をセットする（Ｓ１５）
。ワード数がセットされると、ＳＡＭ制御回路２７はＳ
ＡＭ２２に対して、ＳＡＭ２２−システムＡ１間のデー
タ転送Ｔａ２４を起動する信号を送る。さらに、ＣＰＵ
２６がシステムＡＩに対しで、ＳＡＭ２２からデータを
読み出すように命令を送る。

システムＡ１はこの命令を受けて、ＳＡＭ２２から転送
ワード・レジスタ３０にセットされたワード数分だけデ
ータを読み出す。データ転送Ｔａ２４は、通常、ＤＭＡ
転送で行なう。

デュアルポート・ビデオＲＡＭ２０内のＳＡＭ２２とＲ
ＡＭ２３の容量は、通常、ＲＡＭ２３の方が大容量であ
る。システムＢ２からＲＡＭ２３に転送されたデータ容
量がＳＡＭ２２の容量よりも大きい場合には、デュアル
ポート・ビデオＲＡ２０内の内部転送（Ｓ１４）以降の
処理、すなわち、３１４〜Ｓ１６の処理を何度か繰り返
し実行することになる。

以上の処理によって、システムＢ２からシステムＡ１へ
のデータ転送が完了する。このようにして、データ転送
速度の異なるシステムＡ１−システム８２間のデータ転
送が可能になる。

第４図は、転送制御回路の詳細な説明図である。

ＣＰＵ２６にはマイクロプロセサを使用できる。

ＳＡＭ制御制御路回路２７システムＡ１−Ａ１−３Ａ間
の転送要求をシステムＡＩに出すための転送リクエスト
信号制御回路４０と、転送ワード・しジスタ３０．１個
の否定入力のＡＮＤゲート４１．１個の３人力ＯＲゲー
ト４２からなる。転送リクエスト信号制御回路４０はフ
リップ・フロップ回路、転送ワード・レジスタ３０はシ
フト・レジスタである。

一方、ＲＲＡＭ−３Ａ間転送制御回路２８は、ＲＡＭア
クセス先頭アドレス・レジスタ３１と、ＲＲＡＭ−３Ａ
間転送および転送方向の制御回路４３からなる。ＲＡＭ
アクセス先頭アドレス・レジスタ３１はフリップ・フロ
ップ回路である。

デュアルポート・ビデオＲＡＭ２０は、ＳＡＭ２２、Ｒ
ＡＭ２３、および、二つのドライバ（４４および４５）
からなる。この説明図では、デュアルポート・ビデオＲ
ＡＭ２０内のＳＡＭ２２のポートに接続するシステムＡ
１のみを記述し、ＲＡＭ２３側のポートに接続するシス
テムＢ２は省いている。システムＢ２−ＲＡＭ２３間の
データ転送の説明は、通常の書き込み／読み出し処理を
ＲＡＭ制御回路２９の制御に従って実行するので、ここ
では省略するものとする。

システムＡ１のデータ入出力端子（ＤＡＴＡ）はデュア
ルポー１・・ビデオＲＡＭ２０内のＳＡＭ２２と結ばれ
、双方向のデータ通信を行なう。また、システムＡ１の
同期信号端子もＳＡＭ２２と接続され、転送データの同
期をとる信号をＳＡＭ２２に送る。

デュアルポート・ビデオＲＡＭ２０内のＳＡＭ２２のＤ
ＡＴＡ端子とＲＡＭ２３のＤＡＴＡ端子は、例えば１ワ
一ド幅の転送が可能である。そして、ＳＡＭ２２−ＲＡ
Ｍ２３間の転送方向を指定するために、それぞれのデー
タ線は二つに分岐され、それぞれ、ドライバ４４および
ドライバ４５を介してＳＡＭ２２のＤＡＴＡ端子とＲＡ
Ｍ２３のＤＡＴＡ端子をつないでいる。ドライバ４４と
ドライバ４５の接続方向は互いに逆向きになっており、
それぞれ、ＲＲＡＭ−３Ａ間転送および転送方向の制御
回路４３からの信号線（ＳＥ）が接続されている。ドラ
イバ４４は、ＳＥが低レベルのとき、ＳＡ、Ｍ２２→Ｒ
ＡＭ２３の方向にデータを通す。一方、ドライバ４５に
はＳＥが負論理で接続されており、ＳＥが高レベルのと
き、ＲＡＭ２３→ＳＡＭ２２の方向にデータ転送が可能
になる。

次に、制御回路の回路接続を説明する。

まず、ＣＰＵ２６のＴＣＲＷ端子（転送ワード・レジス
タ書き込み信号端子）は、ＳＡＭ制御回路２７内の転送
リクエスト信号制御回路４ｏと転送ワード・レジスタの
し端子に接続され、転送ワードを書き込むタイミング信
号を送る。また、ＣＰ　Ｕ　２６のＴＡＲＷ端子（ＲＡ
Ｍアクセス先頭アドレス・レジスタ書き込み信号端子）
は、ＲＡＭＳＡＭ間転送制御回路２８内のＲＡＭアクセ
ス先頭アドレス・レジスタ３１のＣＰ端子と、ＳＡＭ制
御回路２７内のＯＲ端子４２に接続され、ＲＡＭアクセ
ス先頭アドレスを書き込むタイミング信号を送る。

また、ＣＰＵ２６（７）ＤＡＴＡ端子は、ＳＡＭ制御回
路２７内の転送ワード・レジスタ３ｏの１〕端子、およ
び、ＲＲＡＭ−３Ａ間転送制御回路２８のＲＡＭアクセ
ス先頭アドレス・レジスタ３１のＤ端子ん接続されてい
る。転送ワード数のデータや、ＲＡＭアクセス先頭アド
レスのデータがＣＰう２６のＤＡＴＡ端子から送られる
。ＣＰＵ２６のＤλＲ端子は、ＲＲＡＭ−３Ａ間転送制
御回路２８のＲＲＡＭ−３Ａ間転送および転送方向の制
御回路４３に接続され、デュアルポート・ビデオＲＡＭ
２０内での内部転送方向（ＲＡＭ→ＳＡＭ、あるいは、
ＳＡＭ→ＲＡＭ）を示す信号を送る。

一方、ＳＡＭ制御回路２７内の転送リフニス１〜信号制
御回路４０のＴＲＥＱ端子は、システムＡ１と接続され
、ＣＰＵ２６からの転送ワード・レジスタ書き込み信号
（ＴＣＲＷ）の入力を受けて、システムＡ１に対して転
送要求信号を出力する。

また、ＳＡＭ制御回路２７内の転送ワード・レジスタ３
０への入力としては、ＣＰＵ２６からの転送ワード・レ
ジスタ書き込み信号（ＴＣＲＷ）とデータ（ＤＡＴＡ）
のほかに、ＣＰ信号（クロック・パルス信号）がある。

そして、出力としてＱ端子から転送ワード数を出力する
。この出力（Ｑ）は否定入力のＡＮＤゲート４１に入力
される。この否定入力ＡＮＤゲート４１によって、転送
ワード・レジスタ３０から出力われた転送ワード数がＯ
になったときに、否定入力ＡＮＤゲート４１ば高レベル
（’１’）を出力する。

この出力は３人力ＯＲゲート４２に出力される。

ＯＲゲート４２の他の二つの入力端子は、システムＡＩ
のＴＥＮＤ端子（転送終了信号端子）、および、ＣＰＵ
２６のＴＡＲＷ端子（ＲＡＭアクセス先頭アドレス・レ
ジスタ書き込み信号）と接続されている。３人力ＯＲゲ
ート４２の出力ば、ＲＡ、　Ｍ−３Ａ　Ｍ間転送および
転送方向の制御回路４３の入力信号となり、ＳＡＭ−Ｒ
ＡＭ間転送の起動、あるいはＳＡＭ−ＲＡＭ間転送の完
了を示す信号となる。

ＲＲＡＭ−３Ａ間転送制御回路２８内のＲＡＭアクセス
先頭アドレス・レジスタ３１の入力はＣＰＵ２６からの
ＴＡＲＷ信号（ＲＡＭアクセス先頭アドレス・レジスタ
書き込み信号）とデータ（ＤＡＴＡ）であり、出力とし
て、ＲＡＭのアドレス信号（ＭＡ端子）をデュアルポー
１・・ビデオＲＡＭ２０内のＲＡＭ２３に送る。

一方、ＲＲＡＭ−３Ａ間転送制御回路２８内のＲＲＡＭ
−３Ａ間転送および転送方向の制御回路４３０入力とし
ては、前述した３人力ＯＲゲート４２の出力信号と、Ｃ
ＰＵ２６からの転送方向指定信号（ＤλＲ）がある。そ
して、この制御回路４３は、ＳＡＭ−ＲＡＭ間方向制御
信号（ＳＥ端子）と、ＲＡＳ信号、ＣＡＳ信号、ＴＲ１
０Ｅ信号、書き込みエネーブル信号（ＷＥ端子）を出力
する。

ＳＡＭ−ＲＡＭ間方向制御信号（ＳＥ端子）は、ＳＡＭ
−ＲＡＭ間にある二つのドライバ（４４および４５）の
ドライブ信号となり、この信号が低レベル（“Ｏ”）の
ときＲＡＭ→ＳＡＭ方向に、高レベル（“１′）のとき
ＳＡＭ→ＲＡＭ方向に転送方向が指定される。この他の
出力信号（ＲＡＳ信号、ＣＡＳ信号、Ｔ　Ｒ１０Ｅ信号
、ＷＥ倍信号はすべてＲＡＭ２３の入力信号となり、Ｒ
Ａ２３の制御に使用される。

次に、システムＡ１からデータが転送される場合のこの
制御回路の動作を説明する。

まず、システムＡ１からＣＰＵ２６に対してデータ転送
要求が出される（第３図（ａ）のＳｌ）。

すると、ＣＰＵ２６はＴＡＲＷ端子とＤＡＴＡ端子から
、それぞれ、ＲＡＭアクセス先頭アドレス・レジスタ書
き込み信号（ＴＡＲＷ）とＲＡＭアクセス先頭アドレス
・データを出力する。ＴＡＲＷ信号はＲＡＭアクセス先
頭アドレス・レジスタ３１および３人力ＯＲゲート４２
に入力される。

この信号を受けて、ＲＡＭアクセス先頭アドレス・レジ
スタ３１はレジスタに先頭アドレスをセットシ（第３図
（ａ）の３２）、ＲＡＭ２３に対してＲＡＭのアドレス
信号（ＭＡ）を出力する。３人力ＯＲゲート４２の出力
は、ＴＡＲＷ信号が高レベル（“１”）の間、高レベル
（′１”）になる。この信号によって、ＲＲＡＭ−３Ａ
間転送および転送方向の制御回路４３はＲＲＡＭ−３Ａ
間転送の処理を起動することになる。

ＣＰＵ２６は、次に、転送方向指定信号をＤλＲ端子か
ら出力する。この信号はＲＲＡＭ−３Ａ間転送および転
送方向の制御回路４３に入力され、ＲＲＡＭ−３Ａ間転
送および転送方向の制御回路４３は、この入力信号に従
って、ＳＡＭ−ＲＡＭ間方向制御信号をＳＥ端子から出
力する。今、ＳＥ端子は高レベル（“１゛）となり、Ｓ
ＡＭ→ＲＡＭ方向に転送方向が設定される（第３図（ａ
）の３３）。

次に、ＣＰＵ２６は、ＴＣＲＷ端子とＤＡＴＡ端子から
、それぞれ、転送ワード・レジスタ書き込み信号と転送
ワード数データを出力する。この二つの信号は転送ワー
ド・レジスタ３０に送られ、転送ワード数がレジスタに
セットされる（第３図（ａ）の３４）。

転送ワード・レジスタ書き込み信号（ＴＣＲＷ）は、ま
た、転送リクエスト信号制御回路４０に入力され、転送
リクエスト信号制御回路４０はシステムＡ１に対して転
送要求信号（ＴＲＥＱ）を出力する。この信号（ＴＲＥ
Ｑ）を受けて、システムＡ１はデータ転送を開始する（
第３図（ａ）の３５）。システムＡ１からのデータ転送
が終了すると、システムＡ１はＴＥＤＮ端子から転送終
了信号を出力する（第３図（ａ）の３６）。この信号（
高レベル）は３人力ＯＲゲート４２に入力される。そし
て、３人力ＯＲゲート４２の出力が高レベル（“１”）
となり、ＲＲＡＭ−３Ａ間転送および転送方向の制御回
路４３の入力が高レベルになる。これによってＳＡＭ→
ＲＡＭＲＡＭ少データ転送される（第３図（ａ）の３７
）。

ＳＡＭ→ＲＡＭのデータ転送の間、転送ワード・レジス
タ３０には１ワード転送されるごとにクロック・パルス
ＣＰが入力され、その都度、ワード数がダウン・カウン
トされる。すべてのデータがＳＡＭ２２→ＲＡＭ２３に
転送された時点でカウンタは′０”　となる。出力Ｑが
０゛になると、否定入力ＡＮＤゲート４１の出力が１゛
　となり、３人力ＯＲゲート４２の出力も１゛となる。

この信号がＲＲＡＭ−３Ａ間転送および転送方向の制御
回路４３に入力され、ＲＲＡＭ−３Ａ間転送の終了が通
知される。

以上の動作で転送データのＲＡＭ２３への転送が完了す
る。その後、ＣＰＵ２６がシステムＢ２に対してＲＡＭ
２３の読み出し要求を出しく第３図（ａ）の８８）、シ
ステムＢ２がＲＡＭ２３からデータを読み出すことによ
って、システムＡ１からシステムＢ２へのデータ転送が
完了する。

システムＢ２からシステムＡ１へデータを転送する場合
の制御回路の動作を次に説明する。説明は、転送データ
がシステムＢ２からＲＡ、Ｍ２３に転送され（第３図（
ｂ）の５ＩＯ１Ｓ１１）、この転送が完了した（第３図
（ｂ）の５１２）した時点から始める。

ＲＡＭ２３へのデータ転送終了通知をＣＰＵ２６が受け
取ると、ＣＰＵ２６は、ＴＡＲＷ端子とＤＡＴＡ端子か
ら、それぞれ、ＲＡＭアクセス先頭アドレス・レジスタ
書き込み信号（ＴＡＲＷ）とＲＡＭアクセス先頭アドレ
ス・データを出力する。ＴＡＲＷ信号はＲＡＭアクセス
先頭アドレス・レジスタ３１および３人力ＯＲゲート４
２に入力される。この信号を受けて、ＲＡＭアクセス先
頭アドレス・レジスタ３１はレジスタに先頭アドレスを
七ットシ（第３図（ｂ）の３１３）、ＲＡＭ２３に対し
てＲＡＭのアドレス信号（ＭΔ）を出力する。３人力Ｏ
Ｒゲート４２の出力は、ＴＡＲＷ信号が高レベル（“１
゛）の間、高レベル（１′）になる。この信号によって
、ＩマＡＭＳＡＭ間転送および転送方向の制御回路４３
ばＲＲＡＭ−８Ａ間転送の処理を起動することになる。

ＣＰｔＪ２６ば、次に、転送方向指定信号をＤλＲ端子
から出力する。この信号はＲＲＡＭ−３Ａ間転送および
転送方向の制御回路４３に入力され、ＲＲＡＭ−３Ａ間
転送および転送方向の制御回路４３は、この入力信号に
従って、ＳＡＭ−ＲＡＭ間方向制御信号をＳＥ端子から
出力する。今、ＳＥ端子は低レベル（’Ｏ’　）となり
、ＲＡＭ−＋ＳＡＭ方向に転送方向が設定される。転送
方向が決定されると、ＲＡＭ２３→ＳＡＭ２２へのデー
タ転送が開始される（第３図（ｂ）の８１４）。転送が
完了すると、ＣＰＵ２６は、ＴＣＲＷ端子とＤＡＴＡ端
子から、それぞれ、転送ワード・レジスタ書き込み信号
と転送ワード数データを出力する。

この二つの信号は転送ワード・レジスタ３０に送られ、
転送ワード数がレジスタにセットされる（第３図（ｂ）
の８１５）。

転送ワード・レジスタ書き込み信号（ＴＣＲＷ）は、ま
た、転送リクエスト信号制御回路４０に入力され、転送
リクエスト信号制御回路４０はシステムＡＩに対して転
送要求信号（ＴＲＥＱ）を出力する。この信号（ＴＲＥ
Ｑ）を受けて、システムＡＩはＳＡＭ２２からのデータ
読み出しを開始しく第３図（ｂ）の３１６）、転送ワー
ド・レジスタにセットされたワード数分のデータを５Ａ
２２から読み出す。以上の動作によって、システムＢ２
からシステムＡ１への転送が完了する。

〔発明の効果〕

本発明によって、１個のデュアルポート・ビデオＲＡＭ
だけを使用して転送速度の異なる２システム間のデータ
転送が可能になり、転送速度可変のＦＩＦ○メモリを使
用するよりも安価にデータ転送システムを構成すること
が可能になる。また、デュアルポート・ビデオＲＡＭを
使用することにより、ＲＲＡＭ−３Ａ間の内部転送をブ
ロック単位に行なうことができ、通常のＲＡＭとバッフ
ァ・メモリを使用したデータ転送よりも転送速度が向上
する。さらに、ＣＰＵはデータ転送の要求とデータ転送
の終了の監視を行なうだけなので、データ転送中は他の
処理を実行可能であり、ＣＰうの処理性能が向上する。

【図面の簡単な説明】

第１図は本発明のブロック図、第２図は一実施例のシステム構成図、第３図は一実施例のフローチャート、第４図は転送制御回路の説明図、第５図は従来の方式の説明図。１・・・システムＡ１２・・・システムＢ１３・・・データ転送装置、４・・・転送速度変換手段、５・・・制御手段。

Claims

【特許請求の範囲】１）転送速度の異なる二つのシステム、システムＡ（１
）およびシステムＢ（２）の間のデータ転送を行なうデ
ータ転送装置（３）において、データ転送速度を変換し
て、システムＡ（１）−システムＢ（２）間のデータ転
送を実行する転送速度変換手段（４）と、前記転送速度変換手段（４）のデータ転送処理を制御す
る制御手段（５）とを有することを特徴とする通信制御
方式。２）前記転送速度変換手段（４）は、一つのシリアル・
アクセス・メモリ（ＳＡＭ）と一つのランダム・アクセ
ス・メモリ（ＲＡＭ）からなるデュアルポート・ビデオ
ＲＡＭで構成し、二つのシステムのうちの一方のシステ
ムＡ（１）を該ＳＡＭポートに、他方のシステムＢ（２
）を該ＲＡＭポートに接続し、システムＡ（１）→シス
テムＢ（２）方向のデータ転送の場合には、システムＡ
（１）からの転送データをまずＳＡＭに蓄え、これをＲ
ＡＭに内部転送したのち、システムＢ（２）に転送し、
一方、システムＢ（２）→システムＡ（１）方向のデー
タ転送の場合には、システムＢ（２）からの転送データ
をまずＲＡＭに蓄え、これをＳＡＭに内部転送したのち
、システムＡ（１）に転送することにより、両システム
間の双方向データ転送を実行する請求項１記載の通信制
御方式。３）前記制御手段（５）は、転送データを前記転送速度
変換手段（４）のＲＡＭに蓄積する際の先頭アドレスを
内部に有するＲＡＭ先頭アドレス設定レジスタに設定す
る請求項１記載の通信制御方式。４）前記制御手段（５）は、転送データを前記転送速度
変換手段（４）のＳＡＭに蓄積する際の転送データ・ワ
ード数を内部に有する転送ワード数設定レジスタに設定
する請求項１記載の通信制御方式。５）前記制御手段（５）は、システムＡ（１）から前記
転送速度変換手段（４）内のＳＡＭへの転送データ書き
込みコマンドを受け取った場合に、ＲＡＭ先頭アドレス
設定レジスタへの先頭アドレスの設定、ＳＡＭ−ＲＡＭ
間内部転送方向の設定（ＳＡＭ→ＲＡＭ方向）、転送ワ
ード数設定レジスタへのワード数設定を実行し、システ
ムＡ（１）からＳＡＭへのデータ転送完了後、ＳＡＭ→
ＲＡＭへのデータ転送を実行し、ＲＡＭからの転送デー
タ読み出しをシステムＢ（２）に要求する請求項１記載
の通信制御方式。６）前記制御手段（５）は、システムＢ（２）からシス
テムＡ（１）へのデータ転送の場合に、ＳＡＭからシス
テムＡ（１）へのデータ読み出しコマンドを受け取ると
、ＲＡＭ先頭アドレス設定レジスタへの先頭アドレスの
設定、ＲＡＭ→ＳＡＭ方向の内部転送を実行し、転送ワ
ード数設定レジスタへのワード数設定後、ＳＡＭからシ
ステムＡ（１）へ転送データを読み出し、転送する処理
を起動する請求項１記載の通信制御方式。