JPH04365160A

JPH04365160A - データ転送装置

Info

Publication number: JPH04365160A
Application number: JP3141522A
Authority: JP
Inventors: Kenji Hirahata; 平畑　健児; Katsuyoshi Onishi; 大西　勝善; Ken Watabe; 謙渡部; Toshihiko Ogura; 敏彦小倉; Naoya Ikeda; 尚哉池田; Hiromichi Enomoto; 博道榎本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-06-13
Filing date: 1991-06-13
Publication date: 1992-12-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、通信ネットワ−クと情
報処理装置等の上位装置との間に備えられ、上位装置と
通信ネッットワ−クとの通信を制御するデータ転送装置
に関するものである。

【０００２】

【従来の技術】従来のデータ転送装置としては、特開昭
６２−１６５４５１号公報記載の装置が知られている。

【０００３】一般にデータ転送装置においては、備えた
伝送用メモリに上位装置よりの転送データを格納し、こ
れを内部プロセッサで処理して通信ネットワ−クに送出
する。

【０００４】そこで、このような伝送用メモリを介した
処理を行なうために、前記特開昭６２−１６５４５１号
公報記載の装置は、上位装置と内部プロセッサの双方が
、競合制御用のゲ−トを介して、伝送用メモリにアクセ
ス可能なように構成している。

【０００５】

【発明が解決しようとする課題】しかし、前記特開昭６
２−１６５４５１号公報記載の技術によれば、上位装置
と内部プロセッサが伝送用メモリで競合した場合、上位
装置は、データ転送を行いたくてもデータを送出できな
いことがあり、上位装置における処理効率の低下を招く
という問題があった。

【０００６】ところで、データ伝送装置は、適用される
ネットワ−クや上位装置によって、要求される処理のレ
ベルが異なる。すなわち、通信プロトコルにおける１の
レイヤについての処理のみを要求される場合や、さらに
その上のレイヤについての処理も共に要求される場合等
がある。

【０００７】ここで、データ転送装置において、通信プ
ロトコル上の複数のレイヤの処理を行なう場合、１つの
プロセッサによりこれを実現すると、各レイヤの処理を
逐次的にしか行なえず、処理効率が悪い。一方、複数の
プロセッサにより実現すると、伝送用メモリにおいて、
各プロセッサのアクセス競合が生じて処理効率が低下す
る。

【０００８】また、さらに、適用されるネットワ−クや
上位装置が同じであっても、上位装置で実行されるアプ
リケ−ション等によって、要求される処理のレイヤが異
なる場合がある。この場合、データ処理装置を、要求さ
れるであろう最上位のレイヤまで対応可能なように構成
し、この構成によって上位レイヤの処理を省くことによ
り、下位レイヤのみの処理を行なうことも考えられるが
、これでは、本来下位レイヤの処理に必要な時間を超え
る処理時間が必要となる。

【０００９】そこで、本発明は、伝送用メモリついての
アクセスの競合を可能な限り排除するとができるデータ
伝送装置を提供することを第１の目的とする。

【００１０】また、併せて、データ転送装置が行なう処
理レベルに関する多様な要求に、効率良く応えることの
できるデータ転送装置を提供することを第２の目的とす
る。

【００１１】

【課題を解決するための手段】前記第１の目的達成のた
めに本発明によって提供される代表的なものは次のよう
なデータ転送装置である。

【００１２】すなわち、上位装置が通信データの転送に
用いるシステムバスと、通信路とにそれぞれ独立に接続
され、前記上位装置の前記通信路を用いたデータ伝送を
制御するデータ転送装置であって、独立した２つのアク
セスポ−トを有し、書き込み動作と読み出し動作とを独
立して行なうことのできるＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ
−Ｆｉｒｓｔ−Ｏｕｔ）メモリと、該ＦＩＦＯメモリを
対象とするデータ転送を制御する制御手段と、データ転
送装置が通信データの内部処理に用いる内部バスとを備
え、前記ＦＩＦＯメモリの２つのアクセスポ−トのうち
の１つのアクセスポ−トは、前記上位装置が用いるシス
テムバスに接続され、他の１つのアクセスポ−トは前記
内部バスに接続されており、前記制御手段は、前記上位
装置と前記ＦＩＦＯメモリとの通信データの転送と、Ｆ
ＩＦＯメモリと内部バスとの通信データの転送との実行
を、両転送の転送期間が重複可能なように、独立して制
御することを特徴とするデータ転送装置である。

【００１３】また、前記第２の目的達成のために、本発
明によって提供される代表的なものは、次のようなデー
タ転送装置である。

【００１４】すなわち、上位装置が通信データの転送に
用いるシステムバスと、ネットワ−クとにそれぞれ独立
に接続され、前記上位装置の前記通信路を用いたデータ
伝送を制御するデータ転送装置であって、内部バスと、
前記上位装置が用いるシステムバスに接続されたアクセ
スポ−トと、前記内部バスに接続されたアクセスポ−ト
との、相互に独立に動作可能な２つのアクセスポ−トを
有し、上位装置よりシステムバスを介して連続して転送
される通信データを順次格納するＦＩＦＯ（Ｆｉｒｓｔ
−Ｉｎ−Ｆｉｒｓｔ−Ｏｕｔ）メモリと、内部バスに接
続され、内部バスを介して、ＦＩＦＯメモリより転送さ
れる通信データのフレ−ム処理を行なうプロセッサと、
内部バスに接続され、内部バスを介してプロセッサより
転送される、フレ−ム処理を施された通信データを格納
する伝送用メモリと、伝送用メモリとＦＩＦＯメモリの
いずれかに選択的に接続可能であって、前記プロセッサ
がフレ−ム処理を行なわない場合はＦＩＦＯメモリに接
続され、ＦＩＦＯメモリより転送された通信データを格
納し、前記プロセッサがフレ−ム処理を行なう場合は伝
送用メモリに接続され、伝送用メモリより転送された通
信データを格納する通信バッファメモリと、通信バッフ
ァメモリに格納された、通信データをネットワ−クに送
出するネットワ−ク制御部とを有することを特徴とする
データ転送装置である。

【００１５】

【作用】本発明に係るデータ処理装置によれば、独立し
た２つのアクセスポ−トを有し、書き込み動作と読み出
し動作とを独立して行なうことのできるＦＩＦＯ（Ｆｉ
ｒｓｔ−Ｉｎ−Ｆｉｒｓｔ−Ｏｕｔ）メモリを、上位装
置とデータ転送装置との間の入出力バッファとして用い
、上位装置とデータ転送装置とがそれぞれ異なるアクセ
スポ−トを用いることにより、両者のアクセス競合を排
除し、制御手段が、前記上位装置と前記ＦＩＦＯメモリ
との通信データの転送と、ＦＩＦＯメモリと内部バスと
の通信データの転送との実行を、両転送の転送期間が重
複可能なように、独立して制御することによりデータ転
送処理を高速に行なう。

【００１６】また、本発明に係るデータ転送装置によれ
ば、通信バッファメモリを、伝送用メモリとＦＩＦＯメ
モリのいずれかに選択的に接続可能なように設け、前記
プロセッサがフレ−ム処理を行なわない場合はＦＩＦＯ
メモリに接続され、ＦＩＦＯメモリより転送された通信
データを格納し、前記プロセッサがフレ−ム処理を行な
う場合は伝送用メモリに接続され、伝送用メモリより転
送された通信データを格納するようにすることにより、
フレ−ム処理を要求される場合は、プロセッサによるフ
レ−ム処理を可能とするとともに、フレ−ム処理を要求
されない場合には、直接、通信バッファメモリに上位装
置よりの通信データを転送することにより、不要な転送
処理を省き、処理の高速化を図る。

【００１７】

【実施例】以下、本発明に係るデータ転送装置の一実施
例を説明する。

【００１８】まず、図１に本実施例に係るデータ転送装
置を用いた情報処理システムの構成を示す。

【００１９】図示するように、本情報処理システムは、
データ転送装置３と、データ転送装置３を用いてＦＤＤ
Ｉ（Ｆｉｂｅｒ−Ｄｉｓｔｒｉｂｕｔｅｄ−Ｄａｔａ−
Ｉｎｔｅｒｆａｃｅ）やＬＡＮ（Ｌｏｃａｌ−Ａｒｅａ
−Ｎｅｔｗｏｒｋ）等のネットワーク伝送路３８と通信
を行なう上位装置１とより構成される。

【００２０】データ転送装置３と、上位装置１はシステ
ムバス２で接続される。また、このシステムバス２上に
は、上位装置１が利用する他のＩ／Ｏ装置２１、２２が
接続される。

【００２１】上位装置１は、ＣＰＵ１１と主記憶装置１
２を備えている。

【００２２】データ転送装置３は、インタフェ−ス装置
３１、メモリアクセス装置３２、伝送用メモリ３３、プ
ロセッサ３４、通信データバッファ３６、ネットワ−ク
制御部３７、ラッチ回路３５２を備えている。

【００２３】インタフェ−ス装置３１は、システムバス
２に接続されている。また、バスインタフェース装置３
１、メモリアクセス装置３２、伝送用メモリ３３、プロ
セッサ３４は内部バス３０で接続されている。また、通
信データバッファ３６と、ネットワ−ク制御部３７、ラ
ッチ回路３５２は、メモリバス３５１によって接続され
ている。

【００２４】また、インタフェース装置３１とメモリア
クセス装置３２とラッチ回路は接続されており、メモリ
アクセス装置３２と伝送用メモリ３３とは接続されてい
る。

【００２５】ネットワ−ク制御部３７は、ネットワーク
伝送路３８に接続している。

【００２６】バスインタフェース装置３１は、内部にＦ
ＩＦＯを備える。ＦＩＦＯは，独立にアクセス動作可能
なデュアルポ−トを備えたＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ
−Ｆｉｒｓｔ−Ｏｕｔ）メモリである。また、このＦＩ
ＦＯの容量はシステムＩＰＬによる初期化において設定
される。または、後述するＤＭＡ（Ｄｉｒｅｃｔ−Ｍｅ
ｍｏｒｙ−Ａｃｃｅｓｓ）転送等、実際のデータ転送の
開始時に、プロセッサ３４もしくはＣＰＵ１１によって
設定される。

【００２７】プロセッサ３４はデータ伝送装置３を制御
する。なお、プロセッサ３４は内部バス３０については
恒常的にバスマスタである。メモリアクセス装置３２は
、伝送用メモリ３３と通信データバッファ３６間の転送
を行う。

【００２８】以下、本実施例に係るデータ転送装置の動
作について説明する。

【００２９】まず、上位装置１がデータ伝送装置３に対
してデータの転送を行う場合の動作について説明する。

【００３０】データ転送装置３は、上位装置１から受け
取った転送データを、一旦記憶して処理する。本実施例
に係るデータ転送装置は、この転送データの処理モ−ド
を２つ用意する。すなわち、伝送用メモリ３３と通信デ
ータバッファ３６の双方を用いて転送データを処理する
メモリ２段構成モードと、通信データバッファ３６のみ
を用いて転送データを処理するメモリ１段構成モ−ドの
２つのモ−ドを設ける。

【００３１】以下、第１の動作例を、図１と図６に示す
フロ−チャ−トを参照しながら説明する。

【００３２】第１の動作例では、メモリ２段構成モード
で、転送データを処理する。

【００３３】この場合、上位装置１のＣＰＵ１１は、転
送先のアドレスとしてプロセッサ３４のアドレスを発行
する（ステップ６１）。

【００３４】さて、この転送先アドレスとデ−タとライ
ト信号をシステムバス２から受け取ったバスインタフェ
ース装置３１は、データを内部のＦＩＦＯに順次格納す
る（ステップ６２）。また、システムバス上にデ−タア
クノレッジ信号を発行し、デ−タを受けたことを上位装
置１に通知する。

【００３５】なお、上位装置１とデータ転送装置間の転
送を高速に行うために、システムバス２上のデータ転送
はバーストモードで行うようにしてもよい。この場合、
転送先アドレス１つに対して転送データが、たとえば４
つ転送される。また、バーストのハンドシェーク信号を
制御計算器１とデータ転送装置３のインタフェ−ス装置
３１間で送受することにより転送データ切り替えのタイ
ミングを取るようにする。

【００３６】以上の動作をフェーズ１とする（図１、符
号ａ）。

【００３７】さて、データ転送装置３のバスインタフェ
ース装置３１は、上位装置１より受け取った転送先アド
レスより、データ転送装置３内における転送デ−タの転
送先をプロセッサ３４と判断する。

【００３８】そして、バスインタフェース装置３１は、
転送データを内部のＦＩＦＯに受け取りつつ（ステップ
６２）、格納した転送データ順次取り出し、内部バス３
０を介してプロセッサ３４に送る（図１、符号ｂ）（ス
テップ６３）。なお、たとえばインタフェ−ス装置を構
成するＬＳＩのピン数の都合の為、インタフェース装置
３１が内部バス３０に接続しない構成とした場合は、メ
モリアクセス装置３２を介して、プロセッサ３４に送る
ようにする。

【００３９】バスインタフェース装置３１からプロセッ
サ３４へのデータの転送は、次のように行なわれる。図
６には、動作手順を示す。

【００４０】バスインタフェース装置３１は、１単位の
データ（たとえば３２ビットのデータ）を受け取った時
点（ただし、プロセッサ３４がバーストモードをサポー
トしている場合には、バースト転送の単位となるデ−タ
が蓄えられた時点）で、まずプロセッサ３４に対して割
込み信号を発行する（ステップ６３）。

【００４１】これを受けたプロセッサ３４は、バスイン
タフェース装置３１内のデータをリードする状態に入る
。そして、プロセッサ３４は、内部バス３０に対し、内
部バス上におけるインタフェース装置３１のアドレスを
送出し、データアクセスを求めるデ−タリクエスト信号
を発行する。デ−タリクエスト信号を受けると（ステッ
プ６４）、バスインタフェース装置３１はデータレディ
信号を発行するとともに、ＦＩＦＯのデータを内部バス
上に送出する（ステップ６５）。プロセッサ３４は、内
部バス上に送出されたデータを、プロセッサ３４の内部
のレジスタまたはバッファに格納する。このように、Ｆ
ＩＦＯを上位装置との入出力バッファに用いることによ
り、伝送用メモリ３３において、上位装置１とプロセッ
サ３４のアクセス競合を排除することができる。なお、
ＦＩＦＯを独立にアクセス動作可能なデュアルポ−トの
ＦＩＦＯメモリとして構成しているので、ＦＩＦＯにお
ける競合は問題とならない。

【００４２】プロセッサ３４は、内部のレジスタまたは
バッファが、インタフェ−ス装置３１よりのデータによ
りフルになるまで、以上の動作を繰り返す（ステップ６
６、６７）。

【００４３】また、プロセッサ３４は、バスインタフェ
ース装置３１とのデータ転送を行なっていない期間に、
内部のレジスタまたはバッファに格納したデータに対し
てフレーム処理（たとえばヘッダの付加等）を行う。

【００４４】以上の動作を、フェーズ２とする。

【００４５】さて、プロセッサ３４において内部のレジ
スタまたはバッファにインタフェ−ス装置３１よりのデ
ータがフルに格納された時点で、プロセッサ３４の行な
うべき処理は終了している。そこで、プロセッサ３４は
、処理を施したデータを内部バス３０を用いて伝送用メ
モリ３３に転送する（ステップ６８）（図１符号ｃ）。この時のアクセスは通常のＲＡＭ書き込み動作と同じで
ある。

【００４６】この、伝送用メモリ３３への転送をフェー
ズ３とする。なお、フェーズ３を行っている期間中も、
前記フェーズ１はインタフェ−ス３１により実行されて
いる。

【００４７】以上のフェーズ１からフェーズ３の実行を
時間的に示したものが図５である。図示するように、ま
ずフェーズ１が始まり、それより少し遅れてフェーズ２
が始まる。この遅れは（システムバス２側でバーストモ
ードをサポートしていれば）インタフェース装置内にバ
ーストの一単位デ−タが蓄えられる時間である。図示す
るように、フェ−ズ２は断続的に行なわれる。これは、
フェーズ１で行なわれるシステムバス上の転送の速度に
比べ、フェ−ズ２で行なわれる内部バス３０上の転送の
速度の方が速いからである。システムバス２上の転送の
速度は、次の理由により内部バス３０に比べ高速にする
のが難しい。

【００４８】すなわち、前述したように、他のＩ／Ｏ装
置２１、２２等も接続されるため負荷が大きい。また、
システムバス２上の転送速度は、接続されたＩ／Ｏ装置
のうち再低速のＩ／Ｏ装置の転送速度に合わせる必要も
ある。

【００４９】さて、フェーズ２のあとフェーズ３が始ま
るが、この間もフェーズ１は連続的に行われる。ただし
、システムバス２上のデータ転送をバースト転送で行な
う場合、上位装置１は、バ−スト転送の単位毎に、シス
テムバス上の他のＩ／Ｏ２１、２２、、とにアクセスす
ることがある。

【００５０】すなわち、上位装置１よりデータ転送装置
３へのデータ転送は、データ転送装置の内部処理によっ
て妨げられない。したがい、これによりシステムバス２
の転送速度の低さをカバーすることができる。

【００５１】フェーズ３が終わった時点で、伝送用メモ
リ３３にはプロセッサ３４によりフレ−ム処理を施され
たデータ記憶されている。

【００５２】プロセッサ３４は、フェーズ３が終わると
次のフェーズ３のために（または伝送路３７へのデ−タ
送出のために）伝送用メモリ３３内のデ−タを移動させ
る必要がある。

【００５３】そこで、メモリアクセス装置３２のレジス
タに１．伝送用メモリのデ−タ先頭番地、２．転送先ア
ドレス（通信データバッファ３６）、３．転送量を設定
し、伝送用メモリ３３内のデータの通信データバッファ
３６への転送を指示する。

【００５４】指示した後は、プロセッサ３４は転送に関
与しない。一方、転送を指示されたメモリアクセス装置
３２は、設定された内容に従い、自ら伝送用メモリ３３
と通信データバッファ３６をアクセスして転送を行う。

【００５５】このように転送にプロセッサが関与しない
ようなデータ転送を、一般にＤＭＡ（Ｄｉｒｅｃｔ　　
Ｍｅｍｏｒｙ　　Ａｃｃｅｓｓ）転送といい、メモリア
クセス装置３２の重要な機能となる。

【００５６】通信データバッファ３６は、ネットワ−ク
制御部３７の制御下で、制御ネットワーク伝送路３８と
、直接的にデータの送受を行うメモリである。

【００５７】このように、ネットワ−ク制御部３７が取
り扱うデータを格納するメモリを、伝送用メモリ３３と
は別に設け、伝送用メモリ３３と通信データバッファ３
６間で直接データ転送を行なうことにより、ネットワ−
ク制御部３７とプロセッサ３４との、メモリ上もしくは
バス上での競合を排除することができる。

【００５８】なお、データ制御装置の伝送用メモリ３３
から、上位装置１へのデータ転送は図７に示す処理手順
に従って、次のように行なわれる。

【００５９】すなわち、インタフェ−ス装置３１は、上
位装置１１より転送要求を受けると（ステップ７１）、
転送を要求されたアドレスをプロセッサに伝える（ステ
ップ７２）。なお、インタフェース装置３１が内部バス
３０に接続しない構成とした場合は、メモリアクセス装
置を介して、アドレスを渡すようにする（ステップ７３
）。

【００６０】プロセッサ３４は、受け取ったアドレスに
よって、伝送用メモリ３３をアクセスして、格納されて
いるデータを読み出し（ステップ７４）、インタフェ−
ス装置に渡す（ステップ７５）。

【００６１】プロセッサ３４より、データを受け取った
インタフェ−ス装置は、データをシステムバス２を介し
て制御装置に送る（ステップ７６）。

【００６２】次に、本実施例に係るデータ転送装置の第
２の動作例について説明する。

【００６３】本第２の動作例では、メモリ１段構成モ−
ドで、上位装置１よりの転送データを処理する。

【００６４】本第２の動作例の動作のようすを、図３に
示す。

【００６５】メモリ１段構成モードは、前述したメモリ
２段構成モ−ドでプロセッサ３４が行なっていたフレ−
ム処理が、上位装置１によって既に行われている場合に
用いる。

【００６６】この場合、上位装置１は、前記転送先のア
ドレスを通信データバッファ３６として、転送データを
データ転送装置３に渡す（図２符号ａ）。

【００６７】これを受け取ったバスインタフェース装置
３１は、データ転送装置３内における転送デ−タの転送
先を通信データバッファ３６と判断する。

【００６８】そして、転送データを内部のＦＩＦＯに受
け取りつつ、格納した転送データ順次取り出し、ラッチ
ゲート３５２をコントロールし、アドレス、ライト信号
を付加して、転送データをメモリバス３５１に送出する
（図２符号ｂ）。

【００６９】なお、このとき、インタフェース装置３１
はメモリバスのバスマスタとなる。そこで、通常メモリ
バス３５１のバスマスタであるネットワ−ク制御部３７
に、転送の要求があることを通知しておく。

【００７０】このバスインタフェース装置３１から伝送
用メモリ３６へのデータ転送処理は、詳細には、次のよ
うに行なわれる。

【００７１】すなわち、転送すべきデータをシステムバ
ス２から受け取ると、バスインタフェース装置３１は、
ネットワ−ク制御部３７にバスリクエスト信号を発行す
る。ネットワ−ク制御部３７は、バスリクエスト信号を
受けると、メモリバス３５１の支配権を放棄し、アクノ
レッジ信号をインタフェ−ス３１に送る。アクノレッジ
信号を受けた、インタフェ−ス装置３１はラッチゲート
３５２にイネーブル信号を発行して、メモリバス３５１
にアドレス、デ−タ、ライト信号を発行して、通信デー
タバッファにデータを書き込む。

【００７２】このように、フレ−ム処理が上位装置１に
よって既に行なわれている場合は、ＦＩＦＯより通信デ
ータバッファ３６に直接転送することにより、プロセッ
サ３４等への不要な処理を省き、高速な処理を行なうこ
とができる。

【００７３】なお、通信データバッファ３６から、上位
装置１へのデータ転送は、以上の動作と逆の径路で行な
う。

【００７４】次に、本実施例に係るデータ転送装置の第
３の動作例について説明する。

【００７５】本第３動作例では、メモリ２段構成モ−ド
で転送データを処理する。

【００７６】また、本第３動作例では、同じメモリ２段
構成モ−ドの動作である前記第１の動作例と異なり、バ
スインタフェース装置３１がＤＭＡによって、上位装置
１の主記憶装置１２と、データ転送装置３の伝送用メモ
リ３３間のデータ転送を行う。

【００７７】本第３動作例の動作のようすを図３に示す
。

【００７８】まず、プロセッサ３４は、インタフェース
装置３１のＤＭＡレジスタを設定する（図３符号ａ）。

【００７９】レジスタの設定内容は次の通りとする。

【００８０】１．ＤＭＡにおけるメモリ構成モードの種
別、２段構成モ−ドの場合’０’とする。

【００８１】２．主記憶装置の転送デ−タ格納領域の先
頭アドレス。

【００８２】３．伝送用メモリ３３の転送データ格納領
域の先頭アドレス４．転送方向（リード）５．転送データ量なお、これらのＤＭＡレジスタのうち４と５は、１つの
レジスタとして構成してもよい。

【００８３】ＤＭＡレジスタを設定されたインタフェー
ス装置３１は、ＤＭＡ転送動作を開始する。

【００８４】すなわち、システムバスリクエスト信号を
システムバス２に送出し、システムバス２のマスタ権を
獲得する。

【００８５】システムバス２より、システムバスリクエ
スト信号に対するアクノレッジ信号を受たインタフェー
ス装置３１は、システムバスのバスマスタになる。そし
て、アドレス、リード信号、データストローブ信号、バ
ースト信号を発行して主記憶装置１２にアクセスして、
転送データをシステムバス２上に読みだす（図３符号ｂ
）。

【００８６】なお、主記憶装置１２との間の転送をバー
スト転送で行なう場合、前記システムバス２からのアク
ノレッジ信号はバーストの１単位が終わるごとにネゲ−
トされてしまうため、インタフェ−ス装置３１は、終了
転送量が総転送量に達してない場合は、バーストの１単
位毎にバスリクエスト信号を発行するようにする。

【００８７】インタフェ−ス装置３１は、主記憶装置１
２より読みだしたデータを、ＦＩＦＯに一旦格納する。インタフェース装置３１は、インタフェース装置３１と
メモリアクセス装置３２間のローカルクロックに同期し
てメモリアクセス装置３２に対しレディ信号とともにア
ドレスを送出する。そして次のサイクルでＦＩＦＯに格
納したデ−タを送出する（図３符号ｃ）。メモリアクセ
ス装置３２は、受け取ったアドレスによって、伝送用メ
モリ３３に受け取ったデータを書き込む。

【００８８】一方、プロセッサ３４は、メモリアクセス
装置３２によって伝送用メモリ３３に転送データが格納
されると。伝送用メモリに格納されたデータにアクセス
し、フレ−ム処理を行なう。

【００８９】さて、インタフェ−ス装置３１は、ＤＭＡ
レジスタに設定された内容のデータ転送が終了すると、
プロセッサ３４に対しＤＭＡ終了割込みを発行する。

【００９０】これを受け、フレ−ム処理が全ての転送デ
ータについて終了していれば、プロセッサ３４は前述し
たメモリアクセス装置３２によるＤＭＡを起動し、伝送
用メモリ３３に格納されたデータを通信データバッファ
３６に転送する。

【００９１】なお、バスインタフェース装置３１のＤＭ
Ａによるデータ転送装置３の伝送用メモリ３３から上位
装置１の主記憶装置１２へのデータ転送は、次のように
行なわれる。

【００９２】この場合、プロセッサ３４は、インタフェ
−ス装置３１のＤＭＡレジスタの設定４をライトに設定
する。

【００９３】この設定により、インタフェ−ス装置３１
は、伝送用メモリ３３からデ−タを内部のＦＩＦＯに順
次リードする。また、このデ−タを１単位ＦＩＦＯに格
納した時点で、システムバスに対してバスリクエストを
発行し、上位装置１の主記憶装置１２への転送を行なう
。

【００９４】このシステムバス２上の、デ−タの流れの
向きを除いて、前述した制御装置の主記憶装置１２より
データ転送装置のインタフェ−ス装置３１へのデータ転
送と同様に行なわれる。

【００９５】次に、本実施例に係るデータ転送装置の第
４の動作例を示す。

【００９６】本第４動作例は、メモリ１段構成モ−ドの
動作例である。

【００９７】また、本第４動作例では、同じメモリ１段
構成モ−ドの動作である前記第２の動作例と異なり、イ
ンタフェース装置３１がＤＭＡによって、上位装置１の
主記憶装置１２と、データ転送装置３の通信データバッ
ファ３６間のデータ転送を行う。

【００９８】本第４動作例に係る動作のようすを図４に
示す。

【００９９】まず、上位装置１からデ−タ伝送装置の方
向にＤＭＡ転送を行う場合、前記第３動作例と同様に、
インタフェ−ス装置３１のＤＭＡレジスタに設定する（
図４符号ａ）。

【０１００】設定の内容は次の通りである。

【０１０１】１．ＤＭＡにおけるメモリ構成モード＝’
１’ ２．主記憶装置の転送デ−タ格納領域の先頭アドレス。

【０１０２】３．通信データバッファ３６の転送データ
格納領域の先頭アドレス４．転送方向（リード）５．転送データ量２．転送元アドレスＤＭＡレジスタを設定されたインタフェ−ス装置３１は
、前記第３の動作例と同様に、上位装置１の主記憶装置
１２と、自装置のＦＩＦＯとの間のデータ転送を行なう
。

【０１０３】そして、デ−タをＦＩＦＯに受けたところ
で（図４符号ａ）、ネットワ−ク制御部３７に対し、イ
ンタフェースリクエスト（以後ホストインタフェースリ
クエストという）を発行する。

【０１０４】これは、メモリバス３５１のマスタである
ネットワ−ク制御部３７に、アドレスを発行してもらう
ためのものである。ホストインタフェースリクエストは
リード用とライト用があり、この場合はリード用のホス
トインタフェースリクエストを発行する。

【０１０５】リード用のホストインタフェースリクエス
トを受けたネットワ−ク制御部３７は、そのアクノレッ
ジ信号をインタフェ−ス装置３１に返すと共に、通信デ
ータバッファ３６に対してチップセレクト、アドレス、
及びライト信号を発行する。

【０１０６】ホストインタフェースリクエストに対する
アクノレッジ信号を受けたインタフェ−ス装置３１は、
ラッチゲート３５２をイネーブルにし、ＦＩＦＯに格納
した転送データをメモリバス３５１に送出し、通信デー
タバッファに書き込む（図４符号ｃ）。

【０１０７】一方、インタフェ−ス装置３１は、ＤＭＡ
レジスタに設定された内容のデータ転送動作が終了する
と、プロセッサ３４に対し、ＤＭＡの終了割込みを発行
する。

【０１０８】なお、バスインタフェース装置３１のＤＭ
Ａによるデータ転送装置３の通信データバッファ３６か
ら上位装置１の主記憶装置１２へのデータ転送は、次の
ように行なわれる。

【０１０９】この場合、プロセッサ３４は、インタフェ
−ス装置３１のＤＭＡレジスタの設定４をライトに設定
する。

【０１１０】この設定によって、インタフェ−ス装置３
１はまず、ライト用ホストリクエスト信号をＦＤＤＩ制
御装置３７に発行する。ライト用ホストリクエスト信号
を受けたネットワ−ク制御部３７は、そのアクノレッジ
信号をインタフェ−ス装置３１に返すと共に、、通信デ
ータバッファ３６に対しチップセレクト、アドレス、及
びリード信号を発行する。これによりメモリバス３５１
には通信データバッファ３６のデータが送出される。

【０１１１】一方、ホストインタフェースリクエストに
対するアクノレッジ信号を受けたインタフェ−ス装置３
１は、ラッチゲート３５２をイネーブルに設定し、メモ
リバス３５１上のデータをＦＩＦＯに取り込む。

【０１１２】また、このデ−タを１単位ＦＩＦＯに格納
した時点で、システムバスに対してバスリクエストを発
行し、上位装置１の主記憶装置１２への転送を行なう。

【０１１３】このシステムバス２上の、デ−タの流れの
向きを除いて、前述した制御装置の主記憶装置１２より
データ転送装置のインタフェ−ス装置３１へのデータ転
送と同様に行なわれる。

【０１１４】以上のように、本実施例によれば、データ
伝送装置とシステムバスの接点にＦＩＦＯを有するイン
タフェ−ス装置を設けているので、上位装置はデ−タの
転送をスムーズに行うことができる。また、伝送装置内
におけるデ−タの流れをコントロールできるので、伝送
装置のが行なう処理レベルやメモリ容量に関して柔軟に
対応することができる。

【０１１５】

【発明の効果】以上のように、本発明によれば、伝送用
メモリについてのアクセスの競合を可能な限り排除する
とができるデータ伝送装置を提供することができる。

【０１１６】また、データ転送装置が行なう処理レベル
に関する多様な要求に、効率良く応えることのできるデ
ータ転送装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るデータ転送装置の構成
を示すブロック図である。

【図２】本発明の一実施例に係るデータ転送装置の第２
の動作例を示す説明図である。

【図３】本発明の一実施例に係るデータ転送装置の第３
の動作例を示す説明図である。

【図４】本発明の一実施例に係るデータ転送装置の第４
の動作例を示す説明図である。

【図５】本発明の一実施例に係るデータ転送装置への転
送タイミングを示す説明図である。

【図６】本発明の一実施例に係るデータ転送装置の第１
の動作例に係る転送動作の処理手順を示すフロ−チャ−
トである。

【図７】本発明の一実施例に係るデータ転送装置の伝送
用メモリからの転送動作の処理手順を示すフロ−チャ−
トである。

【符号の説明】

１　　　　　　上位装置２　　　　　　システムバス３　　　　　　データ転送装置１１　　　　ＣＰＵ１２　　　　主記憶装置３０　　　　内部バス３１　　　　インタフェース装置３２　　　　メモリアクセス制御装置３３　　　　伝送用メモリ３４　　　　プロセッサ３６　　　　通信データバッファ３７　　　　ネットワ−ク制御装置３８　　　　ネットワ−ク伝送路３１１　　ＦＩＦＯ３４１　　プロセッサ内バッファ３５１　　メモリバス３５２　　ラッチ回路

Claims

【特許請求の範囲】

【請求項１】上位装置が通信データの転送に用いるシス
テムバスと、通信路とにそれぞれ独立に接続され、前記
上位装置の前記通信路を用いたデータ伝送を制御するデ
ータ転送装置であって、独立した２つのアクセスポ−ト
を有し、書き込み動作と読み出し動作とを独立して行な
うことのできるＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ−Ｆｉｒｓ
ｔ−Ｏｕｔ）メモリと、該ＦＩＦＯメモリを対象とする
データ転送を制御する制御手段と、データ転送装置が通
信データの内部処理に用いる内部バスとを備え、前記Ｆ
ＩＦＯメモリの２つのアクセスポ−トのうちの１つのア
クセスポ−トは、前記上位装置が用いるシステムバスに
接続され、他の１つのアクセスポ−トは前記内部バスに
接続されており、前記制御手段は、前記上位装置と前記
ＦＩＦＯメモリとの通信データの転送と、ＦＩＦＯメモ
リと内部バスとの通信データの転送との実行を、両転送
の転送期間が重複可能なように、独立して制御すること
を特徴とするデータ転送装置。
【請求項２】請求項１記載のデータ転送装置であって、
前記ＦＩＦＯメモリの記憶容量を任意に設定可能とした
ことを特徴とするデ−タ転送装置。
【請求項３】請求項１または２記載のデータ転送装置で
あって、前記制御手段は、ＤＭＡＣ（Ｄｉｒｅｃｔ−Ｍ
ｅｍｏｒｙ−Ａｃｃｅｓｓ−Ｃｏｎｔｏｒｏｌｅｒ）を
備え、前記上位装置と前記ＦＩＦＯメモリとの通信デー
タの転送をＤＭＡ転送により実行するよう制御すること
を特徴とするデータ伝送装置。
【請求項４】上位装置が通信データの転送に用いるシス
テムバスと、ネットワ−クとにそれぞれ独立に接続され
、前記上位装置の前記通信路を用いたデータ伝送を制御
するデータ転送装置であって、内部バスと、前記上位装
置が用いるシステムバスに接続されたアクセスポ−トと
、前記内部バスに接続されたアクセスポ−トとの、相互
に独立に動作可能な２つのアクセスポ−トを有し、上位
装置よりシステムバスを介して連続して転送される通信
データを順次格納するＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ−Ｆ
ｉｒｓｔ−Ｏｕｔ）メモリと、内部バスに接続され、内
部バスを介して、ＦＩＦＯメモリより転送される通信デ
ータのフレ−ム処理を行なうプロセッサと、内部バスに
接続され、内部バスを介してプロセッサより転送される
、フレ−ム処理を施された通信データを格納する伝送用
メモリと、伝送用メモリに接続され、伝送用メモリより
転送される、フレ−ム処理を施された通信データをネッ
トワ−クに送出するネットワ−ク制御手段と、上位装置
よりＦＩＦＯメモリへの通信データの転送と独立して、
上位装置よりＦＩＦＯメモリへ転送された通信データ量
が所定の処理単位量に達した時点で、順次、転送された
単位処理量の通信データについての、前記内部バスを介
したＦＩＦＯメモリよりプロセッサへの通信データの転
送処理と、プロセッサによる通信データのフレ−ム処理
と、内部バスを介したプロセッサより伝送用メモリへの
、フレ−ム処理を施された通信データの転送処理とを実
行する制御手段と、を有することを特徴とするデータ転
送装置。
【請求項５】上位装置が通信データの転送に用いるシス
テムバスと、ネットワ−クとにそれぞれ独立に接続され
、前記上位装置の前記通信路を用いたデータ伝送を制御
するデータ転送装置であって、内部バスと、前記上位装
置が用いるシステムバスに接続されたアクセスポ−トと
、前記内部バスに接続されたアクセスポ−トとの、相互
に独立に動作可能な２つのアクセスポ−トを有し、上位
装置よりシステムバスを介して連続して転送される通信
データを順次格納するＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ−Ｆ
ｉｒｓｔ−Ｏｕｔ）メモリと、内部バスに接続され、内
部バスを介して、ＦＩＦＯメモリより転送される通信デ
ータを格納する伝送用メモリと、内部バスに接続され、
伝送用メモリに格納された通信データのフレ−ム処理を
行なうプロセッサと、伝送用メモリに接続され、伝送用
メモリより転送される、フレ−ム処理を施された通信デ
ータをネットワ−クに送出するネットワ−ク制御手段と
、上位装置よりＦＩＦＯメモリへの通信データの転送と
独立して、上位装置よりＦＩＦＯメモリへ転送された通
信データが所定の処理単位量に達した時点で、順次、転
送された単位処理量の通信データについての、前記内部
バスを介したＦＩＦＯメモリより伝送用メモリへの通信
データの転送処理と、プロセッサによる通信データのフ
レ−ム処理とを実行する制御手段と、を有することを特
徴とするデータ転送装置。
【請求項６】上位装置が通信データの転送に用いるシス
テムバスと、ネットワ−クとにそれぞれ独立に接続され
、前記上位装置の前記通信路を用いたデータ伝送を制御
するデータ転送装置であって、内部バスと、前記上位装
置が用いるシステムバスに接続されたアクセスポ−トと
、前記内部バスに接続されたアクセスポ−トとの、相互
に独立に動作可能な２つのアクセスポ−トを有し、上位
装置よりシステムバスを介して連続して転送される通信
データを順次格納するＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ−Ｆ
ｉｒｓｔ−Ｏｕｔ）メモリと、内部バスに接続され、内
部バスを介して、ＦＩＦＯメモリより転送される通信デ
ータのフレ−ム処理を行なうプロセッサと、内部バスに
接続され、内部バスを介してプロセッサより転送される
、フレ−ム処理を施された通信データを格納する伝送用
メモリと、伝送用メモリとＦＩＦＯメモリのいずれかに
選択的に接続可能であって、前記プロセッサがフレ−ム
処理を行なわない場合はＦＩＦＯメモリに接続され、Ｆ
ＩＦＯメモリより転送された通信データを格納し、前記
プロセッサがフレ−ム処理を行なう場合は伝送用メモリ
に接続され、伝送用メモリより転送された通信データを
格納する通信バッファメモリと、通信バッファメモリに
格納された、通信データをネットワ−クに送出するネッ
トワ−ク制御部とを有することを特徴とするデータ転送
装置。
【請求項７】上位装置が通信データの転送に用いるシス
テムバスと、ネットワ−クとにそれぞれ独立に接続され
、前記上位装置の前記通信路を用いたデータ伝送を制御
するデータ転送装置であって、内部バスと、前記上位装
置が用いるシステムバスに接続されたアクセスポ−トと
、前記内部バスに接続されたアクセスポ−トとの、相互
に独立に動作可能な２つのアクセスポ−トを有し、上位
装置よりシステムバスを介して連続して転送される通信
データを順次格納するＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ−Ｆ
ｉｒｓｔ−Ｏｕｔ）メモリと、内部バスに接続され、内
部バスを介して、ＦＩＦＯメモリより転送される通信デ
ータを格納する伝送用メモリと、内部バスに接続され、
伝送用メモリに格納された通信データにフレ−ム処理を
施すプロセッサと、伝送用メモリとＦＩＦＯメモリのい
ずれかに選択的に接続可能であって、前記プロセッサが
フレ−ム処理を行なわない場合はＦＩＦＯメモリに接続
され、ＦＩＦＯメモリより転送された通信データを格納
し、前記プロセッサがフレ−ム処理を行なう場合は伝送
用メモリに接続され、伝送用メモリより転送された通信
データを格納する通信バッファメモリと、通信バッファ
メモリに格納された、通信データをネットワ−クに送出
するネットワ−ク制御部とを有することを特徴とするデ
ータ転送装置。
【請求項８】請求項６記載のデータ転送装置であって、
前記プロセッサがフレ−ム処理を行う場合は、前記通信
バッファメモリと伝送用メモリを接続し、上位装置より
ＦＩＦＯメモリへの通信データの転送と独立して、上位
装置よりＦＩＦＯメモリへ転送された通信データが所定
の処理単位量に達した時点で、順次、転送された単位処
理量の通信データについての、前記内部バスを介したＦ
ＩＦＯメモリよりプロセッサへの通信データの転送処理
と、プロセッサのフレ−ム処理と、プロセッサより伝送
用メモリへの、フレ−ム処理が施された通信データの転
送処理とを実行し、前記プロセッサがフレ−ム処理を行
わない場合は、前記通信バッファメモリとＦＩＦＯメモ
リとを接続し、上位装置よりＦＩＦＯメモリへの通信デ
ータの転送と独立して、上位装置よりＦＩＦＯメモリへ
転送された通信データが所定の処理単位量に達した時点
で、順次、転送された単位処理量の通信データの前記通
信バッファへの転送処理を実行する制御手段を有するこ
とを特徴とするデータ転送装置。
【請求項９】請求項７記載のデータ転送装置であって、
前記プロセッサがフレ−ム処理を行う場合は、前記通信
バッファメモリと伝送用メモリを接続し、上位装置より
ＦＩＦＯメモリへの通信データの転送と独立して、上位
装置よりＦＩＦＯメモリへ転送された通信データが所定
の処理単位量に達した時点で、順次、転送された単位処
理量の通信データについての、前記内部バスを介したＦ
ＩＦＯメモリより伝送用メモリへの通信データの転送処
理と、プロセッサのフレ−ム処理とを実行し、前記プロ
セッサがフレ−ム処理を行わない場合は、前記通信バッ
ファメモリとＦＩＦＯメモリとを接続し、上位装置より
ＦＩＦＯメモリへの通信データの転送と独立して、上位
装置よりＦＩＦＯメモリへ転送された通信データが所定
の処理単位量に達した時点で、順次、転送された単位処
理量の通信データを前記通信バッファへの転送処理を実
行する制御手段を有することを特徴とするデータ転送装
置。
【請求項１０】請求項５または９記載のデータ転送装置
であって、前記制御装置はＤＭＡＣを備え、前記内部バ
スを介したＦＩＦＯメモリより伝送用メモリへの通信デ
ータの転送をＤＭＡ転送により実行することを特徴とす
るデータ伝送装置。
【請求項１１】請求項１、２、３、４、５、６、７、８
または９記載のデータ転送装置と、データ転送装置を用
いて通信を行なう上位装置とを有することを特徴とする
情報処理システム。