JP2001016238A

JP2001016238A - 多重通信装置

Info

Publication number: JP2001016238A
Application number: JP11188193A
Authority: JP
Inventors: Tomohiko Gonda; 友彦権田; Takashi Matsumoto; 松本　　孝
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 1999-07-01
Filing date: 1999-07-01
Publication date: 2001-01-19

Abstract

(57)【要約】【課題】通信伝送路300の断線検出という機能を損な
うことなく、ＣＰＵ201の演算負荷を低減させる。【解決手段】子局200a,200bが、親局100から新たに送
られてきたデータを受信レジスタ502に保持し、自機の
ＣＰＵから与えられるデータを送信レジスタ506に保持
し、負荷低減回路532が今回新たに受信したデータと前
回受信したデータとが一致するか否か判断し、一致する
時には自機のＣＰＵ201に対して受信レジスタ及び送信
レジスタのリード・ライト処理を停止する信号516を出
力する。これにより、親局から同じデータが繰り返し送
られてくるような状況では、子局200a,200bのＣＰＵが
受信レジスタに対して同じデータをリードする処理、ま
た送信レジスタに対して同じデータをライトする処理を
繰り返し行なう負担を軽減し、高速なＣＰＵの必要性を
少なくし、システムの低コスト化を図る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、多重通信装置に関
する。

【０００２】

【従来の技術】従来、親局と複数の子局との間をシリア
ル伝送路で結び、相互にデータを送受する多重通信装置
では、伝送路の断線による通信の異常を検出する必要が
あるために、親局から順次子局ごとにデータを送信し、
またその子局から親局に対してデータを送信する手順を
周期的に繰り返し、親局のＣＰＵがデータの送信終了
後、所定時間内にデータに対する自機の受信レジスタか
ら子局からのデータに対する受信完了信号を受けなくな
った時に伝送路に断線が発生したと判定するようにして
いる。

【０００３】

【発明が解決しようとする課題】ところが、このような
従来の多重通信装置では、各子局側でも親局側と同様の
ハードウェア構成にして、親局側からデータを受信する
と受信レジスタに格納し、受信完了信号後に自機のＣＰ
Ｕが作成して送信レジスタに格納しているデータを親局
に送信する。そして送信が完了すると、ＣＰＵが送信レ
ジスタから送信完了信号を受けて受信レジスタのデータ
をリードし、またデータを送信レジスタにライトする処
理を必ず行なうようにしている。

【０００４】このために、従来の多重通信装置では、特
に子局側のＣＰＵに親局側と同等の負荷がかかり、高速
処理を行なう必要性から高速処理が可能なＣＰＵを採用
しており、このためにＣＰＵにコストがかかり、システ
ム全体としても高コストになる問題点があった。

【０００５】本発明は、このような従来の問題点に鑑み
てなされたもので、通信伝送路の断線検出という機能を
損なうことなく、ＣＰＵの演算負荷を低減させることが
でき、それだけ高速なＣＰＵの採用の必要性を少なく
し、システム全体として低コストが図れる多重通信装置
を提供することを目的とする。

【０００６】

【課題を解決するための手段】請求項１の発明の多重通
信装置は、親局と子局とで構成され、前記親局は前記子
局にデータを含む通常の通信フォーマットによってアク
セスし、前記子局は前記親局からのアクセスに対してデ
ータを含む通常の通信フォーマットによって返信アクセ
スする手順を周期的に繰り返す装置において、前記子局
は、新たに送られてきた前記データを保持する受信レジ
スタと、自機のＣＰＵから与えられる前記データを保持
する送信レジスタと、新たに受信したデータと前回受信
したデータとが一致するか否か判断し、一致する時には
前記ＣＰＵに対して前記受信レジスタ及び送信レジスタ
のリード・ライト処理を停止する信号を出力する負荷低
減回路とを備えたものである。

【０００７】請求項２の発明の多重通信装置は、請求項
１において、前記子局が、前記受信レジスタが前回受信
した前記データを保持する予備レジスを備え、前記負荷
低減回路は、前記親局からの新たなデータを受信して前
記受信レジスタに格納した時に当該受信レジスタと前記
予備レジスタとの内容を比較し、新たに受信したデータ
と前回のデータとが一致する場合には前記ＣＰＵに対し
て前記受信レジスタと送信レジスタのリード・ライト処
理を停止する信号を出力するようにしたものである。

【０００８】請求項３の発明の多重通信装置は、請求項
１において、前記親局が前記子局に前回のデータと同じ
内容のデータを今回のデータとして送信する場合には、
当該データに代えて特殊ビットデータを送信し、前記子
局の負荷低減回路は、前記特殊ビットデータを受信した
時に今回のデータと前回のデータとが一致すると判断
し、前記ＣＰＵに対して前記受信レジスタ及び送信レジ
スタのリード・ライト処理を停止する信号を出力するよ
うにしたものである。

【０００９】

【発明の効果】請求項１の発明によれば、子局が、親局
から新たに送られてきたデータを受信レジスタに保持
し、自機のＣＰＵから与えられるデータを送信レジスタ
に保持し、負荷低減回路が今回新たに受信したデータと
前回受信したデータとが一致するか否か判断し、一致す
る時には自機のＣＰＵに対して受信レジスタ及び送信レ
ジスタのリード・ライト処理を停止する信号を出力す
る。これにより、親局から同じデータが繰り返し送られ
てくるような状況では、子局のＣＰＵが受信レジスタに
対して同じデータをリードする処理、また送信レジスタ
に対して同じデータをライトする処理を繰り返し行なう
負担を軽減することができ、それだけＣＰＵの負荷を軽
減することにより高速なＣＰＵの採用の必要性を少なく
し、システム全体として低コストが図れる。

【００１０】請求項２の発明によれば、子局が、受信レ
ジスタが受信したデータを保持する予備レジスタを備
え、負荷低減回路は、親局からの新たなデータを受信し
て受信レジスタに格納した時に当該受信レジスタと予備
レジスタとの内容を比較し、今回新たに受信したデータ
と前回のデータとが一致する場合には自機のＣＰＵに対
して受信レジスタと送信レジスタのリード・ライト処理
を停止する信号を出力するので、子局のＣＰＵが親側が
同じデータが繰り返し送られてくるような状況では、子
局のＣＰＵが受信レジスタに対して同じデータをリード
する処理、また送信レジスタに対して同じデータをライ
トする処理を繰り返し行なう負担を軽減することがで
き、それだけＣＰＵの負荷を軽減することにより高速な
ＣＰＵの採用の必要性を少なくし、システム全体として
低コストが図れる。

【００１１】請求項３の発明によれば、親局が子局に前
回のデータと同じ内容のデータを今回のデータとして送
信する場合には、当該データに代えて特殊ビットデータ
（例えば、０ビットデータ）を送信し、子局の負荷低減
回路は、特殊ビットデータを受信した時に今回のデータ
と前回のデータとが一致すると判断し、自機のＣＰＵに
対して受信レジスタ及び送信レジスタのリード・ライト
処理を停止する信号を出力するので、親局から同じデー
タが繰り返し送られてくるような状況では、子局のＣＰ
Ｕが受信レジスタに対して同じデータをリードする処
理、また送信レジスタに対して同じデータをライトする
処理を繰り返し行なう負担を軽減することができ、それ
だけＣＰＵの負荷を軽減することにより高速なＣＰＵの
採用の必要性を少なくし、システム全体として低コスト
が図れる。

【００１２】また、特殊ビットデータの受信によって今
回のデータと前回のデータとが一致すると判断するの
で、今回のデータを前回のデータと比較するために予備
レジスタに保持する必要がなく、したがって予備レジス
タをなくすことができると共に、ＣＰＵの負荷をより低
減することができる。

【００１３】

【発明の実施の形態】以下、本発明の実施の形態を図に
基づいて詳説する。図１は本発明の第１の実施の形態の
構成を示している。この実施の形態の多重通信装置は、
親局（マスタ）１００と１又は複数の子局（スレーブ：
ここでは、説明を簡明にするために２つのスレーブ
（１）２００ａとスレーブ（２）２００ｂだけを例示し
ている）とをシリアル伝送路である通信線３００によっ
て接続した構成である。

【００１４】親局１００はＣＰＵ１０１と通信ＩＣ１０
２を備えている。そして通信ＩＣ１０２は、レジスタ回
路１０３、シリアル・パラレル変換回路１０４、送信バ
ッファ（ＴＸ）１０５及び受信バッファ（ＲＸ）１０６
から構成されている。同様に各子局２００ａ，２００ｂ
は、ＣＰＵ２０１と通信ＩＣ２０２を備えている。そし
て通信ＩＣ２０２は、レジスタ回路２０３、シリアル・
パラレル変換回路２０４、送信バッファ（ＴＸ）２０５
及び受信バッファ（ＲＸ）２０６から構成されている。

【００１５】ＣＰＵ１０１，２０１は多重通信の演算制
御処理を行なう。レジスタ回路１０３，２０３は受信デ
ータの一時格納とその更新、また送信データの一時格納
とその更新、データ送受信の制御、ＣＰＵ１０１，２０
１に対するインタフェースの働きをする。シリアル・パ
ラレル変換回路１０４，２０４は、レジスタ回路１０
３，２０３からのパラレル送信データをシリアル送信デ
ータに変換し、またシリアル受信データをパラレル受信
データに変換してレジスタ回路１０３，２０３に受け渡
す働きをする。送信バッファ１０５，２０５、受信バッ
ファ１０６，２０６はシリアル通信データのバッファで
ある。

【００１６】この多重通信装置に用いる多重通信フォー
マットを、図２を用いて説明する。データビット数は機
種によって異なるものであるが、ここでは１６ビットデ
ータを採用しているものとする。マスタ１００からスレ
ーブ２００ａ，２００ｂへのデータ送信フォーマット
は、同図（ａ）に示すようにＳＯＭ（Start of messag
e）４００、アドレス（ＡＤＲ）４０１、マスタからス
レーブへのデータ送信コマンド（ＣＯＭ１）４０３、１
６ビットデータ（ＤＡＴＡ）４０４、パリティ（ＰＲＴ
Ｙ）４０５、ＥＯＭ（End of message）４０６から構成
される。またスレーブ２００ａ，２００ｂからマスタ１
００へのデータ送信フォーマットは、同図（ｃ）に示す
ように、マスタ１００からスレーブへの送信フォーマッ
トと同様のＳＯＭ４００、ＡＤＲ４０１、スレーブから
マスタへのデータ送信コマンド（ＣＯＭ２）４１３、ま
た上記と同様の１６ビットデータ（ＤＡＴＡ）４０４、
ＰＲＴＹ４０５、ＥＯＭ４０６から構成される。（な
お、同図（ｂ）に示すデータフォーマットは第２の実施
の形態で使用するものであるので、後述する。）各スレ
ーブ２００ａ，２００ｂのレジスタ回路２０３は、図３
に示す構成である。このレジスタ回路２０３において、
受信レジスタ１（５０２）はシリアル・パラレル変換回
路２０４から出力された受信信号５０１を入力し、ラッ
チ信号１（５０３）でこの受信信号５０１のアドレス、
コマンドとデータをラッチする。第２の受信レジスタ２
（５３０）は、送信スタート信号の後、ラッチ信号３
（５３１）で受信レジスタ１（５０２）の出力信号、つ
まり、前回の受信信号のアドレス、コマンド、データを
ラッチする。送信レジスタ５０６はＣＰＵ２０１からの
送信データ５０５を入力し、ラッチ信号２（５０７）で
アドレス、コマンドとデータをラッチする。

【００１７】アドレス一致判定回路５０９は受信レジス
タ１（５０２）から出力される受信データと、送信レジ
スタ５０６から出力される送信データとを入力し、アド
レスが一致していればアドレス一致判定信号５１１を出
力する。受信データ長判定回路５１０は受信レジスタ１
（５０２）から出力される受信データを入力し、受信デ
ータ長が所定の１６ビットならば受信データ長判定信号
５１２にデータ長正常信号を出力する。受信データ一致
判定回路５３１は、受信レジスタ１（５０２）の出力信
号と、受信レジスタ２（５３０）の出力信号とを入力
し、アドレス、コマンド、データが一致していれば受信
信号一致判定信号５３３に一致信号を出力する。

【００１８】受信判定回路５３３はアドレス一致判定信
号５１１と受信データ長判定信号５１２と受信信号一致
判定信号５３３とを入力し、アドレス一致判定信号５１
１が一致信号で、受信データ長判定信号５１２がデータ
長正常信号で、かつ受信信号一致判定信号５３３が不一
致信号ならば、ノーマル受信判定信号５１５にノーマル
受信正常信号を出力し、アドレス一致判定信号５１１が
一致信号で、受信データ長判定信号５１２がデータ長正
常信号で、かつ受信信号一致判定信号５３３が一致信号
ならば、ＣＰＵ負荷低減受信判定信号５１６にＣＰＵ負
荷低減受信判定信号を出力する。

【００１９】送信制御回路５１７はノーマル受信判定信
号５１５とＣＰＵ負荷低減受信判定信号５１６とを入力
し、ノーマル受信判定信号５１５がノーマル受信正常信
号ならば、受信終了割り込み信号５２０と送信開始を制
御する送信スタート信号５１８を、さらに送信が終了し
た場合に送信終了割り込み信号５１９をＣＰＵ２０１に
出力する。また、ＣＰＵ負荷低減受信判定信号５１６が
ＣＰＵ負荷低減受信判定信号ならば、送信開始を制御す
る送信スタート信号５１８だけを出力する。

【００２０】次に、上記構成の第１の実施の形態の多重
通信装置による動作を説明する。図４はマスタ１００と
スレーブ１（２００ａ）、スレーブ２（２００ｂ）との
通信タイムチャートをを示している。マスタ−スレーブ
間の通信は、マスタ１００からスレーブ１（２００ａ）
への送信信号６０１、スレーブ１（２００ａ）からマス
タ１００への送信信号６０２、マスタ１００からスレー
ブ２（２００ｂ）への送信信号３０３、スレーブ２（２
００ｂ）からマスタ１００への送信信号３０４を周期的
に繰り返す。これにより、マスタ１００に接続されてい
るＣＰＵ１０１は、通信データをライトするデータ処理
６１２とリードするデータ処理６１３を行なう。

【００２１】そして、ノーマル送受信動作の場合、マス
タ１００からスレーブ１（２００ａ）への送信信号６０
１の送信終了時に、マスタ１００の受信・送信終了割り
込み信号ＩＲＱＢは送信終了割り込み信号６１０を出力
する。この割り込み信号６１０により、マスタ１００に
接続されているＣＰＵ１０１はマスタ１００のレジスタ
回路１０３内の送信レジスタに送信データをライトする
（ｉ）。

【００２２】また、スレーブ１（２００ａ）からマスタ
１００への送信信号６０２の送信終了時に、マスタ１０
０の受信・送信終了割り込み信号ＩＲＱＢは、受信終了
割り込み信号６１１を出力する。この割り込み信号６１
１により、マスタ１００に接続されているＣＰＵ１０１
は、マスタ１００のレジスタ回路１０３内の受信レジス
タに格納されている受信データをリードする（ii）。

【００２３】一方、スレーブ１（２００ａ）からマスタ
１００への送信信号６０２の送信終了時に、スレーブ１
（２００ａ）の送信終了割り込み信号ＩＲＱＢは、送信
終了割り込み信号６２０を出力する。この割り込み信号
６２０により、スレーブ１（２００ａ）に接続されてい
るＣＰＵ２０１は、スレーブ１（２００ａ）のレジスタ
回路２０３内の受信レジスタ１（５０２）に格納されて
いる受信データをリードし（ iii）、その後、スレーブ
１（２００ａ）の送信レジスタ５０６に送信データをラ
イトする（iv）。つまり、スレーブ１（２００ａ）に接
続されているＣＰＵ２０１は、通信データをリード・ラ
イトするデータ処理６２１を行なう。

【００２４】ここで、マスタ１００からスレーブ１（２
００ａ）へデータ値Ａの送信信号７１０を送信した場
合、ラッチ信号１（５０２）によりスレーブ１（２００
ａ）の受信レジスタ１（５０２）はデータ値Ａを格納し
（xi）、またマスタ１００への送信信号の送信完了時に
は、ラッチ信号３（５３１）により、この受信レジスタ
１（５０２）のデータ値Ａが受信レジスタ２（５３０）
に格納される（ xii〜xiii）。

【００２５】この状態で、次のマスタ１００からスレー
ブ１（２００ａ）へ再度のデータ値Ａの送信時（７１
５）には、受信レジスタ１（５０２）のデータ値はＡ
で、受信レジスタ２（５３０）のデータ値もＡのため、
受信データ一致判定信号５３３は一致信号を出力する
（ xxi〜xxii）。この結果、スレーブ１（２００ａ）の
送信終了割り込み信号ＩＲＱＢは、送信終了割り込み信
号５１９を出力しない。このため、スレーブ１（２００
ａ）に接続されているＣＰＵ２０１は通信データをリー
ド・ライトするデータ処理６２１をする必要がなくな
る。

【００２６】さらに、マスタ１００からスレーブ２（２
００ｂ）への送信信号８００の送信終了後のタイミング
８０１に通信線３００が断線した場合には、マスタ１０
０の受信・送信終了割り込み信号ＩＲＱＢは送信終了割
り込み信号６１０を出力し、これによってＣＰＵ１０１
は送信データを送信レジスタにライトする（ｉ）が、そ
れ以降、スレーブ２（２００ｂ）からマスタ１００への
送信信号が受信されず、マスタ受信・送信終了割り込み
信号ＩＲＱＢは受信終了割り込み信号６１１を出力しな
くなる。このため、マスタ１００に接続されているＣＰ
Ｕ１０１は所定時間Ｔ以上、割り込み信号が入力されな
いことを検知して、通信線異常と判断し、断線検知を行
なう。

【００２７】これにより、本発明の第１の実施の形態の
多重通信装置では、マスタ１００からスレーブに送信す
る送信信号が所定回数（実施の形態では２回）以上同じ
データが連続して繰り返された場合には、スレーブは送
信信号を受信レジスタに格納することなく、送信レジス
タに格納された送信信号をマスタへ送信し、送信後も同
じ送信信号を送信レジスタに格納し続け、スレーブに接
続されているＣＰＵに割り込み信号を出力しないことに
より、従来と同様の断線検知機能を維持しつつも、スレ
ーブに接続されているＣＰＵの通信データ処理によるＣ
ＰＵ負荷を低減することができ、スレーブに接続される
ＣＰＵとして低速低コストのものを採用することができ
るようになり、システム全体のコスト低減が図れる。

【００２８】なお、上記の実施の形態では親局からの送
信データが２回続けて同じである場合に子局側のＣＰＵ
による受信レジスタの受信データのリード処理、また送
信レジスタへのデータのライト処理を停止するようにし
たが、これは３回以上の適宜に回数に設定してもよい。

【００２９】次に、本発明の第２の実施の形態の多重通
信装置を説明する。第２の実施の形態の多重通信装置の
ハードウェア構成は、図１に示した第１の実施の形態と
同様であり、以下、第１の実施の形態と共通する部分に
は同一の符号を用いて説明する。

【００３０】第２の実施の形態の特徴は、スレーブ１
（２００ａ）、スレーブ２（２００ｂ）各々におけるレ
ジスタ回路２０３が、図５に示す構成を備えた点にあ
る。なお、マスタ１００からスレーブ１，２へ送信する
データ送信フォーマットは第１の実施の形態と同様、図
２（ａ）に示すものである。また、前回の送信データと
今回新たに送信する送信データとが同じである場合に、
マスタ１００からスレーブ２００ａ又は２００ｂに送信
するＣＰＵ負荷低減フォーマットは、同図（ｂ）に示す
ようにデータビットを空にした０ビットデータであり、
ＳＯＭ４００、ＡＤＲ４０１、ＣＯＭ１（４０３）、Ｐ
ＲＴＹ４０５、ＥＯＭ４０６から構成される。そしてス
レーブ１，２からマスタ１００へ送信するデータ送信フ
ォーマットは第１の実施の形態と同様に、同図（ｃ）に
示すものである。

【００３１】第２の実施の形態における各スレーブ２０
０ａ，２００ｂのレジスタ回路２０３は、図５に示す構
成である。このレジスタ回路２０３において、受信レジ
スタ５０２はシリアル・パラレル変換回路２０４から出
力された受信信号５０１を入力し、ラッチ信号１（５０
３）でこの受信信号５０１のアドレス、コマンドとデー
タをラッチする。送信レジスタ５０６はＣＰＵ２０１か
らの送信データ５０５を入力し、ラッチ信号２（５０
７）でアドレス、コマンドとデータをラッチする。アド
レス一致判定回路５０９は受信レジスタ５０２から出力
される受信データと、送信レジスタ５０６から出力され
る送信データとを入力し、アドレスが一致していればア
ドレス一致判定信号５１１を出力する。

【００３２】受信データ長判定回路５１０は第２の実施
の形態の特徴をなす部分であり、受信レジスタ５０２か
ら出力される受信データを入力し、受信データ長が所定
の１６ビットならば受信データ長判定信号５１２にデー
タ長正常信号を出力する。この受信データ長判定回路５
１０はまた、受信データ長が０ビットであれば受信０ビ
ットデータ長判定信号５１３を出力する。

【００３３】受信判定回路５１４はアドレス一致判定信
号５１１と受信データ長判定信号５１２と受信０ビット
データ長判定信号５１３とを入力し、アドレス一致判定
信号５１１が一致信号で、かつ受信データ長判定信号５
１２がデータ長正常信号ならば、ノーマル受信判定信号
５１５にノーマル受信正常信号を出力する。また、アド
レス一致判定信号５１１が一致信号で、かつ受信０ビッ
トデータ長判定信号５１３が０ビット受信信号ならば、
ＣＰＵ負荷低減受信判定信号５１６にＣＰＵ負荷低減受
信判定信号を出力する。

【００３４】送信制御回路５１７はノーマル受信判定信
号５１５とＣＰＵ負荷低減受信判定信号５１６とを入力
し、ノーマル受信判定信号５１５がノーマル受信正常信
号ならば、受信終了割り込み信号５２０と送信開始を制
御する送信スタート信号５１８を、さらに送信が終了し
た場合に送信終了割り込み信号５１９をＣＰＵ２０１に
出力する。また、ＣＰＵ負荷低減受信判定信号５１６が
ＣＰＵ負荷低減受信判定信号ならば、送信開始を制御す
る送信スタート信号５１８だけを出力する。

【００３５】次に、上記構成の第２の実施の形態の多重
通信装置による動作を説明する。図６はマスタ１００と
スレーブ１（２００ａ）、スレーブ２（２００ｂ）との
通信タイムチャートを示している。マスタ−スレーブ間
の通信は、マスタ１００からスレーブ１（２００ａ）へ
の送信信号６０１、スレーブ１（２００ａ）からマスタ
１００への送信信号６０２、マスタ１００からスレーブ
２（２００ｂ）への送信信号３０３、スレーブ２（２０
０ｂ）からマスタ１００への送信信号３０４を周期的に
繰り返す。これにより、マスタ１００に接続されている
ＣＰＵ１０１は、通信データをライトするデータ処理６
１２とリードするデータ処理６１３を行なう。

【００３６】そして、ノーマル送受信動作の場合、マス
タ１００からスレーブ１（２００ａ）への送信信号６０
１の送信終了時に、マスタ１００の受信・送信終了割り
込み信号ＩＲＱＢは送信終了割り込み信号６１０を出力
する。この割り込み信号６１０により、マスタ１００に
接続されているＣＰＵ１０１はマスタ１００のレジスタ
回路１０３内の送信レジスタに送信データをライトする
（ｉ）。

【００３７】また、スレーブ１（２００ａ）からマスタ
１００への送信信号６０２の送信終了時に、マスタ１０
０の受信・送信終了割り込み信号ＩＲＱＢは、受信終了
割り込み信号６１１を出力する。この割り込み信号６１
１により、マスタ１００に接続されているＣＰＵ１０１
は、マスタ１００のレジスタ回路１０３内の受信レジス
タに格納されている受信データをリードする（ii）。

【００３８】一方、スレーブ１（２００ａ）からマスタ
１００への送信信号６０２の送信終了時に、スレーブ１
（２００ａ）の送信終了割り込み信号ＩＲＱＢは、送信
終了割り込み信号６２０を出力する。この割り込み信号
６２０により、スレーブ１（２００ａ）に接続されてい
るＣＰＵ２０１は、スレーブ１（２００ａ）のレジスタ
回路２０３内の受信レジスタ５０２に格納されている受
信データをリードし（iii）、その後、スレーブ１（２
００ａ）の送信レジスタ５０６に送信データをライトす
る（iv）。つまり、スレーブ１（２００ａ）に接続され
ているＣＰＵ２０１は、通信データをリード・ライトす
るデータ処理６２１を行なう。

【００３９】ここで、マスタ１００からスレーブ１（２
００ａ）へＣＰＵ負荷低減フォーマット７００を送信し
た場合、その後のスレーブ１（２００ａ）からマスタ１
００への送信信号７０１の送信終了時には、スレーブ１
（２００ａ）の送信終了割り込み信号ＩＲＱＢは、送信
終了割り込み信号６２０を出力しない。このため、スレ
ーブ１（２００ａ）に接続されているＣＰＵ２０１は、
通信データをリード・ライトするデータ処理６２１を必
要としなくなる。

【００４０】さらに、マスタ１００からスレーブ２（２
００ｂ）への送信信号８００の送信終了後のタイミング
８０１に通信線３００が断線した場合には、マスタ１０
０の受信・送信終了割り込み信号ＩＲＱＢは送信終了割
り込み信号６１０を出力し、これによってＣＰＵ１０１
は送信データを送信レジスタにライトする（ｉ）が、そ
れ以降、スレーブ２（２００ｂ）からマスタ１００への
送信信号が受信されず、マスタ受信・送信終了割り込み
信号ＩＲＱＢは受信終了割り込み信号６１１を出力しな
くなる。このため、マスタ１００に接続されているＣＰ
Ｕ１０１は所定時間Ｔ以上、割り込み信号が入力されな
いことを検知して、通信線異常と判断し、断線検知を行
なう。

【００４１】これにより、本発明の第２の実施の形態の
多重通信装置では、マスタ１００からスレーブへ送信す
る送信信号のデータ長が通常のデータビット数とは異な
る０ビットである場合には、スレーブは送信信号を受信
レジスタに格納することなく、送信レジスタに格納され
た送信信号をマスタへ送信し、送信後も同じ送信信号を
送信レジスタに格納し続け、スレーブに接続されている
ＣＰＵに割り込み信号を出力しないことにより、従来と
同様の断線検知機能を維持しつつも、スレーブに接続さ
れているＣＰＵの通信データ処理によるＣＰＵ負荷を低
減することができ、スレーブに接続されるＣＰＵとして
低速低コストのものを採用することができるようにな
り、システム全体のコスト低減が図れる。また第２の実
施の形態では、受信レジスタが１つで済むので、さらに
システムコストを低くすることができると共に、ＣＰＵ
の負荷が低減できる。

【００４２】なお、上記の実施の形態では０ビットデー
タの送信フォーマットを利用して、スレーブは送信信号
を受信レジスタに格納することなく、送信レジスタに格
納された送信信号をマスタへ送信し、送信後も同じ送信
信号を送信レジスタに格納し続け、スレーブに接続され
ているＣＰＵに割り込み信号を出力しないようにした
が、データフォーマットはこれに限定されることはな
く、マスタ−スレーブ通信に通常使用されているデータ
ビット長と異なるデータビット長であればいずれでも特
殊ビットデータとして用いることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態及び第２の実施の形
態に共通するハードウェアシステムの構成を示すブロッ
ク図。

【図２】本発明の上記の両実施の形態で使用するデータ
送信フォーマットを示す説明図。

【図３】本発明の第１の実施の形態におけるスレーブの
レジスタ回路の機能構成を示すブロック図。

【図４】上記の第１の実施の形態におけるデータ送信の
タイムチャート。

【図５】本発明の第２の実施の形態におけるスレーブの
レジスタ回路の機能構成を示すブロック図。

【図６】上記の第２の実施の形態におけるデータ送信の
タイムチャート。

【符号の説明】

１００マスタ１０１ＣＰＵ１０２通信ＩＣ１０３レジスタ回路１０４シリアル・パラレル変換回路１０５送信バッファ１０６受信バッファ２００ａ，２００ｂスレーブ２０１ＣＰＵ２０２通信ＩＣ２０３レジスタ回路２０４シリアル・パラレル変換回路２０５送信バッファ２０６受信バッファ３００通信線５０２受信レジスタ、受信レジスタ１５０６送信レジスタ５０９アドレス一致判定回路５１０受信データ長判定回路５１４受信判定回路５１７送信制御回路５３０受信レジスタ２５３２受信データ一致判定回路５３４受信判定回路

Claims

【特許請求の範囲】

【請求項１】親局と子局とで構成され、前記親局は前
記子局にデータを含む通常の通信フォーマットによって
アクセスし、前記子局は前記親局からのアクセスに対し
てデータを含む通常の通信フォーマットによって返信ア
クセスする手順を周期的に繰り返す多重通信装置におい
て、前記子局は、新たに送られてきた前記データを保持する
受信レジスタと、自機のＣＰＵから与えられる前記デー
タを保持する送信レジスタと、新たに受信したデータと
前回受信したデータとが一致するか否か判断し、一致す
る時には前記ＣＰＵに対して前記受信レジスタ及び送信
レジスタのリード・ライト処理を停止する信号を出力す
る負荷低減回路とを備えたことを特徴とする多重通信装
置。
【請求項２】前記子局は、前記受信レジスタが前回受
信した前記データを保持する予備レジスタを備え、前記負荷低減回路は、前記親局からの新たなデータを受
信して前記受信レジスタに格納した時に当該受信レジス
タと前記予備レジスタとの内容を比較し、新たに受信し
たデータと前回のデータとが一致する場合には前記ＣＰ
Ｕに対して前記受信レジスタと送信レジスタのリード・
ライト処理を停止する信号を出力することを特徴とする
請求項１に記載の多重通信装置。
【請求項３】前記親局は前記子局に前回のデータと同
じ内容のデータを今回のデータとして送信する場合に
は、当該データに代えて特殊ビットデータを送信し、前記子局の負荷低減回路は、前記特殊ビットデータを受
信した時に今回のデータと前回のデータとが一致すると
判断し、前記ＣＰＵに対して前記受信レジスタ及び送信
レジスタのリード・ライト処理を停止する信号を出力す
ることを特徴とする請求項１に記載の多重通信装置。