JPH04152448A - インタフェース変換方法およびインタフェース変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （目　　次　　） 概要 産業上の利用分野 従来の技術　　　（第８図および第９図発明が解決しよ
うとする課題 課題を解決するための手段　　（第１図作用 実施例　　　　（第２図　乃至　第７図発明の効果 （概要） 情報処理装置における主制御装置と周辺装置慶るいは記
憶装置等との間のインタフェース変換ブ法およびインタ
フェース変換装置に関し、処理プロセスを簡素化し、ア
クセス時間を速くすることを目的とし、 プロセッサからシステムバスを介してデータ転送依頼を
受けたデータ転送手段が伝送された情報の誤りをチェッ
クし、異常が見付かった場合に、アクセスすべき装置の
装置アドレスを他の無意味なデータに換えて伝送し、前
記アクセスすべき装置がアクセス動作しないようにする
ような構成の方法および装置としたものである 〔　産業上の利用分野　〕 本発明は、情報処理装置における主制御装置と周辺装置
あるいは記憶装置等との間のインタフェース変換方法お
よびインタフェース変換装置に関する。

〔従来の技術　〕

近年の情報処理装置の制御部には、高機能かつ高性能な
制御プロセッサが内蔵されている。このような制御プロ
セッサのインタフェースは多種であり、システムバスと
接続するためにインタフェース変換部を設けている。

従来の情報処理装置におけるインタフェースとしては、
第８図に示すように、プロセッサ１とインタフェースと
しての入出力制御装置２をシステムバス３によって接続
している。入出力制御装置２は、ＤＭＡＣ（ダイレクト
メモリアクセスコントロール）のような制御部２ａと、
この制御部２ａをシステムバス３に接続させるためのイ
ンタフェース変換部２ｂと制御部インタフェース２ｃを
介して接続している。

このような入出力制御装置２においては、第９図に示す
ように、プロセッサ１がシステムバス３を介して入出力
制御装置２のインタフェース変換部２ｂへのアクセスを
依頼すると、インタフェース変換部２ｂでは、入力した
信号を白人出力制御装置２の信号系に変換し、異常検出
の有無をチェックして、正常であれば、制御部インタフ
ェース２ｃを介して制御部２ａヘアクセスを依頼する。

制御部２ａは通知を受けたアクセス処理を実行する。そ
の処理が終了すると、制御部２ａから制御部インタフェ
ース２ｃを介してインタフェース変換部２ｂへ処理終了
を通知し、その通知を受けたインタフェース変換部２ｂ
からシステムバス３を介してプロセッサ１ヘアクセス終
了を通知する。

また、インタフェース変換部２ｂによる異常チェック時
に異常が検出された場合には、インタフェース変換部２
ｂからシステムバス３を介してプロセッサ１へ異常応答
を返す。

〔発明が解決しようとする課題　〕

上記従来の情報処理装置では、インタフェース変換部２
ｂでアドレス／データパリティエラー等の異常を検出す
ると、制御部２ａにアクセスしないで、プロセッサ１へ
異常応答して終了する。

従って、処理系統が正常系と異常系の２系統になり、処
理のプロセスが複雑になり、また、正常か異常かの判定
タイミングを１タイミング以上とるため、そのぶん正常
処理においてアクセス時間が遅くなる等の問題点があっ
た。

本発明は、上記問題点に鑑みて成されたものであり、そ
の解決を目的として設定される技術的課題は、処理プロ
セスを簡素化し、アクセス時間を速くするインタフェー
ス変換方法およびインタフェース変換装置を提供するこ
とにある。

〔課題を解決するための手段　） 本発明は、上記課題を解決するための具体的な手段とし
て、第１図に示すように、インタフェース変換方法を構
成するにあたり、プロセッサ１からシステムバス３を介
してデータ転送依頼を受けたデータ転送手段１１が伝送
された情報の誤りをチェックし、異常が見付かった場合
に、アクセスすべき装置の装置アドレスを他の無意味な
データに換えて伝送し、前記アクセスすべき装置がアク
セス動作しないようにさせることにしたものである。

この方法を実現するインタフェース変換装置としては、
プロセッサ１と、システムバス３と、前記プロセッサｌ
から前記システムバス３を介して起動依頼を受けて所定
のデータを転送するデータ転送手段１１を有する情報処
理装置において、前記データ転送手段１１には、プロセ
ッサ１から依頼された装置へデータ転送する転送制御部
１１ａと、前記プロセッサ１のデータ形式と転送先装置
のデータ形式との間の形式変換を実行するインタフェー
ス制御部１１ｂを備え、該インタフェース制御部１１ｂ
には入力されたアドレス情報の指定装置アドレスを異常
検出時に他の無意味なアドレスに換えて送出する装置ア
ドレス変更部１２を備えたものである。

〔作用〕

本発明は上記構成により、データ転送手段１１がプロセ
ッサ１から前記システムバス３を介して起動依頼を受は
付けると、インタフェース制御部１１ｂによりプロセッ
サ１のデータ形式と転送先装置のデータ形式との間の形
式変換を実行するとともに、転送データのエラーチェッ
クを実行し、エラーがなければ転送制御部１１ａより転
送先装置へ所定のデータを転送し、エラー検出時には装
置アドレス変更部１２によって指定装置アドレスを他の
無意味なアドレスに換えて送出させ、転送制御部１１ａ
によるデータ転送を実行させないようにする。

（実施例　） 以下、本発明の実施例としては、データ転送手段として
入出力制御装置を、その入出力制御装置の転送制御部と
してダイレクトメモリアクセスコントローラを設けた情
報処理装置の場合について図示説明する。

第２図に実施例装置の構成を示す。

ここに、１はプロセッサ、３はシステムバスであり、従
来と同様とする。

２１は入出力制御装置であって、外部記憶装置（図示せ
ず）をアクセスしてデータの書込みあるいは読出しを制
御する。この入出力制御装置２１には、システムバス３
を介してプロセッサ１と信号を授受するインタフェース
制御部２１ａと、入出力制御部としてのＤＭＡＣ（ダイ
レクトメモリアクセスコントローラ）２１ｂと、インタ
フェース制御部２１ａからＤＭＡＣ２１ｂへＲＡＳ　（
プライベートアドレススレーブ）信号を通知させる信号
線２１ｃｍ１、ＤＭＡＣ２１ｂからインタフェース制御
部２１ａへＰＡＧＫ（７”ライベートアクルッジ）信号
を応答させる信号線２１ｃｍ２等からなる入出力制御部
インタフェース２１ｃを備える。

インタフェース制御部２１ａには、システムバス３を介
して入力されたアドレスまたは書込みデータのパリティ
チェックを行ないチェック結果としての正常／異常信号
を出力するＰＣ（パリティチェック部）２２．２３と、
ＰＣ２２からの出力信号に含まれる装置アドレスと比較
するための装置識別信号（ＤＭＡＣ２１ｂの自装置アド
レス）を送出する識別信号出力部２４と、アドレス比較
、バス制御、応答等を実行するシステムバス制御部２５
と、装置アドレスの適否を判定した結果を入力してＤＭ
ＡＣ２１ｂを起動するか否かを制御するＤＭＡＣアクセ
ス制御部２６と、システムバスを介して入力したレジス
タアドレスとＤＭＡＣアクセス制御部２６が出力したア
タッチメントアドレス（ＤＭＡＣアドレス）を選択的に
出力するマルチプレクサ２７と、ステージ２の段階てア
タッチメントアドレスをＰＢＵＳ　（プライベートバス
）２８ａを介してＤＭＡ０２１ｂへ出力するドライバ２
８と、システムバス制御部２５の指令によりシステムバ
ス３との間でデータを入力または出力するデータ入出力
制御部２９を備える。

ＤＭＡＣ２１ｂは、アタッチメントアドレス、レジスタ
アドレス、データ転送を時分割で行なう同期式バス（Ｐ
ＢＵＳ２８ａ）のインタフェース（図示せず）を持ち、
このインタフェースを介してＤＭＡＣアクセス制御部２
６からアタッチメントアドレスｒＸ’ｏＯ’Ｊが指定さ
れると、アクセス動作を行なうように設定する。

システムバス制御部２５には、第３図に示すように、シ
ステムバス３を介して入力したアドレスに含まれている
装置アドレス（アダプタＩＤ（またはアダプタ識別信号
））と識別信号出力部２４から出力されるＤＭＡＣ２１
ｂの自装置アドレス（自アダプタＩＤ）が一致するか比
較する比較器３１と、システムバス３側からデータスト
ローブ信号を受けてシステムバス３のタイミング制御に
使用されるステージ信号を生成するステージ部３２と、
比較器３１の出力とステージ部３２からのステージ信号
を入力してデータ入出力制御部２９のイネーブル制御を
するバス制御部３３と、ＰＣ２２，２３の出力あるいは
ＤＭＡＣアクセス制御部２６からのステージ信号を受け
てシステムバス３を介してプロセッサ１へ応答信号（肯
定応答（ＡＣＫ）、バスエラー（ＢＥＲＲ））を送出す
る応答部３４を備える。

ＤＭＡＣアクセス制御部２６には、第４図に示すように
、ＤＭＡＣの自装置アドレス（Ｘ’ＯＯ’）を保持して
いるレジスタ４１ａと、ＤＭＡＣ２ｌｂの自装置アドレ
スと無関係な装置アドレス（ここではＸ’０３’）を保
持しているレジスタ４１ｂと、ＰＣ２２から出力される
アドレス正常／異常信号またはＰＣ２３から出力される
アドレス正常／異常信号に従って、正常時にはＤＭＡＣ
２１ｂの自装置アドレス（Ｘ’ＯＯ’）を、また、異常
時にはＤＭＡＣ２１ｂの自装置アドレスと無関係な装置
アドレス（ここではＸ’　０３　’）を、アタッチメン
トアドレスとしてＤＭＡＣ２１ｂへ選択的に送出するマ
ルチプレクサ４１ｃを具備したアドレス変更部４１と、
システムバス制御部２５の比較器３１から出力されるＤ
ＭＡ５Ｌ　（ダイレクトメモリアクセスセレクト）信号
を受けて同期式バスを制御するためのステージ信号（Ｐ
ＳＴＩ〜ＰＳＴ４）を生成し出力するステージ信号生成
部４２を備える。

データ入出力制御部２９には、ライトデータを入力させ
るレシーバ２９ａと、リードデータを一時保持するフリ
ップフロップ２９ｂと、システムバス制御部２５からの
イネーブル信号によってフリップフロップ２９ｂに保持
させたリードデータの出力タイミングを調整するドライ
バ２９ｃを備える。

インタフェース制御部２１ａでは、ＤＭＡＣアクセス制
御部２６のステージ信号生成部４２からステージ信号Ｐ
ＳＴＩが出力されるステージ１においてマルチプレクサ
２７からレジスタアドレスが送出され、ステージ信号Ｐ
ＳＴ２が出力されるステージ２においてマルチプレクサ
２７からＤＭＡＣアドレスが送出され、ステージ信号Ｐ
ＳＴ３．４が出力されるステージ３，４においてデータ
転送が行なわれる。データ転送にあたっては、ステージ
３でハイ側のデータが、ステージ４でロー側のデータが
転送される。そして、ステージ４が終了すると応答部３
４からシステムバス３を介してプロセッサｌへ次の伝送
を許可するための肯定応答を出力する。ＰＣ２２により
アドレスパリティエラーが検出されるか、またはＰＣ２
３によりライトデータパリティエラーが検出されると、
ステージ２の段階でアドレス変換部４１からＤＭＡＣ２
１ｂの自装置アドレスの代りにＤＭＡＣ２ｌｂ以外の装
置アドレス（Ｘ”０３’）をアタッチメントアドレスと
して送出する。

このように構成した実施例において、システムバスエラ
ーがなく、正常にＤＭＡＣ２１ｂ内のレジスタ（図示せ
ず）に書き込みあるいは読み出すには、第５図および第
６図に示すように、システムバス３から入出力制御装置
２１ζ士アドレス、データストローブ信号およびデータ
が送られてくると、ＰＣ２２でアドレスをパリティチェ
ックし、システムバスエラーがあるか調べる。

ＰＣ２３でデータをパリティチェックし、データエラー
があるか調べる。ＰＣ２２からの出力信号はシステムバ
ス制御部２５およびＤＭＡＣアクセス制御部２６に送ら
れ、システムバス制御部２５では比較器３１が自装置の
アドレスが呼び出されているかを識別信号と比較して調
べ、ＤＭＡ５Ｌ信号をＤＭＡＣアクセス制御部２６へ出
力し、ＤＭＡＣアクセス制御部２６ではＤＭＡ５Ｌ信号
を受けて、ステージ信号生成部４２がステージ１の信号
ＰＳＴＩを出力し、ＤＭＡＣ２１ｂ側にはＰＳＴＩ信号
をＰＡＳ信号として出力してアドレスの取り込みを開始
させ、ドライバ２８からレジスタアドレスをＤＭＡＣ２
１ｂへ送出させ、所定時間が経過後にステージ２の信号
ＰＳＴ２を出力する。そして、アドレスおよびデータ共
に正常であるから、アドレス変更部４１よりＤＭＡＣ２
１ｂの自装置アドレス（Ｘ’００’）をアタッチメント
アドレスとして出力し、ステージ２の場合にドライバ２
８からＤＭＡＣ２１ｂへアタッチメントアドレスを送出
する。

ＤＭＡＣ２１ｂがアタッチメントアドレスを取り込み、
所定時間経過した後、ステージ信号生成部４２からステ
ージ３の信号ＰＳＴ３が出力されてライトデータの書込
みまたはリードデータの読出しを指示する。ＤＭＡＣ２
１ｂからＰＡＣＫ（肯定応答）信号が返され、ライトデ
ータの書込みまたはリードデータの読出しが行なわれる
。

（ハイ側の）書込みまたは読み出しが終ると、ステージ
信号生成部４２からステージ４の信号ＰＳＴ４が出力さ
れ、（ロー側の）書込みまたは読み出しが終る時点でシ
ステムバス制御部２５の応答部３４からＡＣＫ信号をシ
ステムバス３側へ送出し、次のアクセスを受は付けられ
ることを知らせる。

もし、アドレスまたはライトデータにエラーがある場合
には、第７図に示すように、まず、システムバス３から
入出力制御装置２１にアドレス、データストローブ信号
およびデータが送られてくると、ＰＣ２２でアドレスを
パリティチェックし、ＰＣ２３でデータをパリティチェ
ックして、システムバスエラーがあるか調べる。システ
ムバスエラーが検出された場合には、ＡＤＰＥＥ（アダ
プタエラー）信号をオン（ハイレベル）にすることによ
って表示する。ＰＣ２２およびＰＣ２３からの出力信号
はそれぞれシステムバス制御部２５およびＤＭＡＣアク
セス制御部２６に送られる。

システムバス制御部２５では比較器３１が自装置のアド
レスが呼び出されているかを識別信号と比較して調べ、
ＤＭＡ５Ｌ信号をＤＭＡＣアクセス制御部２６へ出力す
る。ＤＭＡＣアクセス制御部２６ではＤＭＡ５Ｌ信号を
受けて、ステージ信号生成部４２からステージ１の信号
ＰＳＴＩを出力し、ドライバ２８からレジスタアドレス
をＤＭＡＣ２１ｂへ送出させ、所定時間が経過後にステ
ージ２の信号ＰＳＴ２を出力する。そして、ＡＤＰＥＥ
信号がオン（アドレスまたはデータが異常）になってい
るから、アドレス変更部４１よりＤＭＡＣ２１ｂの自装
置アドレスと無関係な装置アドレス（Ｘ’０３’）をア
タッチメントアドレスとして出力し、ステージ２におい
てドライバ２８からＤＭＡＣ２１ｂへアタッチメントア
ドレスを送出する。

ＤＭＡＣ２ｌ　ｂでは、アタッチメントアドレスの内容
（Ｘ’０３’）が自装置アドレス（Ｘ”００’）を指定
しているかチェックすると、自装置アドレスを指定して
いないことが分かり、装置指定エラーであるとして、ア
クセス動作せずに、ＤＭＡＣアクセス制御部２６のステ
ージ信号生成部４２へＰＡＣＫ信号の応答がないため、
ステージ３以降のステージ信号出力を中止させる。

ＤＭＡＣ２ｌ　ｂを起動させないため、インタフェース
制御部２１ａはシステムバス制御部２５の応答部３４か
らシステムバス３を介してプロセッサｌへＢＥＲＲ（バ
スエラー）信号を出力して異常終了を通知する。

このように実施例では、入出力装置へのアクセス中にア
ドレスパリティエラーまたはデータパリティエラーを検
出した場合には、ＤＭＡＣアクセス制御部２６のアドレ
ス変更部４１よりＤＭＡＣ２１ｂの自装置アドレス（Ｄ
ＭＡＣアドレス）と異なる装置アドレスをＤＭＡＣ２１
ｂ側へ出力させて、ＤＭＡＣ２１ｂをアクセス動作させ
ないようにしたことによって、正常時と異常間とが同じ
処理手順で済み、その結果として処理フロセスが簡単化
でき、異常処理が正常時のアクセスシーケンスに影響を
及ぼすことがなくなり、そのためアクセス時間の遅延要
素がなくなって処理性能を向上させることができ、また
、異常時にキいては、ＤＭＡＣ２１ｂにアクセス動作さ
せないので暴走することがなく、信頼性を向上させるこ
とができる。

〔発明の効果　〕

以上のように本発明では、データ転送手段１１がプロセ
ッサ１から前記システムバス３を介して起動依頼を受け
た場合に、インタフェース制御部１１ｂがエラーチェッ
クして、エラー検出された場合には、装置アドレス変更
部１２によって指定装置アドレスを他の無意味なアドレ
スに換えて転送制御部１１ａに送出させ、転送制御部１
１ａによるデータ転送を実行させないようにしたことに
よって、転送制御部１１ａの暴走を回避でき、また、異
常処理手順と正常時の手順とが同一手順となり特別な追
加手順を必要とせず、異常処理を行なう上で正常時の処
理に影響を受けることがないためアクセス時間を遅延さ
せずに済み、情服処理装置における処理性能および信頼
性を向上させることができる。

【図面の簡単な説明】

第１図は、本発明の原理構成図、 第２図は、実施例装置の構成図、 第３図は、実施例のシステムバス制御部を示す構成図、 第４図は、実施例のＤＭＡＣアクセス制御部を示す構成
図、 第５図は、実施例における書込み動作（正常時）を示す
タイムチャート、 第６図は、実施例における読出し動作（正常時）を示す
タイムチャート、 第７図は、実施例におけるシステムバスエラー時の動作
を示すタイムチャート、 第８図は、従来装置の構成図、 第９図は、従来の装置における動作説明図。 １・・・プロセッサ ３・・・システムバス １１・・・データ転送手段 １１ａ・・・転送制御部 １１ｂ・・・インタフェース制御部 １２・・・装置アドレス変更部

Claims (2)

【特許請求の範囲】
1. （１）プロセッサ（１）からシステムバス（３）を介し
   てデータ転送依頼を受けたデータ転送手段（１１）が伝
   送された情報の誤りをチェックし、異常が見付かった場
   合に、アクセスすべき装置の装置アドレスを他の無意味
   なデータに換えて伝送して、前記アクセスすべき装置が
   アクセス動作しないようにさせる ことを特徴とするインタフェース変換方法。
2. （２）プロセッサ（１）と、システムバス（３）と、前
   記プロセッサ（１）から前記システムバス（３）を介し
   て起動依頼を受けて所定のデータを転送するデータ転送
   手段（１１）を有する情報処理装置において、前記デー
   タ転送手段（１１）には、プロセッサ（１）から依頼さ
   れた装置へデータ転送する転送制御部（１１ａ）と、前
   記プロセッサ（１）のデータ形式と転送先装置のデータ
   形式との間の形式変換を実行するインタフェース制御部
   （１１ｂ）を備え、該インタフェース制御部（１１ｂ）
   には入力されたアドレス情報の指定装置アドレスを異常
   検出時に他の無意味なアドレスに換えて送出する装置ア
   ドレス変更部（１２）を備えた ことを特徴とするインタフェース変換装置。