JPH03156553A - Ｄｍａ制御装置および情報処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ＣＰＵの介在なしにメモリとＩ／Ｏ装置間の
データ転送を行なうダイレクト・メモリ・アクセス制御
装置、および、これを搭載した情報処理システムに関す
る。

［従来の技術］ ダイレクト・メモリ・アクセス（以下ＤＭＡという）は
、メモリとＩ／Ｏ装置の両者に、はぼ同時にアクセスを
行ない、両者の間でデータ転送を行なわせるものである
。

すなわち、メモリからＩ／Ｏ装置にデータ転送をする場
合は、メモリにはリードストローブ信号を、Ｉ／Ｏ装置
にはライトストローブ信号を与え。

バス上にメモリからのリードデータが出力されるタイミ
ングに合わせてＩ／Ｏ装置にデータを書込む動作を行な
う。一方、Ｉ／Ｏ装置からメモリにデータ転送をする場
合は、Ｉ／Ｏ装置にはリードストローブ信号を、メモリ
にはライトストローブ信号を与え、バス上にＩ／Ｏ装置
からのリードデータが出力されるタイミングに合わせて
メモリにデータを書込む動作を行なう。これにより、メ
モリとＩ／Ｏ装置間のデータ転送を行なうものである。

上記の動作制御を行なうものは、ダイレクト・メモリ・
アクセス制御装置（以下ＤＭＡＣの略記を用いることが
ある）と称されて、一般に販売されている。

［発明が解決しようとする課題］ さて、最近１通信やハードディスクにおけるデータ転送
の高速化に伴い、ＤＭＡＣの動作速度を高速化する必要
が生じてきている。ところが、ＤＭＡＣの動作速度を高
速にすると、Ｉ／Ｏ装置のアクセス間隔が短縮するため
、一般に、回復時間といわれるアクセス間隔の最低値が
規定されているＩ／Ｏ装置がＤＭＡ転送対象となったと
き、該規定値を逸脱する場合が発生する。このため。

ＤＭＡＣ動作速度高速化には、限界が生じている。

しかしながら、従来のＤＭＡＣは、この限界を解消する
ための配慮がなされていない。

また、ＤＭＡＣの動作速度が上がってくると、ノイズに
対する感度も上がり、Ｉ／Ｏ装置からのデータ転送動作
要求信号にノイズが重畳したときに誤ってデータ転送動
作をすることが考えられる。

ところが、従来のＤＭＡＣは、これに対する配慮もなさ
れていない。

さらに、Ｉ／Ｏ装置やメモリにおけるデータ読出し時間
（アクセス時間という）は、一定のため、ＤＭＡＣの動
作速度を上げても、読出しアクセスと書込みアクセスの
時間間隔を一定に保つ制御をしなくてはならない、この
ため、従来のＤＭＡＣのなかには、メモリとＩ／Ｏ装置
の各々からのレディ信号により、動作を制御しているも
のもある。

しかしながら、これは、ＤＭＡＣ外部のＩ／Ｏ装置各々
に付加回路が必要になるため、ハードウェアが複雑にな
るという問題がある。

本発明の第１の目的は、アクセス間隔の最低値が規定さ
れているＩ／Ｏ装置がＤＭＡ転送対象となったときでも
、該規定値を逸脱することなくアクセスができるように
して、■／Ｏ装置のアクセス間隔の最低値に起因する限
界を解消し、アクセスの高速化を図ったＤＭＡ制御装置
を提供することにある。

また、本発明の第２の目的は、Ｉ／Ｏ装置からのデータ
転送動作要求信号にノイズが重畳した場合でも、誤転送
を防止できるＤＭＡ制御装置を提供することにある。

さらに、本発明の第３の目的は、ＤＭＡＣの動作速度を
上げても、読出しアクセスと書込みアクセスの時間間隔
を外部付加回路なしで一定に保つことができるＤＭＡ制
御装置を提供することにある。

［課題を解決するための手段］ 上記第１の目的は、メモリとＩ／Ｏ装置間のデータ転送
を行なうダイレクト・メモリ・アクセス制御装置に、同
一Ｉ／Ｏ装置への連続アクセスを検出する連続アクセス
検出手段と、予め与えられるアクセス間隔値によりアク
セス間隔を制御するアクセス間隔制御手段とを備えるこ
とにより達成される。

上記アクセス間隔値は、回復時間として規定される当該
Ｉ／Ｏ装置への連続アクセス間隔の最低値を１例えば、
レジスタに設定して記憶保持させることが好ましい。

また、このアクセス間隔値は、ＤＭＡＣが複数のチャネ
ルを持ち、各チャネルごとにＩ／Ｏ装置を接続する場合
には、各チャネルごとに設定することが好ましい。

上記第２の目的は、ＣＰＵ　（中央処理装置）、メモリ
および１または２以上のＩ／Ｏ装置を有する情報処理シ
ステムに搭載されて、メモリとＩ／Ｏ装置間のデータ転
送を行なうダイレクト・メモリ・アクセス制御装置に、
前記Ｉ／Ｏ装置からの転送要求信号を検出してＣＰＵか
らバス制御権を獲得し、データ転送後、ＣＰＵにバス制
御権を返還する機能と、前記ＣＰＵからバス制御権を獲
得した時に、再度、Ｉ／Ｏ装置からの転送要求信号の検
出を行ない、検出できるときは、データ転送動作を起動
し、検出できないときは、データ転送動作を起動せず、
直ちにバス制御権をＣＰＵに返還する機能とを備えるこ
とにより、達成される。

前記Ｉ／Ｏ装置からの転送要求信号を検出してＣＰＵか
らバス制御権を獲得し、データ転送後、ＣＰＵにバス制
御権を返還する機能は、例えば、Ｉ　／Ｏｉｌｉ置から
の転送要求信号を検出するＤＭＡ転送要求信号検出部と
、バス制御権の獲得を検出するバス権獲得検出部と、獲
得したバス制御権をＣＰＵに返還するバス権返還部とに
より構成することができる。

また、前記ＣＰＵからバス制御権を獲得した時に、再度
、Ｉ／’Ｏ装置からの転送要求信号の検出を行ない、検
出できるときは、データ転送動作を起動し、検出できな
いときは、データ転送動作を起動せず、直ちにバス制御
権をＣＰＵに返還する機能は、例えば、Ｉ／Ｏ装置から
の転送要求信号を検出するＤＭＡ転送要求信号検出部と
、データの転送方法を判定する転送方向判定部と、デー
タ転送動作起動部と、獲得したバス制御権をＣＰＵに返
還するバス権返還部とにより構成することができる。

上記第３の目的は、メモリとＩ／Ｏ装置間のデータ転送
を行なうダイレクト・メモリ・アクセス制御装置に、時
間間隔制御値を記憶保持し、この保持している値により
Ｉ／Ｏ装置アクセス開始時点とメモリアクセス開始時点
の間隔を制御する機能を備えることにより達成される。

前記時間間隔制御値の記憶保持は、例えば、各Ｉ／Ｏ装
置が接続されるチャネル対応にレジスタを設け、これら
の対応するレジスタに設定することにより行なうことが
できる。

ｉＪ記Ｉ／Ｏ装置アクセス開始時点とメモリアクセス開
始時点の間隔の制御は、Ｉ／Ｏ装置リード時の前記時間
間隔制御値を読みだして当該Ｉ／Ｏ装置のアクセスに対
する待ちを設定する。リード時のＩ／Ｏウェイト挿入部
と、Ｉ／Ｏ装置ライト時の前記時間間隔制御値を読みだ
して当該１／Ｏ装置のアクセスに対する待ちを設定する
。ライト時のＩ／Ｏウェイト挿入部とにより行なうこと
ができる。

なお、上述した第１から第３の各目的を達成する手段は
、適宜組み合わせることができる。

また、本発明によれば、ダイレクト・メモリ・アクセス
制御装置と、ＣＰＵと、メモリおよび該メモリのリード
／ライト制御を行なうメモリコントローラと、データバ
スのスワップ制御を行なうバススワップ回路と、これら
を接続するシステムバスと、前記バススワップ回路を介
してシステムバスと接続されるデータバスと、このデー
タバスに接続される１または２以上のＩ／Ｏ装置とを備
えて構成される情報処理システムが提供される。

さらに１本発明のダイレクト・メモリ・アクセス制御装
置と、中央処理装置（ＣＰＵ）と、システムバスとを組
み合わせて、１チップの情報処理用ＬＳＩを構成するこ
とができる。この情報処理用ＬＳＩは、メモリのリード
／ライト制御を行なうメモリコントローラ、および／ま
たは、データバスのスワップ制御を行なうバススワップ
回路をさらに含めて、１チップに構成してもよい。

なお、本明細書において、Ｉ／Ｏ装置とは、入出力装置
のほか、メモリとの間でＤＭＡを実行するデバイスをも
広く含むものである。例えば、外部記憶装置、通信装置
等のほが、前記メモリに増設された拡張メモリ等をも含
むものである。

［作　用］ ＤＭＡＣが同一Ｉ／Ｏ装置への連続アクセスを実行した
場合、該同一Ｉ／Ｏ装置への連続アクセスを、連続アク
セス検出手段により検出することができる。また、アク
セス間隔を制御するアクセス間隔制御手段により、予め
与えられるアクセス間隔値だけＤＭＡＣアクセス間隔を
あけるように制御することにより、同一Ｉ／Ｏ装置への
連続アクセス間隔を、該Ｉ／Ｏ装置のアクセス間隔規定
値以上にすることができる。

したがって、アクセス間隔の最低値が規定されているＩ
／Ｏ装置がＤＭＡ転送対象となったときでも、該規定値
を逸脱することなくアクセスができ、Ｉ／Ｏ装置のアク
セス間隔の最低値に起因する限界が解消され、ＤＭＡＣ
の動作速度が、■／Ｏ装置と無関係に高速化できる。

また、前記ＣＰＵからバス制御権を獲得した時に、再度
、Ｉ／Ｏ装置からの転送要求（８号の検出を行なうこと
により、転送要求信号が検出できるときは、最初に検出
した転送要求信号がノイズでなく、正当な信号であるこ
とが確認される。この場合には、データ転送動作を起動
する。

一方、転送要求信号が検出できないときは、最初に検出
した転送要求信号がノイズであり、正当な信号ではない
ことが、認識される。従って、データ転送動作を起動せ
ず、直ちにバス制御権をＣＰＵに返還する。

これによって、誤転送が阻止され、ＤＭＡＣの誤動作を
避けることができる。

さらに、ＤＭＡ転送対象のＩ／Ｏ装置のアクセス時間以
上の時間を保持する値を、時間間隔制御値として記憶保
持し、この保持している値によりＩ／Ｏ装置アクセス開
始時点とメモリアクセス開始時点の間隔を制御すること
により、Ｉ／Ｏ装置アクセス開始時間とメモリアクセス
開始時間の間隔が前記Ｉ／Ｏ装置のアクセス時間以上に
なり。

ＤＭＡＣの動作速度を上げても、読出しアクセスと書込
みアクセスの時間間隔をＩ／Ｏ装置アクセス時間以上に
保つことができる。

［実施例〕 以下、本発明の一実施例について図面を参照して説明す
る。

本発明に係るＤＭＡＣの一実施例の内部構成を第３図に
示す、また１本発明を適用した情報処理システムの一実
施例の構成例を第４図に示す。

まず１本実施例が適用される情報処理システムの構成に
ついて、説明する。

本実施例の情報処理システムは、システムの制御、演算
等を実行する中央処理装置（ＣＰ　Ｕ）／Ｏと、ＤＭＡ
制御を行なうＤＭＡＣＩＩと、記憶装置でありデータ幅
が１６ビツトであるメモリ１３および該メモリ１３のリ
ード／ライト制御を行なうメモリコントローラ１２と、
データバスのスワップ制御を行なうバススワップ回路１
４と。

これらを接続するシステムバス１９と、前記バススワッ
プ回路１４を介してシステムバス１９と接続されるデー
タバス２０と、このデータバス２０に接続される１また
は２以上のＩ／Ｏ装置とを備えて構成される。

Ｉ／Ｏ装置として、本実施例は、データ幅が１６ビツト
であるＤＭＡ転送対象のＩ／Ｏ装置１５と、データ幅が
８ビツトであるＤＭＡ転送対象のＩ／Ｏ装置１６とを接
続しである。もちろん、Ｉ／Ｏ装置は、これらに限定さ
れない。

また、本実施例の情報処理システムは、ＤＭＡ制御に関
する信号線として、 前記ＤＭＡ転送対象のＩ／Ｏ装置１５のレベル１１Ｈ″
′によりＤＭＡ転送要求を示す１６ｂｉｔＩ／ＯＤＲＱ
信号を前記したＤＭＡＣＩＩに伝送する信号線１７ａと
、 前記ＤＭＡ転送対象のＩ／Ｏ装置１６のレベルＩＩ　Ｈ
Ｉ＋によりＤＭＡ転送要求を示す８ｂｉｔＩ／ＯＤＲＱ
信号を前記ＤＭＡＣＩＩに伝送する信号線１７ｂと。

レベル゛Ｌ″で前記ＤＭＡ転送対象Ｉ／Ｏ装置１５に対
するＤＭＡ転送許可を示す１６ｂｉｔＩ／ＯＤＡＧＫ信
号を前記ＤＭＡＣ１１から前記ＤＭＡ転送対象Ｉ／Ｏ装
置１５および前記バススワップ回路１４へ伝送する信号
線１８ａと、レベルｉｒ　Ｌ　ｎで前記ＤＭＡ転送対象
Ｉ／Ｏ装置１６に対するＤＭＡ転送許可を示す８ｂｉｔ
Ｉ／ＯＤＡＣＫ信号を前記ＤＭＡＣ１１から前記ＤＭＡ
転送対象ｒ／Ｏ装置１６およびバススワップ回路１４へ
伝送する信号線１８ｂと、前記ＣＰＵｌ０および前記Ｄ
ＭＡＣ１１間でシステムバス１９の制御権の授受を制御
する信号であって、レベル“′Ｈ″でバス権の譲渡要求
を示すＨＯＬＤやレベル“Ｈ”でバス権の譲渡許可を示
すＨＬＤＡなどのＤＭＡ転送制御信号３２を転送する信
号線２１．２２と を有している。

上記ＣＰＵＩＯ１ＤＭＡＣＩＩ、メモリ１３゜メモリコ
ントローラ１２、および、バススワップ回路１４は、そ
れぞれＩＣ化して構成することができる。

また、これらの構成要素を組み合わせたＬＳＩとするこ
とができる。例えば、前記ＣＰＵＬＯおよびＤＭＡＣＩ
Ｉと、システムバス１９とを組み合わせたＬＳＩ、これ
にメモリコントローラ１２を含めたＬＳＩ、さらに、バ
ススワップ回路１４を含めたＬＳＩ等が挙げられる。

このようなＬＳＩ化は、各構成要素を、システムバス１
９を含めて１チップ化できるので、信号やデータの伝送
が高速に行なえると共に、情報処理システムの情報処理
機能を、小型化できる利点がある。

前記ＤＭＡＣＩＩは、例えば、第３図に示すように構成
される。

すなわち、第３図に示すＤＭＡＣＩＩは１次の構成要素
を有する。

ａ、外部のＤＭＡ転送対象Ｉ／Ｏ装置１５または１６と
の間でＤＭＡ転送要求許可信号３０を送受すると共に、
ＤＭＡ転送の実行の可否を指示する機能を、実行状態を
示す制御／ステータスレジスタ１１７を含めて備えるＤ
ＭＡ制御部１１１　。

ｂ、システムバス１９との間でＤＭＡ制御を行なう制御
部Ｉ　ＤＭＡＣＩＩが外部Ｉ／Ｏ装置、メモリなどの制
御を行なう制御信号、状態を現すステータスデータなど
の授受を行なうための外部コントロール信号３１の送受
を行なうバスＩ／Ｏコントローラ１１２゜ Ｃ６各チヤネルごとのＤＭＡ動作時の転送アドレスや転
送モード、Ｉ／Ｏ装置のバス幅、■／Ｏ装置のウェイト
数、Ｉ／Ｏ装置の回復時間等の制御値を格納するアドレ
ス／モードレジスタ１１８を含むＤＭＡアドレス／モー
ドレジスタファイル１１３゜ ｄ、ＤＭＡ動作時に前記ＤＭＡアドレス／モードレジス
タファイル１１３内の該当するチャンネルのアドレス／
モードレジスタ１１８からアドレスデータを読出し、転
送ごとにカウントアツプし、このカウント値をＤＭＡ転
送アドレス３３として外部に送出するアドレスカウンタ
１１４゜ ｅ、各チャネルごとのＤＭＡ動作時の転送カウント数を
格納するカウントレジスタ１１９を含むＤＭＡカウント
レジスタファイル１１５゜ｆ、ＤＭＡ動作時に前記ＤＭ
Ａカウントレジスタファイル１１５内の該当するチャネ
ルのカウントレジスタ１１８からカウント数を読出し、
転送ごとにカウントダウンするカウントカウンタ１１６
゜ ｇ、ＤＭＡ転送動作時に前記ＤＭＡアドレス／モードレ
ジスタファイル１１３内の該当するチャンネルのアドレ
ス／モードレジスタ１１８からＩ／Ｏ装置のウェイト数
や回復時間などのモードデータを読出し、後述する第１
図と第２図に示す動作フローにしたがってＤＭＡ転送動
作を実行し、バス権の譲渡要求を示すＨＯＬＤやバス権
の譲渡許可を示すＨＬ　Ｄ　ＡなどのＤＭＡ転送制御信
号３２を送受し、マイクロプログラム等のシーケンス制
御技術により、後述する第１図、第２図に示す動作シー
ケンスを実行するＤＭＡ動作シーケンス制御部１／Ｏ゜ ｈ、前記ＤＭＡ制御部１１１と、ＤＭＡ動作シーケンス
制御部１／Ｏと、ＤＭＡアドレス／モードレジスタファ
イル１１３と、ＤＭＡカウントレジスタファイル１１５
とを接続する内部配線路１２０、および、ＤＭＡ動作シ
ーケンス制御部１／Ｏと、バスＩ／Ｏコントローラ１１
２と、ＤＭＡアドレス／モードレジスタファイル１１３
と、ＤＭＡカウントレジスタファイル１１５とを接続す
る内部配線路１２１゜上記ＤＭＡ動作シーケンス制御部
１／Ｏは、第１図および第２図に示される動作を実行す
る機能を有する。

すなわち、第１図および第２図に示す動作シーケンス内
の破線で囲んだブロックにより示すように、バス制御権
を獲得したときに再度Ｉ／Ｏ装置からの転送要求信号の
有無を確認するＤＭＡ転送要求確認部１と、Ｉ／Ｏ装置
リード時のＩ／Ｏウェイト挿入部２と、Ｉ／Ｏ装置ライ
ト時のＩ／Ｏウェイト挿入部３と、同一１／Ｏ装置に対
する連続転送を検出する連続転送検出部４ａおよび連続
転送を行なうＩ／Ｏ装置の回復時間を考慮してアクセス
間隔を制御するＩ／Ｏ装置の回復時間挿入部４ｂと、Ｉ
／Ｏ装置からの転送要求信号を検出するＤＭＡ転送要求
信号検出部５と、バス制御権の獲得を検出するバス権獲
得検出部６と、データの転送方法を判定する転送方向判
定部７と、獲得したバス制御権をＣＰ　Ｕに返還するバ
ス権返還部８とを有する。

これらの動作は、マイクロプログラムによるシーケンス
制御や、ハードウェアロジックで実現することができる
。従って１本明細書では、詳述しない。

第１図および第２図において、ＳＯ，ＳＬ、Ｓ２、Ｓ３
、Ｓ４、Ｓ５、Ｓ６．Ｓ７、Ｓ８、Ｓ９、ＳＡ、ＳＢ、
ＳＣ，ＳＤ、ＳＥ、ＳＦは、ＤＭＡＣ１１の動作状態を
示す。各状態の意味を表１に示す。

また、ＤＭＡＣＩＩの動作時の各部の信号波形を第５図
から第８図に示す。

第５図から第８図において、ＰＣＬＫは、ＤＭＡＣＩＩ
の動作クロック信号、ＤＲＱＯから３は、Ｉ／Ｏ装置か
らＤＭＡＣ１１に伝送されるレベルＩＩＨ″″で“ＤＭ
Ａ転送要求あり″を意味するＤＭＡ転送要求信号、ＡＮ
ＹＤＲＱは、前記ＤＭＡＣＩＩ内部において前記ＤＲＱ
信号を前記ＰＣＬＫ信号でサンプリングし、レベルｔｉ
Ｈ”でＤＭＡＣ１１の動作期間であることを示す信号出
ある。

ＡＯ〜２３、Ｍ／、／Ｏ、ＢＨＥ、ＢＬＥは、アドレス
信号である。

また、ＤＡＣＫは、レベル“Ｌ　ｊｊでＩ／Ｏ装置に対
するＤＭＡ転送を示す信号、ＩＯＲは、レベル゛′Ｌ″
でＩ／Ｏ装置に対するリードを示す信号、ＩＯＷは、レ
ベル“Ｌ　ＩＩでＩ／Ｏ装置に対するライトを示す信号
、ＭＲは、レベル゛ｒ　１．　ｔ＋でメモリに対するリ
ードを示す信号、ＭＷは、レベル１１　Ｌ　１１でメモ
リに対するライトを示す信号、５ＲＤＹは。

レベル１１　ＨＩＩでメモリのり一ド／ライト動作終了
を示す信号である。

次に、前記バススワップ回路１４について説明する。

バススワップ回路１４は、第９図に示すように構成され
、ＤＭＡ転送対象Ｉ／Ｏ装置１５．１６が接続されてい
るデータバス２０と前記システムバス１９との間にあっ
て、上位８ビツトと下位８ビツトデータバスの接続や、
上位８ビツトと下位８ビツトデ一タバス同士の接続など
、データバスのスワップ制御を行なう。

すなわち、バススワップ回路１４は、システムバス側の
上位８ビツトデータバスＢＤ８〜１５とデータバス側の
上位８ビツトデータバスＤＤ８〜１５との間にあり両者
の接続制御を行なう上位バスバッファ１４１と、システ
ムバス側の上位８ビツトデータバスＢＤ８〜１５とデー
タバス側の下位８ビツトデータバスＤＤＯ〜７との間に
あり両者の接続制御を行なうトランスファバスバッファ
１４２と、システムバス側の下位８ビットデータパスＢ
ＤＯ〜７とデータバス側の下位８ビツトデータバスＤＤ
Ｏ〜７との間にあり両者の接続制御を行なう下位パスバ
ッファ１４３と、前記パスバッファ１４１，１４２，１
４３の制御を行なうパスバッファ制御回路１４４とを備
えて構成される。

このパスバッファ制御回路１４４は、転送方向制御信号
ＤＤＴＲや、アクティブレベルＩＩ　Ｌ　Ｉ＋のイネー
ブル信号ＤＤＨ，ＤＤＴ、ＤＤＬを、前記ＣＰＵｌ０あ
るいはＤＭＡＣｌ　１から出力される次に示す入力信号
に基づいて生成する。

レベル″Ｌ′″でデータ転送期間を示すＤＥＮ信号、レ
ベル゛′Ｌ″でメモリ１３に対するデータ転送方向がリ
ート方向であることを示すＤ　Ｔ　／　Ｒ信号、レベル
＋ｉ　Ｌ　ｎで上位データバス上の信号が有効であるこ
とを示すＢ　ＨＥ信号、レベルＩＩＬ”で下位データバ
ス上の信号が有効であることを示すＢＬＥ信号、Ｌ／／
＜／Ｌ／　”Ｌ”　テ１６ビツトＩ／Ｏ装置１５に対す
るＣＰＵ／ＯのＩ／Ｏアクセスを示す信号１６ｂｉｔＩ
　／　ＱＣＳ、レベル“Ｌ”で８ビツトＩ／Ｏ装置１６
に対するＣ　、Ｐ　Ｕ　Ｉ　ＯのＩ／Ｏアクセスを示す
信号８ｂｉｔ！／ＯＣ８，前述のレベル１１　Ｌ　Ｉ＋
で１６ビツトＩ／Ｏ装置１５に対するＤＭＡＣＩＩのＩ
／Ｏ装置アクセスを示す信号１６ｂｉｔＩ　／　０ＤＡ
ＣＫ、レベル“Ｌ”で８ビツトＩ／Ｏ装置１６に対する
ＤＭＡＣＩＩのＩ／Ｏ装置アクセスを示す信号８ｂｉｔ
Ｉ　／　０ＤＡＣＫ、および、レベルｉｉＨ”でＤＭＡ
ＣＩＩの動作期間であることを示す信号ＤＡＥＮの各信
号が用いられる。

前記パスバッファ制御回路１４４は、第／Ｏ図に示すよ
うに、排他的オアゲート回路１４４ａと。

インバータ１４４ｂと、ノアゲート回路１４４ｄ〜１４
４ｆと、アンドゲート回路１４４ｇおよび１４４ｈと、
オアゲート回路１４４にと、ナントゲート回路１４４ｍ
、１４４ｎおよび１４４Ｐとを備えて構成される。

前記各入力信号は、前記パスバッファ制御回路１４４に
入力され、前記ゲート回路群により、論理的に組み合わ
されて、前述したＤＤＴＲと、ＤＤＨ，ＤＤＴおよびＤ
ＤＬの各信号に変換される。

次に、以上のように構成されるＤＭＡＣＩＩを用いてＤ
ＭＡ転送をする場合の動作について、説明する。

（１）転送要求の判定とバス権の授受 Ｉ／Ｏ装置１５または１６からメモリ１３へのＤＭＡＣ
ＩＩによるデータ転送が必要になると、Ｉ／Ｏ装置１５
または１６が転送要求信号線１７ａまたはｂをアクティ
ブにする。

転送要求検出部５は、ＡＮＹＤＲＱが１であるか否か、
すなわち、いずれかのチャネルに対するＤＭＡ要求があ
るか否かを監視しているので、転送要求信号線１７ａま
たはｂがアクティブになると、ＤＭＡ転送要求があるこ
とを検出し、状態がＳｏから状態Ｓ１へ遷移する。これ
により、第５図に示すように、ＨＯＬＤ信号が信号線２
１を介してＤＭＡＣＩＩからＣＰＵｌ０へ送出される。

ＣＰＵｌ０では、ＨＯＬＤ信号がアクティブになったこ
とを検出し、バス権をＤＭＡＣ１１に渡してもよい状態
になると、ＨＬ　Ｄ　Ａ信号をアクティブにし、バス権
の譲渡許可を信号線２２を介してＤＭＡＣ１１に通知す
る。ＤＭＡＣ１１は、この間、バス権獲得検出部６でＨ
ＬＤＡ信号の状態を監視し、ＨＬＤＡ信号がアクティブ
になったことを検出すると、状態Ｓ２に遷移する。

状態Ｓ２では、ＤＭＡ転送要求確認部１で、再度ＤＭＡ
転送要求があることを確認し、また。

ＤＭＡ転送チャネルの優先判定を行なう。これにより、
転送要求検出部５で検出した転送要求信号が継続してい
ることを確認し、状態Ｓ３へ遷移する。

状態Ｓ３では優先判定によって選ばれたＩ／Ｏ装置に対
する転送許可信号ＤＡＣＫをアクティブにし、Ｉ／Ｏ装
置にＤＭＡ転送が行なわれることを通知する。

上記処理時に状態Ｓ２において、ＤＭＡ転送要求確認部
１でＤＭＡ転送要求が確認できないときは、第８図に示
すように、転送要求検出部５で検出した転送要求信号は
ノイズによる誤信号だったと判定し、バス権返還部８へ
処理を移して、状態ＳＥとなり、バス権をＣＰＵｌ０へ
返還する。これにより、ノイズによる誤転送動作が回避
される。

（２）Ｉ／Ｏ装置からメモリへの転送 ■／○装置からメモリへの転送のときは、第１図のｂの
処理に入る。

第６図に示すように、まず、Ｉ／Ｏ装置リード時のＩ／
Ｏ装置ウェイト挿入部２でモードレジスタ内の転送対象
チャネルのＩ／Ｏ装置ウェイト数を読出し、Ｉ／Ｏ’ｌ
置ウェイトの挿入が必要か否か判定する。挿入が必要な
ときは、状態Ｓ４に遷移し、Ｉ／Ｏ装置へのリードス１
−ローブ信号ＩＯＲをアクティブにした後、必要なＩ／
Ｏ装置ウェイト回数だけ状態Ｓ４を維持する。不要なと
きは、状態Ｓ５に遷移し、同時に、Ｉ／Ｏ装置へのリー
ドストローブ信号ＩＯＲをアクティブにする。

状態Ｓ５では、メモリへのライトストローブ信号ＭＲを
アクティブにし、タイミング調整のための状態Ｓ６を経
由して、メモリライト動作終了待ち状態Ｓ７へ遷移する
。状態Ｓ７では、メモリのレディ信号５ＲＤＹＯＵＴ　
（ＳＲＤＹ）をチエツクし、レディ状態になると状態Ｓ
Ｃへ遷移する。

（３）メモリからＩ／Ｏ装置への転送 メモリからＩ／Ｏ装置への転送のときは、第１図のＣの
処理に入る。

第７図に示すように、まず、状態Ｓ８でメモリへのリー
ドストローブ信号ＭＲをアクティブにし、続いて状態Ｓ
９でＩ／Ｏ装置ライトストローブ信号ＩＯＷをアクティ
ブにする。状態ＳＡでは、メモリルディ信号５ＲＤＹＯ
ＵＴ（ＳＲＤＹ）　をチエツクし、レディ状態になると
Ｉ／Ｏ装置ウェイト挿入部３へ処理を移す。

Ｉ／Ｏウェイト挿入部３では、モードレジスタ内の転送
対象チャネルのＩ／Ｏウェイト数を読出し、Ｉ／Ｏウェ
イトの挿入が必要か否か判定し、挿入が必要なときは、
状態ＳＢに遷移し、必要なＩ／Ｏウェイト回数だけ状態
ＳＢを維持する。不要なときは、状態ＳＣに遷移する。

（４）ＤＭＡ転送継続／終了動作 状態ＳＣでは、アクティブにしたストローブ信号をイン
アクティブにし、ＤＭＡ転送の継続／終了動作に入る・ まず、バス権を同一チャネルの連続ＤＭＡ転送以外は一
旦ＣＰＵｌ０に返還するか、返還しないパスホールトモ
ードで動作をするかによって処理が別れる。バスホール
ドモードでないときは、第２図のｄへ処理が移る。

ここでは、まず、シングル転送かデイマント転送かを判
定し、シングル転送時は状態ＳＤへ遷移する。

デイマント転送のときは、同一Ｉ／Ｏ装置に対する連続
転送検出部４ａに処理を移す。ここで、同一チャネルに
対する転送が連続して必要か否か判定する。判定は、５
ＣＨＤＲＱが１か否か、すなわち、ＤＭＡ転送を行なっ
たチャネルに対するＤＭＡ要求の有無を調べることによ
り行なう。不要なときは、状態ＳＤへ遷移し、連続転送
が必要なときは、Ｉ／Ｏ装置の回復時間挿入部４ｂに処
理を移す。

回復時間挿入部４ｂは、モードレジスタ内の転送対象チ
ャネルの■／○装置回復時間数を読出し、ｒ／Ｏ装置回
復時間の挿入が必要か否か判定し、挿入が必要なときは
状態ＳＦに遷移し、必要なＩ／Ｏ装置回復時間数だけ状
態ＳＦを維持する。不要なときは状態Ｓ３に遷移し次の
ＤＭＡ転送を継続する。

バスホールドモードのときは、第２図のｅへ処理が移る
。

ここでは、まず、シングル転送かデイマント転送かを判
定する。シングル転送時は、保留さ九でいる他チャネル
の転送要求がないか判定し、ない場合は状態ＳＤへ遷移
する。シングル転送またはデイマント転送で、他チャネ
ルのＤＭＡ転送を行なうときは状態Ｓ２へ遷移する。す
なわち、ＨＣＨＤＲＱまたはＬＣＨＤＲＱが１であるか
否かにより、ＤＭＡ転送を行なったチャネルより優先順
位の高い（または低い）チャネルに対するＤＭＡ要求が
あるか否かを調べる。

また、デイマント転送で同一Ｉ／Ｏ装置に対する連続転
送場合は、前述のＩ／Ｏ装置回復時間挿入動作を行なっ
た後、状態Ｓ３に遷移し、ＤＭＡ転送を継続する。

状態ＳＤへ遷移すると１次に状態ＳＥへ遷移し、バス権
をＣＰＵｌ０へ返還した後、状態ＳＯへ遷移する。

次に、バススワップ回路１４の動作について説明する。

ＣＰｔＪ　／ＯまたはＤＭＡＣＩＩは、データ転送タイ
ミングになると、ＤＥＮ信号をパＬ′″レベルとする。

また、データ転送方向によりＤＴ／Ｒ信号のレベルをコ
ントロールし、リード方向のときはＩＩＩ、″レベルと
する。特に、ＤＭＡＣＩＩによる転送のときは、メモリ
１３に対するデータ転送方向を示すように制御される。

（５）ＣＰＵＩＯによるワードリード ＣＰＵｌ０がワード（１６ビツト幅）データをｌ／Ｏ１
置１５から読み取るときは、各信号を次のように出力す
る。

ＤＥＮ＝”Ｌ”、ＤＴ／Ｒ＝　”Ｌ” ＢＬＥ＝“Ｌ”、ＢＨＥ＝　”Ｌ” １６ｂｉｔＩ　／ＯＤＡＧＫ＝　　”Ｈ”８ｂｉｔＩ／
ＯＤＡＣＫ＝　　“ＨＩ＋１６ｂｉｔＩ／○Ｃ８＝　“
Ｌ” ８ｂｉｔＩ　／ＱＣＳ　＝　　”Ｈ”　、ＤＡ　Ｅ　Ｎ
＝　　”Ｌ”この結果パスバッファ制御回路１４４の出
力が次のようになる。

ＤＤＴＲ＝“Ｌ”、ＤＤＨ＝”Ｌ” ＤＤＴ＝“Ｈ”　、ＤＤＬ＝　”Ｌ” これにより、Ｉ／Ｏ装置１５より読出されたＤＤＯ〜７
上のデータがＢＤＯ〜７上に、ＤＤ８〜１５上のデータ
がＢＤ８〜１５上に伝達され、１６ビツトデータがＣＰ
Ｕｌ０によりリードされる。

（６）ＣＰＵＩＯによるワードライト ＣＰＵｌ０がワード（１６ビツト＠）データをＩ／Ｏ装
置１５に書込むときは、各信号を次のように出力する。

ＤＥＮ＝“Ｌ”、ＤＴ／Ｒ＝“Ｈ” ＢＬＥ＝“Ｌ”、ＢＨＥ＝”Ｌ” １６ｂｉｔＩ／ＯＤＡＣＫ＝“Ｈ” ８ｂｉｔＩ／ＯＤＡＣＫ＝　　“Ｈ” １６ｂｉｔＩ／ＯＣＳ＝　　”Ｌ” ８ｂｉｔＩ　／ＯＣ８＝　　”Ｈ”　、ＤＡＥＮ＝”Ｌ
”この結果パスバッファ制御回路１４４の出力が次のよ
うになる。

ＤＤＴＲ＝”Ｈ”　、　ＤＤＩ−１＝　　“Ｌ　Ｉ＋Ｄ
ＤＴ＝　　“Ｈ”　、ＤＤＬ＝　　“Ｌ”これにより、
ＣＰＵｌ０から出力されたＢＤＯ〜７上のデータがＤＤ
Ｏ〜７上に、ＢＤ８〜１５上のデータがＤＤ８〜１５上
に伝達され、Ｉ／Ｏ装置１５に１６ビツトデータが書き
込まれる。

（７）ＣＰＵＩＯによる奇数アドレスバイトデータリー
ド ＣＰＵｌ０が奇数アドレスバイト（８ビット幅）データ
をＩ／Ｏ装置１６から読み取るときは、各信号を次のよ
うに出力する。

ＤＥＮ＝“Ｌ”、ＤＴ／Ｒ＝“Ｌ” ＢＬＥ＝“Ｈ”　、ＢＨＥ＝　”Ｌ” １６ｂｉｔＩ／ＯＤＡＣＫ＝“Ｈ” ８ｂｉｔＩ／ＯＤＡＣＫ＝“ＨＩＩ Ｉ　６ｂｉｔＩ／ＯＣ５”　　“Ｈ” ８ｂｉｔＩ／ＯＣＳ”　　“Ｌ”　、ＤＡＥＮ＝　　”
Ｌ”この結果パスバッファ制御回路１４４の出力が次の
ようになる。

ＤＤＴＲ＝“Ｌ”、ＤＤＨ＝“Ｈ” ＤＤＴ＝“Ｌ”、ＤＤＬ＝“Ｌ” これによりＩ／Ｏ装置１６から読出されたＤＤＯ〜７上
のデータがＢＤＯ〜７とＢＤ８〜１５上に伝達され、Ｂ
Ｄ８〜１５上の上位８ビツトデータがＣＰＵｌ０により
奇数アドレスバイトデータとして読み込まれる。

（８）ＣＰＵＩＯによる偶数アドレスバイトデータリー
ド ＣＰＵｌ０が偶数アドレスバイト（８ビツトｌ１ｌ）デ
ータをＩ／Ｏ装置１６から読み取るときは、各信号を次
のように出力する。

ＤＥＮ＝”Ｌ”、ＤＴ／Ｒ＝“Ｌ　ｔｐＢＬＥ＝“Ｌ”
、ＢＨＥ＝”Ｈ” １６ｂｉｔ１／ＯＤＡＣＫ＝”Ｈ” ８ｂｉｔＩ／ＯＤＡＣＫ＝　”Ｈ” １６ｂｉｔ１／ＯＣ８＝　　”Ｈ” ８ｂｉｔＩ／ＯＣ５＝　　“Ｌ”　、　　ＤＡＥ　Ｎ＝
　　”Ｌ”この結果パスバッファ制御回路１４４の出力
が次のようになる。

ＤＤＴＲ＝“Ｌ”　　ＤＤＪイ＝“Ｈ”ＤＤＴ＝“Ｌ”
、ＤＤＬ＝”Ｌ” これによりＩ／Ｏ装置］６から読出されたＤＤＯ〜７上
のデータがＢＤＯ〜７とＢＤ８〜１８上に伝達され、Ｂ
ＤＯ〜７上の下位８ビツトデータがＣＰＵｌ０により偶
数アドレスバイトデータとして読み込まれる。

（９）ＣＰＵＩＯによる奇数アドレスバイトデータライ
ト ＣＰＵｌ０が奇数アドレスバイト（８ビツト＠）データ
をＩ／Ｏ装置１６に書込むときは、各信号を次のように
出力する。

ＤＥＮ＝　”Ｌ”　、ＤＴ／Ｒ＝“Ｈ”ＢＬＥ＝　　”
Ｈ”、　　１’３ＨＥ＝　　”Ｌ”１６ｂｉｔＩ／ＯＤ
Ａ（、Ｋ　＝　　“Ｈ”８ｂｉｔＺ／ＯＤＡＣＫ＝　　
”Ｈ” １６ｂｉｔ１／ＯＣ５＝　　“ＨＩ＋ ８ｂｉｔＩ／ＯＣ５＝　　”Ｌ”　、　　ＤＡＥＮ＝　
　”Ｌ”この結果パスバッファ制御回路１４４の出力が
次のようになる６ ＤＤＴＲ＝”Ｌ″　ＤＤＨ＝“Ｈ” ＤＤＴ＝”Ｌ”、ＤＤＬ＝”）（” これによりＣＰＵｌ０より出力されたＢＤ８〜１５上の
データがＤＤＯ〜７上に伝達され、奇数アドレスバイト
データとしてＩ／Ｏ装置１６に書き込まわる。

（／Ｏ）ＣＰＵＩＯによる偶数アドレスバイトデータラ
イト ＣＰＵｌ０が偶数アドレスバイト（８ビット幅）データ
をＩ／Ｏ装置１６に書込むときは、各信号を次のように
出力する６ ＤＥＮ＝”Ｌ”、ＤＴ／Ｒ＝　”Ｈ” ＢＬＥ＝１１Ｌ”、　Ｂ　ＨＥ　＝　”Ｈ”１６ｂｉｔ
１／ＯＤＡＣＫ＝“１１” ８ｂｉｔＩ／ＯＤＡＣＫ＝　”Ｈ” １６ｂｉｔ　Ｉ　／　ＯＣＳ　＝　”Ｈ”８ｂｉｔＩ／
ＯＣ８＝　　”Ｌ”　、ＤＡＥＮ＝　　”Ｌ”この結果
パスバッファ制御回路１４４の出力が次のようになる。

Ｄ　Ｄ　Ｔ　Ｒ＝“Ｌ”、ＤＤＨ＝　”Ｈ”ＤＤＴ＝“
Ｈ”、ＤＤＬ＝”Ｌ” これによりＣＰＵｌ０より出力されたＢＤＯ〜７上のデ
ータがＤＤＯ〜７上に伝達され、偶数アドレスバイトデ
ータどしてＩ／Ｏ装置１６に書き込まれる。

（１１）ＤＭＡＣＩ　１によるワード幅のＩ／Ｏ装置か
らメモリへの転送 りＭＡＣＩＩがワード（１６ビツト幅）データをＩ／Ｏ
装置１５から読み取るときは、各信号を次のように出力
する。

ＤＥＮ＝“Ｌ”、ＤＴ／Ｒ＝”Ｈ” ＢＬＥ＝“Ｌ”、ＢＨＥ＝”Ｌ” １６ｂｉｔＩ／ＯＤＡＣＫ＝“Ｌ” ８ｂｉｔＩ／ＯＤＡＣＫ＝“Ｈ” １６ｂｉｔＩ／ＯＣ８＝　”Ｈ” ８ｂｉｔＩ／ＯＣ３＝“Ｈ”、ＤＡＥＮ＝“ＨＪｊこの
結果パスバッファ制御回路１４４の出方が次のようにな
る。

ＤＤＴＲ＝　”Ｌ”　、ＤＤＨ＝　”Ｌ”ＤＤＴ＝“Ｈ
″、ＤＤＬ＝　”Ｌ” これによりＩ／Ｏ装置１５より読出されたＤＤＯ〜７上
のデータがＢＤＯ〜７上に、ＤＤ８〜１５上のデータが
ＢＤ８〜１５上に伝達さ、１６ビツトデータがＤＭＡＣ
ＩＩによりメモリ１３へ転送される。

（１２）ＤＭＡＣＩＩによるワード幅のメモリからＩ／
Ｏ装置への転送 りＭＡＣＩＩがワード（１６ビツト幅）データをＩ／Ｏ
装置１５へ書込むときは、各信号を次のように出力する
。

ＤＥＮ＝″Ｌ”、ＤＴ／Ｒ＝　”Ｌ” ＢＬＥ＝”Ｌ”、ＢＨＥ＝”Ｌ” １６ｂｉｔＩ／ＯＤＡＣＫ＝　”Ｌ” ８ｂｉｔＩ／ＯＤＡＣＫ＝“Ｈｌ１ １６ｂｉｔＩ／ＯＣ８：＝　”Ｈ” ８ｂｉｔ　Ｉ　／　ＯＣＳ　＝　”Ｈ”、ＤＡＥＮ＝“
Ｈ”この結果パスバッファ制御回路１４４の出力が次の
ようになる。

ＤＤＴＲ＝”Ｈ”、ＤＤＨ＝”Ｌ” ＤＤＴ＝　　　“　ト■　”　、ＤＤＬ＝”Ｌ　　”こ
れによりメモリ１３から読出されたＢＤＯ〜７上のデー
タがＤＤＯ〜７上に、ＢＤ８〜１５上のデータがＤＤ８
〜１５上に伝達され、Ｉ／Ｏ装置１５に１６ビツトデー
タが書き込まれる。

（１３）ＤＭＡＣＩＩによる奇数アドレスバイトデータ
のＩ　／ＯＬ＃置からメモリへの転送りＭＡＣＩＩが奇
数アドレスバイト（８ビツト＠）データをＩ／Ｏ装置１
６から読み取るときは、各信号を次のように出力する。

ＤＥＮ＝“Ｌ”、ＤＴ／Ｒ＝“Ｉ（” ＢＬＥ＝“Ｉ４”、ＢＨＥ＝“Ｌ” １６ｂｉｔＩ／ＯＤＡＣＫ＝“■（” ８ｂｉｔＩ／ＯＤＡＣＫ＝“Ｌ” １６ｂｉｔＩ／ＯＣ８＝　　　“　ト■　８ｂｉｔＩ／
○Ｃ５＝”Ｈ”、ＤＡＥＮ＝“ＨＩ＋この結果パスバッ
ファ制御回路１４４の出力が次のようになる。

ＤＤＴＲ＝“Ｌ”、ＤＤＨ＝　”Ｈ” ＤＤＴ＝”Ｌ”、ＤＤＬ＝“Ｌ” これによりＩ／Ｏ装置１１１６がら読出されたＤＤＯ〜
７上のデータがＢＤＯ〜７とＢＤ８〜１５上に伝達され
、ＢＤ８〜１５上の上位８ビツトデータがメモリ１３に
奇数アドレスバイトデータとして書き込まれる。

（１４）ＤＭＡＣＩＩによる偶数アドレスバイトデータ
のＩ／Ｏ装置からメモリへの転送りＭＡＣＩＩが偶数ア
ドレスバイト（８ビット幅）データをＩ／Ｏ装置１６か
ら読み取るときは、各信号を次のように出力する。

ＤＥＮ＝“Ｌ”、ＤＴ／Ｒ＝“Ｌ　Ｉ＋ＢＬＥ＝“Ｌ”
、ＢＨＥ＝“Ｉ（” １６ｂｉｔＩ／ＯＤＡＣＫ＝　”Ｈ” ８ｂｉｔＩ／ＯＤＡＣＫ＝　”Ｌ” １６ｂｉｔＩ／ＯＣ８＝“Ｈ” ８ｂｉｔＩ／○ｃｓ＝　”Ｈ”　、ＤＡＥＮ＝　”Ｈ”
この結果パスバッファ制御回路１４４の出力が次のよう
になる。

ＤＤＴＲ＝“Ｌ”、ＤＤＨ＝“ＨＩＴ ＤＤＴ＝“Ｌ”　、ＤＤＬ＝　”Ｌ” これによりＩ／Ｏ装置１６から読出されたＤＤＯ〜７上
のデータがＢＤＯ〜７とＢＤ８〜１８上に伝達され、Ｂ
ＤＯ〜７上の下位８ビツトデータがメモリ１３に偶数ア
ドレスバイトデータとして書き込まれる。

（１５）ＤＭＡＣＩＩによる奇数アドレスバイトデータ
のメモリからＩ／Ｏ装置への転送りＭＡＣＩＩが奇数ア
ドレスバイト（８ビット幅）データをＩ／Ｏ装置１６へ
書込むときは、各信吟を次のように出力する。

ＤＥＮ＝”Ｌ”、ＤＴ／Ｒ＝“Ｌ” ＢＬＥ＝“Ｈ”、ＢＨＥ＝“Ｌ” １６ｂｉｔＩ／ＯＤ　Ａ　ＣＫ　＝　”Ｈ″８ｂｉｔＩ
／ＯＤＡＣＫ＝“Ｌ” １６ｂｉｔＩ　／ＱＣＳ　＝“Ｈ” ８　ｂｉｔ　Ｉ　／○ＣＳ＝“Ｉ（”、ＤＡＥＮ＝”Ｈ
”この結果パスバッファ制御回路１４４の出力が次のよ
うになる。

ＤＤＴＲ＝”Ｌ”、ＤＤＨ＝　”Ｈ” ＤＤＴ＝“Ｌ”、ＤＤＬ＝”Ｈ” これによりメモリ１３がら読みた呂されたＢＤ８〜１５
上のデータがＤＤＯ〜７上に伝達され、奇数アドレスバ
イトデータとしてＩ／Ｏ装置１６に書き込まれる。

（１６）ＤＭＡＣＩＩによる偶数アドレスバイトデータ
のメモリからＩ／Ｏ装置への転送りＭＡＣｌｌが偶数ア
ドレスバイト（８ビツト１１１）データをＩ／Ｏ装置１
６書込むときは、各信号を次のように出力する。

ＤＥＮ＝“Ｌ”、ＤＴ／Ｒ＝“Ｈ１１ ＢＬＥ＝“Ｌ”　、ＢＨＥ＝　“Ｈ” １６ｂｉｔＩ／ＯＤＡＧＫ＝“Ｈ” ８ｂｉｔＩ／ＯＤＡＣＫ＝“Ｌ　ｐｐ １６ｂｉｔＩ／ＯＣ８＝“Ｈ” ８ｂｉｔＩ／ＯＣ８＝　Ｈ”、ＤＡＥＮ＝　”Ｈ”この
結果パスバッファ制御回路１４４の出力が次のようにな
る。

ＤＤＴＲ＝　　“Ｌ”　、　　ＤＤＨ＝　　“Ｈ”ＤＤ
Ｔ＝　　“Ｉ］”　　ＤＤＬ＝”Ｌ”これによりメモリ
１３より読出されたＢＤＯ〜７上のデータがＤＩ）Ｏ〜
７上に伝達され、偶数アドレスバイトデータとしてＩ／
Ｏ装百１６に書き込まれる。

以上の動作により、Ｉ／Ｏ装置とメモリの間で必要なデ
ータのスワップ動作を行ないながら、ＤＭＡ転送が行な
われ、かつ、必要なＩ／Ｏ装置のウェイト数や連続転送
時のＩ／Ｏ装置回復時間が外部付加回路なしで確保され
る。

［発明の効果］ 以上説明したように、本発明によれば、Ｉ／Ｏ装置のア
クセス間隔の最低値に起因する高速化の限界を解消でき
て、ＤＭＡＣの高速化を図ることができる。

また、本発明によれば、Ｉ／Ｏ装置からのデータ転送動
作要求信号にノイズが重畳したときの誤転送を防止する
ことができる。

さらに、本発明によれば、ＤＭＡＣの動作速度を上げて
も、読出しアクセスと書込みアクセスの時間間隔を外部
付加回路なしで一定に保つことができる。

【図面の簡単な説明】

第１図および第２図は本発明の一実施例であるＤＭＡＣ
のＤＭＡ動作シーケンス制御部の動作説明図、第３図は
本発明の一実施例であるＤＭＡＣの内部構成を示すブロ
ック図、第４図は本発明の一実施例であるＤＭＡＣを用
いた情報処理システムの一実施例の構成を示すブロック
図、第５図、第６図、第７図および第８図は本発明の一
実施例であるＤＭＡＣのＤＭＡ動作を示す波形説明図、
第９図はバススワップ回路の構成の一例を示すブロック
図、第／Ｏ図はパスバッファ制御回路の詳細構成を示す
論理回路図である。 ■・・・ＤＭＡ転送要求確詔部、２・・・Ｉ／Ｏウェイ
ト挿入部、３・・・Ｉ／Ｏウェイト挿入部、４ａ・・・
連続転送検出部、４ｂ・・・Ｉ　／　Ｏ＠復時間挿入部
、５・・・ＤＭＡ転送要求信号検出部、６・・・バス権
獲得検出部、８・・バス権返還部、１／Ｏ・・・ＤＭＡ
動作シーケンス制御部、１１１・・・ＤＭＡ制御部、１
１３・ＤＭＡアドレス／モードレジスタファイル、１１
５・・・ＤＭＡカウントレジスタファイル。 第１図

Claims (1)

1. 【特許請求の範囲】 １、メモリとＩ／Ｏ装置間のデータ転送を行なうダイレ
   クト・メモリ・アクセス制御装置であって、 同一Ｉ／Ｏ装置への連続アクセスを検出する連続アクセ
   ス検出手段と、予め与えられるアクセス間隔値によりア
   クセス間隔を制御するアクセス間隔制御手段とを有する
   ことを特徴とするダイレクト・メモリ・アクセス制御装
   置。 ２、ＣＰＵ（中央処理装置）、メモリおよび１または２
   以上のＩ／Ｏ装置を有する情報処理システムに搭載され
   て、メモリとＩ／Ｏ装置間のデータ転送を行なうダイレ
   クト・メモリ・アクセス制御装置であって、 前記Ｉ／Ｏ装置からの転送要求信号を検出してＣＰＵか
   らバス制御権を獲得してデータ転送を行ない、データ転
   送後、ＣＰＵにバス制御権を返還する機能と、 前記ＣＰＵからバス制御権を獲得した時に、再度、Ｉ／
   Ｏ装置からの転送要求信号の検出を行ない、検出できる
   ときは、データ転送動作を起動し、検出できないときは
   、データ転送動作を起動せず直ちにバス制御権をＣＰＵ
   に返還する機能と を備えることを特徴とするダイレクト・メモリ・アクセ
   ス制御装置。 ３、メモリとＩ／Ｏ装置間のデータ転送を行なうダイレ
   クト・メモリ・アクセス制御装置であって、 時間間隔制御値を記憶保持し、この保持している値によ
   りＩ／Ｏ装置アクセス開始時点とメモリアクセス開始時
   点の間隔を制御する機能を備えることを特徴とするダイ
   レクト・メモリ・アクセス制御装置。 ４、メモリとＩ／Ｏ装置間のデータ転送を行なうダイレ
   クト・メモリ・アクセス制御装置であって、 複数のチャネルを持ち、各チャネルごとにＩ／Ｏ装置を
   接続し、各Ｉ／Ｏ装置の起動時のアクセス可能となるま
   での待ち時間を、当該Ｉ／Ｏ装置が接続されているチャ
   ネル対応に設定して、記憶保持し、これに基づいて、各
   チャネルについてのアクセス起動時の待ち時間を設定す
   ることを特徴とするダイレクト・メモリ・アクセス制御
   装置。 ５、メモリとＩ／Ｏ装置間のデータ転送を行なうダイレ
   クト・メモリ・アクセス制御装置であって、 同一Ｉ／Ｏ装置への連続アクセスを検出する連続アクセ
   ス検出手段と、予め与えられるアクセス間隔値によりア
   クセス間隔を制御するアクセス間隔制御手段とを有し、
   かつ、 時間間隔制御値を記憶保持し、この保持している値によ
   りＩ／Ｏ装置アクセス開始時点とメモリアクセス開始時
   点の間隔を制御する機能を備えることを特徴とするダイ
   レクト・メモリ・アクセス制御装置。 ６、ＣＰＵ（中央処理装置）、メモリおよび１または２
   以上のＩ／Ｏ装置を有する情報処理システムに搭載され
   て、メモリとＩ／Ｏ装置間のデータ転送を行なうダイレ
   クト・メモリ・アクセス制御装置であって、 同一Ｉ／Ｏ装置への連続アクセスを検出する連続アクセ
   ス検出手段と、予め与えられるアクセス間隔値によりア
   クセス間隔を制御するアクセス間隔制御手段とを有し、
   かつ、 前記Ｉ／Ｏ装置からの転送要求信号を検出してＣＰＵか
   らバス制御権を獲得してデータ転送を行ない、データ転
   送後、ＣＰＵにバス制御権を返還する機能と、 前記ＣＰＵからバス制御権を獲得した時に、再度、Ｉ／
   Ｏ装置からの転送要求信号の検出を行ない、検出できる
   ときは、データ転送動作を起動し、検出できないときは
   、データ転送動作を起動せず直ちにバス制御権をＣＰＵ
   に返還する機能と、 時間間隔制御値を記憶保持し、この保持している値によ
   りＩ／Ｏ装置アクセス開始時点とメモリアクセス開始時
   点の間隔を制御する機能とを備えることを特徴とするダ
   イレクト・メモリ・アクセス制御装置。 ７、請求項１、２、３、４、５または６記載のダイレク
   ト・メモリ・アクセス制御装置と、中央処理装置（ＣＰ
   Ｕ）と、メモリおよび該メモリのリード／ライト制御を
   行なうメモリコントロ連続と、データバスのスワップ制
   御を行なうバススワップ回路と、これらを接続するシス
   テムバスと、前記バススワップ回路を介してシステムバ
   スと接続されるデータバスと、このデータバスに接続さ
   れる１または２以上のＩ／Ｏ装置とを備えて構成される
   ことを特徴とする情報処理システム。 ８、請求項１、２、３、４、５または６記載のダイレク
   ト・メモリ・アクセス制御装置と、中央処理装置（ＣＰ
   Ｕ）と、これらを接続すると共に、他の回路との接続を
   行なうシステムバスとを少なくとも含み、これらを１チ
   ップに構成することを特徴とする情報処理用ＬＳＩ。 ９、メモリのリード／ライト制御を行なうメモリコント
   ローラ、および／または、データバスのスワップ制御を
   行なうバススワップ回路を含み、１チップに構成するこ
   とを特徴とする請求項８記載の情報処理用ＬＳＩ。