JP2000010909A - データ転送制御装置 - Google Patents
データ転送制御装置Info
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- JP2000010909A JP2000010909A JP10173312A JP17331298A JP2000010909A JP 2000010909 A JP2000010909 A JP 2000010909A JP 10173312 A JP10173312 A JP 10173312A JP 17331298 A JP17331298 A JP 17331298A JP 2000010909 A JP2000010909 A JP 2000010909A
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Abstract
(57)【要約】
【課題】 データの転送を制御するデータ転送制御装置
に関し、簡単な構成で、効率よくデータの転送が行える
データ転送制御装置を提供することを目的とする。 【解決手段】 ＣＰＵ２からの要求により主記憶装置３
にデータをＤＭＡ転送するとき、主記憶装置３へのデー
タのＤＭＡ転送後、主記憶装置３に直前にＤＭＡ転送し
たデータの最終データの読み出しを行い、最終データが
読み出せたときに、ＤＭＡ転送が完了した判断して、Ｃ
ＰＵ２にＤＭＡ転送完了通知のための割込をかける。
に関し、簡単な構成で、効率よくデータの転送が行える
データ転送制御装置を提供することを目的とする。 【解決手段】 ＣＰＵ２からの要求により主記憶装置３
にデータをＤＭＡ転送するとき、主記憶装置３へのデー
タのＤＭＡ転送後、主記憶装置３に直前にＤＭＡ転送し
たデータの最終データの読み出しを行い、最終データが
読み出せたときに、ＤＭＡ転送が完了した判断して、Ｃ
ＰＵ２にＤＭＡ転送完了通知のための割込をかける。
Description
【０００１】
【発明の属する技術分野】本発明はデータの転送を制御
するデータ転送制御装置に関する。近年、情報処理装置
では、入出力装置と主記憶装置とでＣＰＵを介さずに直
接データのやり取りを行うＤＭＡ制御が行われている。
ＤＭＡ制御では、転送元からの転送データは一旦テンポ
ラリバッファに保持した後、テンポラリバッファから転
送先に転送する制御が行われている。このとき、転送元
の処理が停滞しないように、転送の終了にかかわらず、
テンポラリバッファに転送データが保持されたときに、
ＤＭＡ転送完了通知を送信する、いわゆる、突き放し制
御が行われている。
するデータ転送制御装置に関する。近年、情報処理装置
では、入出力装置と主記憶装置とでＣＰＵを介さずに直
接データのやり取りを行うＤＭＡ制御が行われている。
ＤＭＡ制御では、転送元からの転送データは一旦テンポ
ラリバッファに保持した後、テンポラリバッファから転
送先に転送する制御が行われている。このとき、転送元
の処理が停滞しないように、転送の終了にかかわらず、
テンポラリバッファに転送データが保持されたときに、
ＤＭＡ転送完了通知を送信する、いわゆる、突き放し制
御が行われている。
【０００２】突き放し制御では、転送の終了にかかわら
ず、テンポラリバッファに転送データが保持された時点
でＤＭＡ転送完了通知が送信されるので、実際の転送と
転送元での転送状態の認識が一致しない。
ず、テンポラリバッファに転送データが保持された時点
でＤＭＡ転送完了通知が送信されるので、実際の転送と
転送元での転送状態の認識が一致しない。
【０００３】
【従来の技術】ＤＭＡは、Direct Memory Accessの略で
あり、周辺機器の間でＣＰＵを介さずにデータの転送を
行うデータ転送を指す。ＤＭＡ転送は、ＤＭＡコントロ
ーラにより制御される。ＤＭＡコントローラによりＤＭ
Ａを行うためには転送元アドレス、転送先アドレス、デ
ータ転送量などのＤＭＡ情報が必要となる。
あり、周辺機器の間でＣＰＵを介さずにデータの転送を
行うデータ転送を指す。ＤＭＡ転送は、ＤＭＡコントロ
ーラにより制御される。ＤＭＡコントローラによりＤＭ
Ａを行うためには転送元アドレス、転送先アドレス、デ
ータ転送量などのＤＭＡ情報が必要となる。
【０００４】ＤＭＡコントローラは、ＤＭＡ情報の転送
元アドレスのデータを転送先アドレスに転送する。ＤＭ
Ａコントローラは、転送元アドレスから転送先アドレス
へのデータの転送が終了すると、ＤＭＡ転送終了後、Ｄ
ＭＡの起動をかけたＣＰＵに対して割り込み信号を生成
し、終了通知を送信する。データ転送において、特に、
ライト転送ではメモリなどのライト動作に時間がかかる
場合に、転送元が待たされないようにするためにライト
データを一旦フリップフロップ（ＦＦ）等のテンポラリ
バッファで保持した後、転送元に対してアクセス応答を
返す、いわゆる、「突き放し制御」が行われている。
元アドレスのデータを転送先アドレスに転送する。ＤＭ
Ａコントローラは、転送元アドレスから転送先アドレス
へのデータの転送が終了すると、ＤＭＡ転送終了後、Ｄ
ＭＡの起動をかけたＣＰＵに対して割り込み信号を生成
し、終了通知を送信する。データ転送において、特に、
ライト転送ではメモリなどのライト動作に時間がかかる
場合に、転送元が待たされないようにするためにライト
データを一旦フリップフロップ（ＦＦ）等のテンポラリ
バッファで保持した後、転送元に対してアクセス応答を
返す、いわゆる、「突き放し制御」が行われている。
【０００５】突き放し制御では、転送元、例えば、ＤＭ
ＡコントローラがＤＭＡ転送が終了したと判断し、完了
割込を出力した時点では、実際には最終ターゲットへの
ライトデータ書き込みが完了していないことがある。Ｃ
ＰＵでは、完了割込が供給されると、最終ターゲットへ
のライトデータ書き込みが完了したとして、次の処理を
実行してしまうので、このままでは、転送データにデー
タ化けなどの発生する可能性がある。
ＡコントローラがＤＭＡ転送が終了したと判断し、完了
割込を出力した時点では、実際には最終ターゲットへの
ライトデータ書き込みが完了していないことがある。Ｃ
ＰＵでは、完了割込が供給されると、最終ターゲットへ
のライトデータ書き込みが完了したとして、次の処理を
実行してしまうので、このままでは、転送データにデー
タ化けなどの発生する可能性がある。
【０００６】このため、ＤＭＡコントローラからデータ
転送完了割込通知が出力されても、ＤＭＡコントローラ
からデータ転送完了割込通知を保持し、最終ターゲット
側のバス信号を監視したり、転送が完了すると思われる
一定時間経過した後、ＤＭＡコントローラからデータ転
送完了割込通知をＣＰＵに転送するようにしていた。
転送完了割込通知が出力されても、ＤＭＡコントローラ
からデータ転送完了割込通知を保持し、最終ターゲット
側のバス信号を監視したり、転送が完了すると思われる
一定時間経過した後、ＤＭＡコントローラからデータ転
送完了割込通知をＣＰＵに転送するようにしていた。
【０００７】
【発明が解決しようとする課題】しかるに、従来のデー
タ転送制御装置で、最終ターゲットへの実際のデータ転
送とＣＰＵでのデータ転送の認識を一致させるために、
最終ターゲット側のバス信号を監視する方法を用いる場
合には、データ転送を監視するための監視用バスを設け
る必要があるので、ＤＭＡコントローラだけでなく、Ｃ
ＰＵ、周辺装置などを含むハードウェアの大幅な変更が
必要となる等の問題点があった。
タ転送制御装置で、最終ターゲットへの実際のデータ転
送とＣＰＵでのデータ転送の認識を一致させるために、
最終ターゲット側のバス信号を監視する方法を用いる場
合には、データ転送を監視するための監視用バスを設け
る必要があるので、ＤＭＡコントローラだけでなく、Ｃ
ＰＵ、周辺装置などを含むハードウェアの大幅な変更が
必要となる等の問題点があった。
【０００８】また、転送が完了すると思われる一定時間
が経過するまで、データ転送完了通知の送出を待機する
方法を用いる場合には、待機する一定時間をデータ転送
時の最大の待機時間に設定する必要があるため、データ
転送速度が大幅に遅くなり、処理の性能が低下する等の
問題点があった。本発明は上記の点に鑑みてなされたも
ので、簡単な構成で、効率よくデータの転送が行えるデ
ータ転送制御装置を提供することを目的とする。
が経過するまで、データ転送完了通知の送出を待機する
方法を用いる場合には、待機する一定時間をデータ転送
時の最大の待機時間に設定する必要があるため、データ
転送速度が大幅に遅くなり、処理の性能が低下する等の
問題点があった。本発明は上記の点に鑑みてなされたも
ので、簡単な構成で、効率よくデータの転送が行えるデ
ータ転送制御装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明の請求項１は、転
送要求元から供給されたデータ転送要求に応じてデータ
転送元からデータ転送先に転送するデータ転送手段と、
前記データ転送手段により前記データ転送元から前記デ
ータ転送先に転送したデータを前記データ転送先から読
み出すデータ読出手段と、前記データ転送手段により転
送した前記データを前記データ読出手段により読み出さ
せたか否かを判断し、前記データ転送手段により転送し
た前記データが前記データ読出手段により読み出された
ときに、前記転送要求元に転送完了信号を供給する転送
完了信号送信手段とを有することを特徴とする。
送要求元から供給されたデータ転送要求に応じてデータ
転送元からデータ転送先に転送するデータ転送手段と、
前記データ転送手段により前記データ転送元から前記デ
ータ転送先に転送したデータを前記データ転送先から読
み出すデータ読出手段と、前記データ転送手段により転
送した前記データを前記データ読出手段により読み出さ
せたか否かを判断し、前記データ転送手段により転送し
た前記データが前記データ読出手段により読み出された
ときに、前記転送要求元に転送完了信号を供給する転送
完了信号送信手段とを有することを特徴とする。
【００１０】請求項１によれば、転送データがデータ転
送先から読み出せた時、すなわち、データ転送元からデ
ータ転送先に全てのデータが転送された後に、転送要求
元に転送完了信号が供給されるので、転送要求元でデー
タの転送を正確に認識して、次の処理に移行できる。請
求項２は、請求項１において、前記転送完了信号送信手
段が、前記データ転送手段により前記データ転送元から
前記データ転送先に転送した前記データの最終データが
読み出されたときに、前記転送要求元に転送完了信号を
供給することを特徴とする。
送先から読み出せた時、すなわち、データ転送元からデ
ータ転送先に全てのデータが転送された後に、転送要求
元に転送完了信号が供給されるので、転送要求元でデー
タの転送を正確に認識して、次の処理に移行できる。請
求項２は、請求項１において、前記転送完了信号送信手
段が、前記データ転送手段により前記データ転送元から
前記データ転送先に転送した前記データの最終データが
読み出されたときに、前記転送要求元に転送完了信号を
供給することを特徴とする。
【００１１】請求項２によれば、データ転送手段により
転送したデータの最終データが読み出されたときに、転
送要求元に転送完了信号を供給することにより、データ
転送先に転送すべきデータの最終データが記憶されてい
ることを確認できるので、データのデータ転送先への転
送を確実に認識できる。請求項３は、転送要求元から供
給されたデータ転送要求に応じてデータ転送元からデー
タ転送先にデータを転送するデータ転送手段と、前記デ
ータ転送手段により前記データ転送元から前記データ転
送先に転送するデータを保持するデータ保持手段と、前
記データ転送手段により前記データ転送元から前記デー
タ転送先に転送したデータを前記データ転送先から読み
出すデータ読出手段と、前記データ保持手段に保持され
たデータと前記データ読出手段により読み出されたデー
タとを比較する比較手段と、前記比較手段での比較結
果、前記データ保持手段に保持されたデータと前記デー
タ読出手段により読み出されたデータとが一致したとき
に、前記転送要求元に転送完了信号を供給する転送完了
信号送信手段とを有することを特徴とする。
転送したデータの最終データが読み出されたときに、転
送要求元に転送完了信号を供給することにより、データ
転送先に転送すべきデータの最終データが記憶されてい
ることを確認できるので、データのデータ転送先への転
送を確実に認識できる。請求項３は、転送要求元から供
給されたデータ転送要求に応じてデータ転送元からデー
タ転送先にデータを転送するデータ転送手段と、前記デ
ータ転送手段により前記データ転送元から前記データ転
送先に転送するデータを保持するデータ保持手段と、前
記データ転送手段により前記データ転送元から前記デー
タ転送先に転送したデータを前記データ転送先から読み
出すデータ読出手段と、前記データ保持手段に保持され
たデータと前記データ読出手段により読み出されたデー
タとを比較する比較手段と、前記比較手段での比較結
果、前記データ保持手段に保持されたデータと前記デー
タ読出手段により読み出されたデータとが一致したとき
に、前記転送要求元に転送完了信号を供給する転送完了
信号送信手段とを有することを特徴とする。
【００１２】請求項３によれば、データ転送元からデー
タ転送先に転送するデータを保持し、保持されたデータ
とデータ転送先から読み出したデータとを比較し、両者
が一致したときに、転送すべきデータがデータ転送先に
確実に転送されたと判断し、転送要求元に転送完了信号
を供給するので、転送要求元でデータの転送を正確に認
識して、次の処理に移行できる。
タ転送先に転送するデータを保持し、保持されたデータ
とデータ転送先から読み出したデータとを比較し、両者
が一致したときに、転送すべきデータがデータ転送先に
確実に転送されたと判断し、転送要求元に転送完了信号
を供給するので、転送要求元でデータの転送を正確に認
識して、次の処理に移行できる。
【００１３】請求項４は、請求項３において、前記デー
タ保持手段が、前記データ転送手段により前記データ転
送元から前記データ転送先に転送するデータの最終デー
タを保持し、前記比較手段は、前記データ保持手段に保
持された前記データ転送手段により前記データ転送元か
ら前記データ転送先に転送するデータの最終データと前
記データ読出手段により読み出されたデータの最終デー
タとを比較することを特徴とする。
タ保持手段が、前記データ転送手段により前記データ転
送元から前記データ転送先に転送するデータの最終デー
タを保持し、前記比較手段は、前記データ保持手段に保
持された前記データ転送手段により前記データ転送元か
ら前記データ転送先に転送するデータの最終データと前
記データ読出手段により読み出されたデータの最終デー
タとを比較することを特徴とする。
【００１４】請求項４によれば、転送すべきデータの最
終データを保持し、読み出されたデータのうちの最終デ
ータと保持された最終データと比較することにより、転
送すべきデータの最終データを保持するだけで良いの
で、転送時に保持するデータを最小限にできる。請求項
５は、請求項３又は４において、前記データ転送手段に
より前記データ転送元から前記データ転送先に転送する
データに基づいて誤り訂正符号を生成し、前記データ転
送手段により前記データ転送元から前記データ転送先に
転送するデータの最終データとして付与する誤り訂正符
号生成手段を有することを特徴とする。
終データを保持し、読み出されたデータのうちの最終デ
ータと保持された最終データと比較することにより、転
送すべきデータの最終データを保持するだけで良いの
で、転送時に保持するデータを最小限にできる。請求項
５は、請求項３又は４において、前記データ転送手段に
より前記データ転送元から前記データ転送先に転送する
データに基づいて誤り訂正符号を生成し、前記データ転
送手段により前記データ転送元から前記データ転送先に
転送するデータの最終データとして付与する誤り訂正符
号生成手段を有することを特徴とする。
【００１５】請求項５によれば、最終データとしてデー
タ転送先に転送するデータに基づいて生成した誤り訂正
符号を用いることにより、データ転送先で最終データを
用いてデータの誤り訂正が行えるようになり、また、最
終データを確実に認識できるようになる。
タ転送先に転送するデータに基づいて生成した誤り訂正
符号を用いることにより、データ転送先で最終データを
用いてデータの誤り訂正が行えるようになり、また、最
終データを確実に認識できるようになる。
【００１６】
【発明の実施の形態】図１に本発明の一実施例のシステ
ムブロック構成図を示す。本実施例の情報処理システム
１は、主に、ＣＰＵ２、主記憶装置３、ＣＰＵバス４、
ブリッジ回路５、Ｉ／Ｏバス６、Ｉ／Ｏアダプタ７から
構成される。ＣＰＵ２及び主記憶装置３は、ＣＰＵバス
４に接続され、ＣＰＵバス４を介してデータの転送が行
われる。ＣＰＵバス４は、ブリッジ回路５を介してＩ／
Ｏバス６に接続される。Ｉ／Ｏバス６は、Ｉ／Ｏアダプ
タ７を介して通信回線及び周辺装置と接続される。
ムブロック構成図を示す。本実施例の情報処理システム
１は、主に、ＣＰＵ２、主記憶装置３、ＣＰＵバス４、
ブリッジ回路５、Ｉ／Ｏバス６、Ｉ／Ｏアダプタ７から
構成される。ＣＰＵ２及び主記憶装置３は、ＣＰＵバス
４に接続され、ＣＰＵバス４を介してデータの転送が行
われる。ＣＰＵバス４は、ブリッジ回路５を介してＩ／
Ｏバス６に接続される。Ｉ／Ｏバス６は、Ｉ／Ｏアダプ
タ７を介して通信回線及び周辺装置と接続される。
【００１７】Ｉ／Ｏアダプタ７は、Ｉ／Ｏアダプタ７と
通信回線及び周辺装置との間に接続され、通信回線又は
周辺装置とＩ／Ｏバス６とのインタフェースを取る。Ｉ
／Ｏバス６とＣＰＵバス４とは、ブリッジ回路５を介し
て接続される。ブリッジ回路５は、ＣＰＵバス４とＩ／
Ｏバス６との調停を取り、ＣＰＵバス４とＩ／Ｏバス６
との間でデータの転送を行う。
通信回線及び周辺装置との間に接続され、通信回線又は
周辺装置とＩ／Ｏバス６とのインタフェースを取る。Ｉ
／Ｏバス６とＣＰＵバス４とは、ブリッジ回路５を介し
て接続される。ブリッジ回路５は、ＣＰＵバス４とＩ／
Ｏバス６との調停を取り、ＣＰＵバス４とＩ／Ｏバス６
との間でデータの転送を行う。
【００１８】Ｉ／Ｏアダプタ７には、ＤＭＡコントロー
ラ１１が設けられ、主記憶装置３と通信回線又は周辺装
置との間でデータのＤＭＡ転送が可能な構成とされてい
る。ＤＭＡコントローラ１１は、ＣＰＵ２又は通信回線
及び周辺装置からの情報に基づいてＤＭＡ情報を生成
し、生成したＤＭＡ情報に基づいて主記憶装置３との間
でＤＭＡ転送を行う。ＤＭＡコントローラ１１は、ＤＭ
Ａ転送を行う際、主記憶装置３にＤＭＡ転送されたデー
タを読み出すことにより、ＤＭＡ転送の可否を判定し、
ＤＭＡ転送が終了した後に、ＣＰＵ２に対して割り込み
をかけ、転送完了通知を行う。
ラ１１が設けられ、主記憶装置３と通信回線又は周辺装
置との間でデータのＤＭＡ転送が可能な構成とされてい
る。ＤＭＡコントローラ１１は、ＣＰＵ２又は通信回線
及び周辺装置からの情報に基づいてＤＭＡ情報を生成
し、生成したＤＭＡ情報に基づいて主記憶装置３との間
でＤＭＡ転送を行う。ＤＭＡコントローラ１１は、ＤＭ
Ａ転送を行う際、主記憶装置３にＤＭＡ転送されたデー
タを読み出すことにより、ＤＭＡ転送の可否を判定し、
ＤＭＡ転送が終了した後に、ＣＰＵ２に対して割り込み
をかけ、転送完了通知を行う。
【００１９】図２に本発明の一実施例のＤＭＡコントロ
ーラのブロック構成図を示す。ＤＭＡコントローラ１１
は、主記憶装置３にライトするデータを保持するライト
バッファメモリ２１、主記憶装置３からリードされたデ
ータを保持するリードバッファメモリ２２、ＤＭＡ転送
をシーケンシャルに制御するシーケンス制御部２３、シ
ーケンス制御部２３からの割込制御信号に応じて割り込
み信号を出力する割込制御部２４から構成される。
ーラのブロック構成図を示す。ＤＭＡコントローラ１１
は、主記憶装置３にライトするデータを保持するライト
バッファメモリ２１、主記憶装置３からリードされたデ
ータを保持するリードバッファメモリ２２、ＤＭＡ転送
をシーケンシャルに制御するシーケンス制御部２３、シ
ーケンス制御部２３からの割込制御信号に応じて割り込
み信号を出力する割込制御部２４から構成される。
【００２０】図３に本発明の一実施例のシーケンス制御
部のブロック構成図を示す。シーケンス制御部２３は、
ＣＰＵ２からのＤＭＡ転送要求に応じてＤＭＡ転送を制
御するデータ転送制御部３１、データ転送制御部３１に
よるＤＭＡ転送処理終了後、ＤＭＡ転送先である主記憶
装置３からリードバッファメモリ２２に転送したデータ
を読み出す制御を行うデータ読出制御部３２、リードバ
ッファメモリ２２にデータが格納されたときに、リード
バッファメモリ２２から出力されるデータアクノリッジ
信号が供給され、リードバッファメモリ２２から供給さ
れるデータアクノリッジ信号に応じて主記憶装置３への
データの転送が完了したか否かを判定する転送完了判定
部３３から構成される。
部のブロック構成図を示す。シーケンス制御部２３は、
ＣＰＵ２からのＤＭＡ転送要求に応じてＤＭＡ転送を制
御するデータ転送制御部３１、データ転送制御部３１に
よるＤＭＡ転送処理終了後、ＤＭＡ転送先である主記憶
装置３からリードバッファメモリ２２に転送したデータ
を読み出す制御を行うデータ読出制御部３２、リードバ
ッファメモリ２２にデータが格納されたときに、リード
バッファメモリ２２から出力されるデータアクノリッジ
信号が供給され、リードバッファメモリ２２から供給さ
れるデータアクノリッジ信号に応じて主記憶装置３への
データの転送が完了したか否かを判定する転送完了判定
部３３から構成される。
【００２１】データ転送制御部３１は、ＤＭＡ転送要求
信号に応じてデータ転送制御信号を各部に出力し、デー
タ転送制御を行う。データ読出制御部３２は、データ転
送制御部３１でデータ転送制御が終了するすると、各部
にデータ読出制御信号を供給し、転送したデータを読み
出す制御を行う。
信号に応じてデータ転送制御信号を各部に出力し、デー
タ転送制御を行う。データ読出制御部３２は、データ転
送制御部３１でデータ転送制御が終了するすると、各部
にデータ読出制御信号を供給し、転送したデータを読み
出す制御を行う。
【００２２】転送完了判定部３３は、リードバッファメ
モリ２２からのデータ読出完了信号に応じて転送完了信
号を生成し、ＣＰＵ２に出力する。次に、シーケンス制
御部２３の動作を図面とともに説明する。図４に本発明
の一実施例のシーケンス制御部の動作説明図を示す。図
４（Ａ）は動作クロック、図４（Ｂ）はＤＭＡ開始信
号、図４（Ｃ）はＤＭＡ終了信号、図４（Ｄ）はバスリ
クエスト信号、図４（Ｅ）はバスグラント信号、図４
（Ｆ）はストローブ信号、図４（Ｇ）はデータアクノリ
ッジ信号、図４（Ｈ）は最終データ認識信号、図４
（Ｉ）は確認データセット信号、図４（Ｊ）は確認ＤＭ
Ａ開始信号、図４（Ｋ）は確認ＤＭＡ終了信号、図４
（Ｌ）は割込信号を示す。
モリ２２からのデータ読出完了信号に応じて転送完了信
号を生成し、ＣＰＵ２に出力する。次に、シーケンス制
御部２３の動作を図面とともに説明する。図４に本発明
の一実施例のシーケンス制御部の動作説明図を示す。図
４（Ａ）は動作クロック、図４（Ｂ）はＤＭＡ開始信
号、図４（Ｃ）はＤＭＡ終了信号、図４（Ｄ）はバスリ
クエスト信号、図４（Ｅ）はバスグラント信号、図４
（Ｆ）はストローブ信号、図４（Ｇ）はデータアクノリ
ッジ信号、図４（Ｈ）は最終データ認識信号、図４
（Ｉ）は確認データセット信号、図４（Ｊ）は確認ＤＭ
Ａ開始信号、図４（Ｋ）は確認ＤＭＡ終了信号、図４
（Ｌ）は割込信号を示す。
【００２３】シーケンス制御部２３では、主記憶装置３
にＤＭＡ転送すべきデータがライトバッファメモリ２１
に記憶されると、図４（Ａ）に示すクロックのタイミン
グで図４（Ｂ）に示すようにＤＭＡ開始信号が立ち上が
る。図４（Ｂ）に示すＤＭＡ開始信号が立ち上がった次
のクロックタイミングで、図４（Ｄ）に示すバスリクエ
ストが立ち上がり、Ｉ／Ｏバス６の調停を行うアービタ
に対してＩ／Ｏバス６の使用を要求する。
にＤＭＡ転送すべきデータがライトバッファメモリ２１
に記憶されると、図４（Ａ）に示すクロックのタイミン
グで図４（Ｂ）に示すようにＤＭＡ開始信号が立ち上が
る。図４（Ｂ）に示すＤＭＡ開始信号が立ち上がった次
のクロックタイミングで、図４（Ｄ）に示すバスリクエ
ストが立ち上がり、Ｉ／Ｏバス６の調停を行うアービタ
に対してＩ／Ｏバス６の使用を要求する。
【００２４】図４（Ｅ）に示すようにアービタによりＩ
／Ｏバス６の使用を許可するバスグラント信号が立ち上
がると、ライトバッファメモリ２１にストローブ信号を
供給する。ライトバッファメモリ２１では、ストローブ
信号に応じて保持されたデータをＩ／Ｏバス６を介して
Ｉ／Ｏブリッジ回路５に供給する。Ｉ／Ｏブリッジ回路
５では周知の動作によりＩ／Ｏバス６を介して供給され
たＤＭＡ転送データをバッファメモリに保持し、ＣＰＵ
バス４のバスリクエストを行う。Ｉ／Ｏブリッジ回路５
は、ＣＰＵバス４の使用権を獲得すると、バッファメモ
リに保持されたＤＭＡ転送データを主記憶装置３に記憶
する。
／Ｏバス６の使用を許可するバスグラント信号が立ち上
がると、ライトバッファメモリ２１にストローブ信号を
供給する。ライトバッファメモリ２１では、ストローブ
信号に応じて保持されたデータをＩ／Ｏバス６を介して
Ｉ／Ｏブリッジ回路５に供給する。Ｉ／Ｏブリッジ回路
５では周知の動作によりＩ／Ｏバス６を介して供給され
たＤＭＡ転送データをバッファメモリに保持し、ＣＰＵ
バス４のバスリクエストを行う。Ｉ／Ｏブリッジ回路５
は、ＣＰＵバス４の使用権を獲得すると、バッファメモ
リに保持されたＤＭＡ転送データを主記憶装置３に記憶
する。
【００２５】シーケンス制御部２３には、転送データが
ライトバッファメモリ２１からＩ／Ｏバス６を介してブ
リッジ回路５に転送されると、ライトバッファメモリ２
１データ転送に応じて図４（Ｇ）に示すようにデータア
クノリッジ信号が供給される。ライトバッファメモリ２
１は、最終データをブリッジ回路５に転送すると、図４
（Ｇ）に示すデータアクノリッジ信号に同期して図４
（Ｈ）に示す最終データ信号をシーケンス制御部２３に
供給する。
ライトバッファメモリ２１からＩ／Ｏバス６を介してブ
リッジ回路５に転送されると、ライトバッファメモリ２
１データ転送に応じて図４（Ｇ）に示すようにデータア
クノリッジ信号が供給される。ライトバッファメモリ２
１は、最終データをブリッジ回路５に転送すると、図４
（Ｇ）に示すデータアクノリッジ信号に同期して図４
（Ｈ）に示す最終データ信号をシーケンス制御部２３に
供給する。
【００２６】シーケンス制御部２３は、図４（Ｈ）に示
す最終データ信号を受信すると、図４（Ｉ）に示すよう
に確認データがセットされる。シーケンス制御部２３
は、主記憶装置３から直前にＤＭＡ転送されたデータの
うちの最終データを読み出す確認データをセットする。
確認データをセットした後、図４（Ｊ）に示す確認ＤＭ
Ａを開始する確認ＤＭＡ開始信号を発生する。
す最終データ信号を受信すると、図４（Ｉ）に示すよう
に確認データがセットされる。シーケンス制御部２３
は、主記憶装置３から直前にＤＭＡ転送されたデータの
うちの最終データを読み出す確認データをセットする。
確認データをセットした後、図４（Ｊ）に示す確認ＤＭ
Ａを開始する確認ＤＭＡ開始信号を発生する。
【００２７】シーケンス制御部２３は、確認ＤＭＡ開始
信号が発生すると、図４（Ｄ）に示すＩ／Ｏバス６の使
用権を獲得するためのバスリクエスト信号を発生する。
シーケンス制御部２３からのバスリクエスト信号に応じ
てＩ／Ｏバス６の使用権が獲得できると、シーケンス制
御部２３に図４（Ｅ）に示すようにバスグラント信号が
供給される。
信号が発生すると、図４（Ｄ）に示すＩ／Ｏバス６の使
用権を獲得するためのバスリクエスト信号を発生する。
シーケンス制御部２３からのバスリクエスト信号に応じ
てＩ／Ｏバス６の使用権が獲得できると、シーケンス制
御部２３に図４（Ｅ）に示すようにバスグラント信号が
供給される。
【００２８】シーケンス制御部２３はバスグラント信号
が供給されると、リードバッファメモリ２２にストロー
ブ信号を供給し、リードバッファメモリ２２に要求した
主記憶装置３から直前にＤＭＡ転送されたデータのうち
の最終データがＤＭＡ転送されるのを待機する。リード
バッファメモリ２２は、主記憶装置３から直前にＤＭＡ
転送されたデータのうちの最終データがＤＭＡ転送され
ると、アクノリッジ信号をシーケンス制御部２３に供給
する。
が供給されると、リードバッファメモリ２２にストロー
ブ信号を供給し、リードバッファメモリ２２に要求した
主記憶装置３から直前にＤＭＡ転送されたデータのうち
の最終データがＤＭＡ転送されるのを待機する。リード
バッファメモリ２２は、主記憶装置３から直前にＤＭＡ
転送されたデータのうちの最終データがＤＭＡ転送され
ると、アクノリッジ信号をシーケンス制御部２３に供給
する。
【００２９】シーケンス制御部２３は、リードバッファ
メモリ２２からアクノリッジ信号が供給されると、主記
憶装置３から直前にＤＭＡ転送されたデータのうちの最
終データがＤＭＡ転送されたと判断して、図４（Ｋ）に
示すように確認ＤＭＡを終了し、ＣＰＵ２に割込をかけ
る。このように、主記憶装置３にＤＭＡ転送され、記憶
されたデータの最終データが主記憶装置３からリードバ
ッファメモリ２２に読み出せるか否かを検出し、最終デ
ータがリードバッファメモリ２２に読み出せたときに、
ＣＰＵ２に割込をかけ、ＤＭＡ転送終了通知を行うの
で、ＣＰＵ２が主記憶装置３へのＤＭＡ転送が終了した
後に、ＤＭＡ転送終了通知を受け取ることができる。
メモリ２２からアクノリッジ信号が供給されると、主記
憶装置３から直前にＤＭＡ転送されたデータのうちの最
終データがＤＭＡ転送されたと判断して、図４（Ｋ）に
示すように確認ＤＭＡを終了し、ＣＰＵ２に割込をかけ
る。このように、主記憶装置３にＤＭＡ転送され、記憶
されたデータの最終データが主記憶装置３からリードバ
ッファメモリ２２に読み出せるか否かを検出し、最終デ
ータがリードバッファメモリ２２に読み出せたときに、
ＣＰＵ２に割込をかけ、ＤＭＡ転送終了通知を行うの
で、ＣＰＵ２が主記憶装置３へのＤＭＡ転送が終了した
後に、ＤＭＡ転送終了通知を受け取ることができる。
【００３０】よって、ＤＭＡ転送を実行し、実際のＤＭ
Ａ転送が終了した後に、ＤＭＡ転送終了通知を行えるの
で、ＤＭＡ転送が終了しないうちに次に処理が実行され
ることがない。また、ＤＭＡ転送が終了する最大時間待
機する必要がないので、不要な待ち時間がなくなり、処
理を高速化できる。本実施例によれば、突き放し制御を
行うシステムにおいて、システム側に特別なハードウェ
アを追加することなく、最終ターゲットまでのＤＭＡの
完了を確認することができる。
Ａ転送が終了した後に、ＤＭＡ転送終了通知を行えるの
で、ＤＭＡ転送が終了しないうちに次に処理が実行され
ることがない。また、ＤＭＡ転送が終了する最大時間待
機する必要がないので、不要な待ち時間がなくなり、処
理を高速化できる。本実施例によれば、突き放し制御を
行うシステムにおいて、システム側に特別なハードウェ
アを追加することなく、最終ターゲットまでのＤＭＡの
完了を確認することができる。
【００３１】なお、本実施例では、主記憶装置３からリ
ードバッファメモリ２２へのデータ読出が完了した通知
によりデータの転送の完了を認識したが、データの内容
を比較することにより最終データを確実に認識すること
により、正確にデータ転送の完了を認識するようにして
もよい。図５に本発明の他の実施例のＤＭＡコントロー
ラのブロック構成図を示す。同図中、図１、図２と同一
構成部分には同一符号を付し、その説明は省略する。
ードバッファメモリ２２へのデータ読出が完了した通知
によりデータの転送の完了を認識したが、データの内容
を比較することにより最終データを確実に認識すること
により、正確にデータ転送の完了を認識するようにして
もよい。図５に本発明の他の実施例のＤＭＡコントロー
ラのブロック構成図を示す。同図中、図１、図２と同一
構成部分には同一符号を付し、その説明は省略する。
【００３２】本実施例のＤＭＡコントローラ４１は、主
記憶装置３にＤＭＡ転送するデータ転送の最終データと
して、転送すべきするデータに基づいて生成された誤り
符号を付与し、主記憶装置３に転送した後、主記憶装置
３からデータを読み出す。主記憶装置３にＤＭＡ転送す
べきデータは、ライトバッファメモリ２１に記憶され
る。
記憶装置３にＤＭＡ転送するデータ転送の最終データと
して、転送すべきするデータに基づいて生成された誤り
符号を付与し、主記憶装置３に転送した後、主記憶装置
３からデータを読み出す。主記憶装置３にＤＭＡ転送す
べきデータは、ライトバッファメモリ２１に記憶され
る。
【００３３】図６に本発明の第２実施例のシーケンス制
御部のブロック構成図を示す。シーケンス制御部５１
は、ＣＰＵ２からのＤＭＡ転送要求に応じてＤＭＡ転送
を制御するデータ転送制御部６１、ＤＭＡ転送データに
基づいて誤り訂正符号を生成する誤り訂正符号生成部６
２、データ転送制御部６１によるＤＭＡ転送処理終了
後、ＤＭＡ転送先である主記憶装置３からリードバッフ
ァメモリ２２に転送したデータを読み出す制御を行うデ
ータ読出制御部６３から構成される。
御部のブロック構成図を示す。シーケンス制御部５１
は、ＣＰＵ２からのＤＭＡ転送要求に応じてＤＭＡ転送
を制御するデータ転送制御部６１、ＤＭＡ転送データに
基づいて誤り訂正符号を生成する誤り訂正符号生成部６
２、データ転送制御部６１によるＤＭＡ転送処理終了
後、ＤＭＡ転送先である主記憶装置３からリードバッフ
ァメモリ２２に転送したデータを読み出す制御を行うデ
ータ読出制御部６３から構成される。
【００３４】データ転送制御部６１は、ＤＭＡ転送要求
信号に応じてデータ転送制御信号を各部に出力し、デー
タ転送制御を行う。誤り訂正符号生成部６２は、データ
転送制御部６１で実行されるデータ転送制御によって、
ライトバッファメモリ２１にライトデータが記憶される
と、ライトバッファメモリ２１に記憶されたライトデー
タに基づいて、誤り訂正符号を生成し、確認用データメ
モリ５２に記憶する。
信号に応じてデータ転送制御信号を各部に出力し、デー
タ転送制御を行う。誤り訂正符号生成部６２は、データ
転送制御部６１で実行されるデータ転送制御によって、
ライトバッファメモリ２１にライトデータが記憶される
と、ライトバッファメモリ２１に記憶されたライトデー
タに基づいて、誤り訂正符号を生成し、確認用データメ
モリ５２に記憶する。
【００３５】データ読出制御部６２は、データ転送制御
部６１でデータ転送制御が終了するすると、各部にデー
タ読出制御信号を供給し、転送したデータを読み出す制
御を行う。次に、シーケンス制御部５１の動作を図面と
ともに説明する。図７に本発明の他の実施例のシーケン
ス制御部の動作説明図を示す。図７（Ａ）は動作クロッ
ク、図７（Ｂ）はＤＭＡ開始信号、図７（Ｃ）はＤＭＡ
終了信号、図７（Ｄ）はバスリクエスト信号、図７
（Ｅ）はバスグラント信号、図７（Ｆ）はストローブ信
号、図７（Ｇ）はデータアクノリッジ信号、図７（Ｈ）
は最終データ認識信号、図７（Ｉ）は確認データセット
信号、図７（Ｊ）は確認ＤＭＡ開始信号、図７（Ｋ）は
比較器５４を動作させるための比較タイミング信号、図
７（Ｌ）は比較器５４の出力信号、図７（Ｍ）は確認Ｄ
ＭＡ終了信号、図７（Ｎ）は割込信号を示す。
部６１でデータ転送制御が終了するすると、各部にデー
タ読出制御信号を供給し、転送したデータを読み出す制
御を行う。次に、シーケンス制御部５１の動作を図面と
ともに説明する。図７に本発明の他の実施例のシーケン
ス制御部の動作説明図を示す。図７（Ａ）は動作クロッ
ク、図７（Ｂ）はＤＭＡ開始信号、図７（Ｃ）はＤＭＡ
終了信号、図７（Ｄ）はバスリクエスト信号、図７
（Ｅ）はバスグラント信号、図７（Ｆ）はストローブ信
号、図７（Ｇ）はデータアクノリッジ信号、図７（Ｈ）
は最終データ認識信号、図７（Ｉ）は確認データセット
信号、図７（Ｊ）は確認ＤＭＡ開始信号、図７（Ｋ）は
比較器５４を動作させるための比較タイミング信号、図
７（Ｌ）は比較器５４の出力信号、図７（Ｍ）は確認Ｄ
ＭＡ終了信号、図７（Ｎ）は割込信号を示す。
【００３６】シーケンス制御部２３では、主記憶装置３
にＤＭＡ転送すべきデータがライトバッファメモリ２１
に記憶されると、誤り符号生成部６２が起動され、誤り
符号生成部６２にライトバッファメモリ２１に記憶され
たデータを入力する。誤り符号生成部６２は、ライトバ
ッファメモリ２１から供給されたデータから誤り訂正符
号、例えば、サムチェックやＣＲＣ（Cyclic Redundanc
y Code）を生成し、生成した誤り訂正符号を確認用デー
タメモリ５２に記憶する。
にＤＭＡ転送すべきデータがライトバッファメモリ２１
に記憶されると、誤り符号生成部６２が起動され、誤り
符号生成部６２にライトバッファメモリ２１に記憶され
たデータを入力する。誤り符号生成部６２は、ライトバ
ッファメモリ２１から供給されたデータから誤り訂正符
号、例えば、サムチェックやＣＲＣ（Cyclic Redundanc
y Code）を生成し、生成した誤り訂正符号を確認用デー
タメモリ５２に記憶する。
【００３７】シーケンス制御部２３は、ライトバッファ
メモリ２１にＤＭＡ転送すべきデータを記憶し、確認用
データメモリ５２に誤り訂正符号を記憶すると、次に、
図７（Ａ）に示すクロックのタイミングで図７（Ｂ）に
示すようにＤＭＡ開始信号が立ち上がる。図７（Ｂ）に
示すＤＭＡ開始信号が立ち上がった次のクロックのタイ
ミングで、図７（Ｄ）に示すバスリクエストが立ち上が
り、Ｉ／Ｏバス６の調停を行うアービタに対してＩ／Ｏ
バス６の使用を要求する。
メモリ２１にＤＭＡ転送すべきデータを記憶し、確認用
データメモリ５２に誤り訂正符号を記憶すると、次に、
図７（Ａ）に示すクロックのタイミングで図７（Ｂ）に
示すようにＤＭＡ開始信号が立ち上がる。図７（Ｂ）に
示すＤＭＡ開始信号が立ち上がった次のクロックのタイ
ミングで、図７（Ｄ）に示すバスリクエストが立ち上が
り、Ｉ／Ｏバス６の調停を行うアービタに対してＩ／Ｏ
バス６の使用を要求する。
【００３８】図７（Ｅ）に示すようにアービタ（図示せ
ず）によりＩ／Ｏバス６の使用を許可するバスグラント
信号が立ち上がると、ライトバッファメモリ２１にスト
ローブ信号を供給する。ライトバッファメモリ２１で
は、ストローブ信号に応じて保持されたデータをＩ／Ｏ
バス６を介してＩ／Ｏブリッジ回路５に供給する。この
とき、シーケンス制御部５１は、マルチプレクサ５３を
ライトバッファメモリ２１に記憶されたデータが全て出
力された後、ライトバッファメモリ２１に記憶されたデ
ータの最終データとして確認用データメモリ５２のデー
タが出力されるように制御する。Ｉ／Ｏブリッジ回路５
には、Ｉ／Ｏバス６を介してライトバッファメモリ２１
に記憶されたデータに確認用データメモリ５２に記憶さ
れた誤り訂正符号が最終データとして付与されたデータ
がＤＭＡ転送データとして供給される。
ず）によりＩ／Ｏバス６の使用を許可するバスグラント
信号が立ち上がると、ライトバッファメモリ２１にスト
ローブ信号を供給する。ライトバッファメモリ２１で
は、ストローブ信号に応じて保持されたデータをＩ／Ｏ
バス６を介してＩ／Ｏブリッジ回路５に供給する。この
とき、シーケンス制御部５１は、マルチプレクサ５３を
ライトバッファメモリ２１に記憶されたデータが全て出
力された後、ライトバッファメモリ２１に記憶されたデ
ータの最終データとして確認用データメモリ５２のデー
タが出力されるように制御する。Ｉ／Ｏブリッジ回路５
には、Ｉ／Ｏバス６を介してライトバッファメモリ２１
に記憶されたデータに確認用データメモリ５２に記憶さ
れた誤り訂正符号が最終データとして付与されたデータ
がＤＭＡ転送データとして供給される。
【００３９】Ｉ／Ｏブリッジ回路５では周知の動作によ
りＩ／Ｏバス６を介して供給されたＤＭＡ転送データを
内部バッファメモリ（図示せず）に保持し、ＣＰＵバス
４のバスリクエストを行う。Ｉ／Ｏブリッジ回路５は、
ＣＰＵバス４の使用権を獲得すると、バッファメモリに
保持されたＤＭＡ転送データを主記憶装置３に記憶す
る。
りＩ／Ｏバス６を介して供給されたＤＭＡ転送データを
内部バッファメモリ（図示せず）に保持し、ＣＰＵバス
４のバスリクエストを行う。Ｉ／Ｏブリッジ回路５は、
ＣＰＵバス４の使用権を獲得すると、バッファメモリに
保持されたＤＭＡ転送データを主記憶装置３に記憶す
る。
【００４０】シーケンス制御部５１には、ＤＭＡ転送デ
ータがライトバッファメモリ２１及び確認データメモリ
５２からＩ／Ｏバス６を介してブリッジ回路５に転送さ
れると、ライトバッファメモリ２１データ転送に応じて
図７（Ｇ）に示すようにデータアクノリッジ信号が供給
される。ライトバッファメモリ２１は、最終データをブ
リッジ回路５に転送すると、図７（Ｇ）に示すデータア
クノリッジ信号に同期して図７（Ｈ）に示す最終データ
信号をシーケンス制御部５１に供給する。
ータがライトバッファメモリ２１及び確認データメモリ
５２からＩ／Ｏバス６を介してブリッジ回路５に転送さ
れると、ライトバッファメモリ２１データ転送に応じて
図７（Ｇ）に示すようにデータアクノリッジ信号が供給
される。ライトバッファメモリ２１は、最終データをブ
リッジ回路５に転送すると、図７（Ｇ）に示すデータア
クノリッジ信号に同期して図７（Ｈ）に示す最終データ
信号をシーケンス制御部５１に供給する。
【００４１】シーケンス制御部５１は、図７（Ｈ）に示
す最終データ信号を受信すると、図７（Ｉ）に示すよう
に確認データがセットされる。シーケンス制御部５１
は、主記憶装置３から直前にＤＭＡ転送されたデータの
うちの最終データを読み出す確認データをセットする。
確認データをセットした後、図７（Ｊ）に示す確認ＤＭ
Ａを開始する確認ＤＭＡ開始信号を発生する。
す最終データ信号を受信すると、図７（Ｉ）に示すよう
に確認データがセットされる。シーケンス制御部５１
は、主記憶装置３から直前にＤＭＡ転送されたデータの
うちの最終データを読み出す確認データをセットする。
確認データをセットした後、図７（Ｊ）に示す確認ＤＭ
Ａを開始する確認ＤＭＡ開始信号を発生する。
【００４２】シーケンス制御部５１は、確認ＤＭＡ開始
信号が発生すると、図７（Ｄ）に示すＩ／Ｏバス６の使
用権を獲得するためのバスリクエスト信号を発生する。
シーケンス制御部５１からのバスリクエスト信号に応じ
てＩ／Ｏバス６の使用権が獲得できると、シーケンス制
御部５１に図７（Ｅ）に示すようにバスグラント信号が
供給される。
信号が発生すると、図７（Ｄ）に示すＩ／Ｏバス６の使
用権を獲得するためのバスリクエスト信号を発生する。
シーケンス制御部５１からのバスリクエスト信号に応じ
てＩ／Ｏバス６の使用権が獲得できると、シーケンス制
御部５１に図７（Ｅ）に示すようにバスグラント信号が
供給される。
【００４３】シーケンス制御部５１はバスグラント信号
が供給されると、リードバッファメモリ２２にストロー
ブ信号を供給し、リードバッファメモリ２２に要求した
主記憶装置３から直前にＤＭＡ転送されたデータのうち
の最終データがＤＭＡ転送されるのを待機する。リード
バッファメモリ２２は、主記憶装置３から直前にＤＭＡ
転送されたデータのうちの最終データがＤＭＡ転送され
ると、アクノリッジ信号をシーケンス制御部５１に供給
する。
が供給されると、リードバッファメモリ２２にストロー
ブ信号を供給し、リードバッファメモリ２２に要求した
主記憶装置３から直前にＤＭＡ転送されたデータのうち
の最終データがＤＭＡ転送されるのを待機する。リード
バッファメモリ２２は、主記憶装置３から直前にＤＭＡ
転送されたデータのうちの最終データがＤＭＡ転送され
ると、アクノリッジ信号をシーケンス制御部５１に供給
する。
【００４４】シーケンス制御部５１は、リードバッファ
メモリ２２からアクノリッジ信号が供給されると、図７
（Ｋ）に示すように比較タイミング信号を生成し、比較
器５４に供給する。比較器５４は、シーケンス制御部５
１から供給された比較タイミング信号に応じてリードバ
ッファメモリ２２に記憶された主記憶装置３にＤＭＡ転
送されたデータの最終データと、ライトバッファメモリ
２１から主記憶装置３へのＤＭＡ転送時に最終データと
して付与され、確認用データメモリ５２に記憶されたデ
ータとを比較する。
メモリ２２からアクノリッジ信号が供給されると、図７
（Ｋ）に示すように比較タイミング信号を生成し、比較
器５４に供給する。比較器５４は、シーケンス制御部５
１から供給された比較タイミング信号に応じてリードバ
ッファメモリ２２に記憶された主記憶装置３にＤＭＡ転
送されたデータの最終データと、ライトバッファメモリ
２１から主記憶装置３へのＤＭＡ転送時に最終データと
して付与され、確認用データメモリ５２に記憶されたデ
ータとを比較する。
【００４５】比較器５４は、図７（Ｌ）に示すようにリ
ードバッファメモリ２２に記憶されたデータと確認用デ
ータメモリ５２に記憶されたデータとが不一致のときに
はローレベル、リードバッファメモリ２２に記憶された
データと確認用データメモリ５２に記憶されたデータと
が一致するときにはハイレベルとなる比較結果信号を生
成し、比較結果信号がハイレベルとなると、図７（Ｍ）
に示す確認ＤＭＡ終了信号により確認ＤＭＡが終了した
ときに、図７（Ｎ）に示すようにＣＰＵ２に割込をかけ
る。このとき、シーケンス制御部５１は、比較器５４に
よる比較結果、両者のデータ不一致の場合には、所定回
数、確認ＤＭＡを行う。
ードバッファメモリ２２に記憶されたデータと確認用デ
ータメモリ５２に記憶されたデータとが不一致のときに
はローレベル、リードバッファメモリ２２に記憶された
データと確認用データメモリ５２に記憶されたデータと
が一致するときにはハイレベルとなる比較結果信号を生
成し、比較結果信号がハイレベルとなると、図７（Ｍ）
に示す確認ＤＭＡ終了信号により確認ＤＭＡが終了した
ときに、図７（Ｎ）に示すようにＣＰＵ２に割込をかけ
る。このとき、シーケンス制御部５１は、比較器５４に
よる比較結果、両者のデータ不一致の場合には、所定回
数、確認ＤＭＡを行う。
【００４６】このように、本実施例によれば、主記憶装
置３へのＤＭＡ転送時にＤＭＡ転送データに最終データ
として付与された誤り符号を確認データメモリ５２に保
持しておき、主記憶装置３へのＤＭＡ転送後、主記憶装
置３から最終データを読み出し、最終データをリードバ
ッファメモリ２２に読み出したとき、確認データメモリ
５２に記憶されたデータとリードバッファメモリ５２に
読み出されたデータとを比較し、両者が一致するとき
に、主記憶装置３へのＤＭＡ転送が完了したと判断し
て、ＣＰＵ２に割込をかけるので、システム側に特別な
ハードウェアを追加することなく、最終ターゲットまで
のＤＭＡ転送の完了を確実に認識することができる。
置３へのＤＭＡ転送時にＤＭＡ転送データに最終データ
として付与された誤り符号を確認データメモリ５２に保
持しておき、主記憶装置３へのＤＭＡ転送後、主記憶装
置３から最終データを読み出し、最終データをリードバ
ッファメモリ２２に読み出したとき、確認データメモリ
５２に記憶されたデータとリードバッファメモリ５２に
読み出されたデータとを比較し、両者が一致するとき
に、主記憶装置３へのＤＭＡ転送が完了したと判断し
て、ＣＰＵ２に割込をかけるので、システム側に特別な
ハードウェアを追加することなく、最終ターゲットまで
のＤＭＡ転送の完了を確実に認識することができる。
【００４７】また、最終データは誤り訂正符号なので、
ＤＭＡ転送すべきデータに基づいて生成され、毎回こと
なるデータとなるので、最終データを正確に判定できる
ので、ＤＭＡ転送の完了を正確に認識できるようにな
る。また、ＣＰＵ２では、主記憶装置３にＤＭＡ転送さ
れたデータを用いるとき、最終データの誤り訂正符号を
用いて、転送されたデータの誤りを訂正することにより
転送データを正確に転送できる。
ＤＭＡ転送すべきデータに基づいて生成され、毎回こと
なるデータとなるので、最終データを正確に判定できる
ので、ＤＭＡ転送の完了を正確に認識できるようにな
る。また、ＣＰＵ２では、主記憶装置３にＤＭＡ転送さ
れたデータを用いるとき、最終データの誤り訂正符号を
用いて、転送されたデータの誤りを訂正することにより
転送データを正確に転送できる。
【００４８】なお、本実施例では、主記憶装置３に対し
て読み出しＤＭＡを実行し、データの読み出しの可不可
によりＤＭＡ転送の完了を判断したが、ＰＣＩバス等の
システムでは、リードインストラクションに対する応答
だけで、ＤＭＡ転送の完了の判断を行える。図８に本発
明の第３実施例のシステムブロック図を示す。同図中、
図１と同一構成部分には同一符号を付し、その説明は省
略する。
て読み出しＤＭＡを実行し、データの読み出しの可不可
によりＤＭＡ転送の完了を判断したが、ＰＣＩバス等の
システムでは、リードインストラクションに対する応答
だけで、ＤＭＡ転送の完了の判断を行える。図８に本発
明の第３実施例のシステムブロック図を示す。同図中、
図１と同一構成部分には同一符号を付し、その説明は省
略する。
【００４９】本実施例の情報処理システム７１は、ＣＰ
Ｕバス４がブリッジ回路７２を介してＰＣＩバス７３に
接続され、ＰＣＩバス７３にはＩ／Ｏアダプタ７４を介
して回線、周辺装置が接続された構成とされている。ブ
リッジ回路７２は、内部バッファ７６を有し、内部バッ
ファ７６に記憶されたライトデータが主記憶装置３にラ
イトされないと、ＤＭＡコントローラ７５からのリード
インストラクションに対して応答を行わない。
Ｕバス４がブリッジ回路７２を介してＰＣＩバス７３に
接続され、ＰＣＩバス７３にはＩ／Ｏアダプタ７４を介
して回線、周辺装置が接続された構成とされている。ブ
リッジ回路７２は、内部バッファ７６を有し、内部バッ
ファ７６に記憶されたライトデータが主記憶装置３にラ
イトされないと、ＤＭＡコントローラ７５からのリード
インストラクションに対して応答を行わない。
【００５０】このため、主記憶装置３へのＤＭＡ転送
後、ＤＭＡコントローラ７５から主記憶装置３に対して
リードインストラクションを行い、リードインストラク
ションに対する監視を行い、リードインストラクション
に対する応答があったときに、ＤＭＡ転送が完了したと
判定する。図９に本発明の第３実施例のＤＭＡコントロ
ーラのブロック構成図を示す。同図中、図２と同一構成
部分には同一符号を付し、その説明は省略する。
後、ＤＭＡコントローラ７５から主記憶装置３に対して
リードインストラクションを行い、リードインストラク
ションに対する監視を行い、リードインストラクション
に対する応答があったときに、ＤＭＡ転送が完了したと
判定する。図９に本発明の第３実施例のＤＭＡコントロ
ーラのブロック構成図を示す。同図中、図２と同一構成
部分には同一符号を付し、その説明は省略する。
【００５１】本実施例のＤＭＡコントローラ７５は、シ
ーケンス制御部８１の構成が図３とは異なる。図１０に
本発明の第３実施例のＤＭＡコントローラのシーケンス
制御部のブロック構成図を示す。同図中、図３と同一構
成部分には同一符号を付し、その説明は省略する。
ーケンス制御部８１の構成が図３とは異なる。図１０に
本発明の第３実施例のＤＭＡコントローラのシーケンス
制御部のブロック構成図を示す。同図中、図３と同一構
成部分には同一符号を付し、その説明は省略する。
【００５２】シーケンス制御部８１は、データ読出制御
部３２に代えてリードインストラクション発行部９１を
設け、データ読出完了信号に応じて転送完了信号を出力
する転送完了判定部３３に代えてリードインストラクシ
ョンの応答に応じて転送完了信号を出力する転送完了判
定部９２を設けてなる。リードインストラクション発行
部９１は、データ転送制御部３１によりライトバッファ
メモリ２１からブリッジ回路７２へのＤＭＡ転送が行わ
れると、データをブリッジ回路７２に対してリードイン
ストラクションを発行する。
部３２に代えてリードインストラクション発行部９１を
設け、データ読出完了信号に応じて転送完了信号を出力
する転送完了判定部３３に代えてリードインストラクシ
ョンの応答に応じて転送完了信号を出力する転送完了判
定部９２を設けてなる。リードインストラクション発行
部９１は、データ転送制御部３１によりライトバッファ
メモリ２１からブリッジ回路７２へのＤＭＡ転送が行わ
れると、データをブリッジ回路７２に対してリードイン
ストラクションを発行する。
【００５３】転送判定部９２は、リードインストラクシ
ョンに対する応答を監視して、ブリッジ回路７２からの
リードインストラクションに対する応答に応じてＤＭＡ
転送の終了を判定し、ＣＰＵ２に転送完了信号を出力す
る。本実施例のＤＭＡコントローラ７１は、ＤＭＡ転送
が行われると、ブリッジ回路７２に対してリードインス
トラクションを発行する。ブリッジ回路７２は、ＤＭＡ
コントローラ７１からＤＭＡ転送のデータを受け取る
と、主記憶装置３に対してデータライトを行う。
ョンに対する応答を監視して、ブリッジ回路７２からの
リードインストラクションに対する応答に応じてＤＭＡ
転送の終了を判定し、ＣＰＵ２に転送完了信号を出力す
る。本実施例のＤＭＡコントローラ７１は、ＤＭＡ転送
が行われると、ブリッジ回路７２に対してリードインス
トラクションを発行する。ブリッジ回路７２は、ＤＭＡ
コントローラ７１からＤＭＡ転送のデータを受け取る
と、主記憶装置３に対してデータライトを行う。
【００５４】ＰＣＩバスを有するシステムでは、ブリッ
ジ回路７２はリードインストラクションを受信すると、
リードインストラクションに対して応答を発行すること
になっている。このとき、ブリッジ回路７２は、主記憶
装置３へのデータのライトを行っている場合、下位から
のリードインストラクションに対する応答は行わないこ
とになっている。また、ブリッジ回路７２は、主記憶装
置３へのデータのライトを行うと、主記憶装置３からの
応答を待機し、応答があったときに、ライト動作を解除
する。
ジ回路７２はリードインストラクションを受信すると、
リードインストラクションに対して応答を発行すること
になっている。このとき、ブリッジ回路７２は、主記憶
装置３へのデータのライトを行っている場合、下位から
のリードインストラクションに対する応答は行わないこ
とになっている。また、ブリッジ回路７２は、主記憶装
置３へのデータのライトを行うと、主記憶装置３からの
応答を待機し、応答があったときに、ライト動作を解除
する。
【００５５】このため、ＤＭＡコントローラ７１は、Ｄ
ＭＡ転送を行った直後にリードインストラクションを発
行すると、主記憶装置３へのＤＭＡ転送が終了したとき
に、ブリッジ回路７２から応答を受けることができるよ
うになる。このように、本実施例では、ＤＭＡ転送を行
った直後にリードインストラクションを発行し、その応
答に応じてＤＭＡ転送の完了を確認できるようになる。
ＭＡ転送を行った直後にリードインストラクションを発
行すると、主記憶装置３へのＤＭＡ転送が終了したとき
に、ブリッジ回路７２から応答を受けることができるよ
うになる。このように、本実施例では、ＤＭＡ転送を行
った直後にリードインストラクションを発行し、その応
答に応じてＤＭＡ転送の完了を確認できるようになる。
【００５６】
【発明の効果】上述の如く、本発明の請求項１によれ
ば、転送データがデータ転送先から読み出せた時、すな
わち、データ転送元からデータ転送先に全てのデータが
転送された後に、転送要求元に転送完了信号が供給され
るので、転送要求元でデータの転送を正確に認識して、
次の処理に移行できる等の特長を有する。
ば、転送データがデータ転送先から読み出せた時、すな
わち、データ転送元からデータ転送先に全てのデータが
転送された後に、転送要求元に転送完了信号が供給され
るので、転送要求元でデータの転送を正確に認識して、
次の処理に移行できる等の特長を有する。
【００５７】請求項２によれば、データ転送手段により
転送したデータの最終データが読み出されたときに、転
送要求元に転送完了信号を供給することにより、データ
転送先に転送すべきデータの最終データが記憶されてい
ることを確認できるので、データのデータ転送先への転
送を確実に認識できる等の特長を有する。請求項３によ
れば、データ転送元からデータ転送先に転送するデータ
を保持し、保持されたデータとデータ転送先から読み出
したデータとを比較し、両者が一致したときに、転送す
べきデータがデータ転送先に確実に転送されたと判断
し、転送要求元に転送完了信号を供給するので、転送要
求元でデータの転送を正確に認識して、次の処理に移行
できる等の特長を有する。
転送したデータの最終データが読み出されたときに、転
送要求元に転送完了信号を供給することにより、データ
転送先に転送すべきデータの最終データが記憶されてい
ることを確認できるので、データのデータ転送先への転
送を確実に認識できる等の特長を有する。請求項３によ
れば、データ転送元からデータ転送先に転送するデータ
を保持し、保持されたデータとデータ転送先から読み出
したデータとを比較し、両者が一致したときに、転送す
べきデータがデータ転送先に確実に転送されたと判断
し、転送要求元に転送完了信号を供給するので、転送要
求元でデータの転送を正確に認識して、次の処理に移行
できる等の特長を有する。
【００５８】請求項４によれば、転送すべきデータの最
終データを保持し、読み出されたデータのうちの最終デ
ータと保持された最終データと比較することにより、転
送すべきデータの最終データを保持するだけで良いの
で、転送時に保持するデータを最小限にできる等の特長
を有する。請求項５によれば、最終データとしてデータ
転送先に転送するデータに基づいて生成した誤り訂正符
号を用いることにより、データ転送先で最終データを用
いてデータの誤り訂正が行えるようになり、また、最終
データを確実に認識できるようになる等の特長を有す
る。
終データを保持し、読み出されたデータのうちの最終デ
ータと保持された最終データと比較することにより、転
送すべきデータの最終データを保持するだけで良いの
で、転送時に保持するデータを最小限にできる等の特長
を有する。請求項５によれば、最終データとしてデータ
転送先に転送するデータに基づいて生成した誤り訂正符
号を用いることにより、データ転送先で最終データを用
いてデータの誤り訂正が行えるようになり、また、最終
データを確実に認識できるようになる等の特長を有す
る。
【図１】本発明の一実施例のシステムブロック構成図で
ある。
ある。
【図２】本発明の一実施例のＤＭＡコントローラのブロ
ック構成図である。
ック構成図である。
【図３】本発明の一実施例のＤＭＡコントローラのシー
ケンス制御部のブロック構成図である。
ケンス制御部のブロック構成図である。
【図４】本発明の一実施例のシーケンス制御部の動作説
明図である。
明図である。
【図５】本発明の他の実施例のＤＭＡコントローラのブ
ロック構成図である。
ロック構成図である。
【図６】本発明の他の実施例のＤＭＡコントローラのシ
ーケンス制御部のブロック構成図である。
ーケンス制御部のブロック構成図である。
【図７】本発明の他の実施例のシーケンス制御部の動作
説明図である。
説明図である。
【図８】本発明の第３実施例のシステムブロック図であ
る。
る。
【図９】本発明の第３実施例のＤＭＡコントローラのブ
ロック図である。
ロック図である。
【図１０】本発明の第３実施例のＤＭＡコントローラの
シーケンス制御部のブロック構成図である。
シーケンス制御部のブロック構成図である。
１、７１ 情報処理システム ２ ＣＰＵ ３ ＲＡＭ ４ ＣＰＵバス ５ ブリッジ回路 ６ Ｉ／Ｏバス １１ ＤＭＡコントローラ ２１ ライトバッファメモリ ２２ リードバッファメモリ ２３ シーケンス制御部 ２４ 割込制御部 ３１ データ転送制御部 ３２ データ読出制御部 ３３ データ転送完了判定部 ４１ ＤＭＡコントローラ ５１ シーケンス制御部 ５２ 確認データメモリ ５３ マルチプレクサ ５４ 比較器 ６１ データ転送制御部 ６２ 誤り訂正符号生成部 ６３ データ読出制御部 ７２ ブリッジ回路 ７３ ＰＣＩバス ７４ Ｉ／Ｏアダプタ ７５ ＤＭＡコントローラ ８１ シーケンス制御部 ９１ リードインストラクション発行部 ９２ 転送完了判定部
Claims (5)
- 【請求項１】 転送要求元から供給されたデータ転送要
求に応じてデータ転送元からデータ転送先に転送するデ
ータ転送手段と、 前記データ転送手段により前記データ転送元から前記デ
ータ転送先に転送したデータを前記データ転送先から読
み出すデータ読出手段と、 前記データ転送手段により転送した前記データを前記デ
ータ読出手段により読み出させたか否かを判断し、前記
データ転送手段により転送した前記データが前記データ
読出手段により読み出されたときに、前記転送要求元に
転送完了信号を供給する転送完了判定手段とを有するこ
とを特徴とするデータ転送制御装置。 - 【請求項２】 前記転送完了信号判定手段は、前記デー
タ転送手段により前記データ転送元から前記データ転送
先に転送した前記データの最終データが読み出されたと
きに、前記転送要求元に転送完了信号を供給することを
特徴とする請求項１記載のデータ転送制御装置。 - 【請求項３】 転送要求元から供給されたデータ転送要
求に応じてデータ転送元からデータ転送先にデータを転
送するデータ転送手段と、 前記データ転送手段により前記データ転送元から前記デ
ータ転送先に転送するデータを保持するデータ保持手段
と、 前記データ転送手段により前記データ転送元から前記デ
ータ転送先に転送したデータを前記データ転送先から読
み出すデータ読出手段と、 前記データ保持手段に保持されたデータと前記データ読
出手段により読み出されたデータとを比較する比較手段
と、 前記比較手段での比較結果、前記データ保持手段に保持
されたデータと前記データ読出手段により読み出された
データとが一致したときに、前記転送要求元に転送完了
信号を供給する転送完了信号送信手段とを有することを
特徴とするデータ転送制御装置。 - 【請求項４】 前記データ保持手段は、前記データ転送
手段により前記データ転送元から前記データ転送先に転
送するデータの最終データを保持し、 前記比較手段は、前記データ保持手段に保持された前記
データ転送手段により前記データ転送元から前記データ
転送先に転送するデータの最終データと前記データ読出
手段により読み出されたデータの最終データとを比較す
ることを特徴とする請求項３記載のデータ転送制御装
置。 - 【請求項５】 前記データ転送手段により前記データ転
送元から前記データ転送先に転送するデータに基づいて
誤り訂正符号を生成し、前記データ転送手段により前記
データ転送元から前記データ転送先に転送するデータの
最終データとして付与する誤り訂正符号生成手段を有す
ることを特徴とする請求項３又は４記載のデータ転送制
御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10173312A JP2000010909A (ja) | 1998-06-19 | 1998-06-19 | データ転送制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10173312A JP2000010909A (ja) | 1998-06-19 | 1998-06-19 | データ転送制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000010909A true JP2000010909A (ja) | 2000-01-14 |
Family
ID=15958121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10173312A Pending JP2000010909A (ja) | 1998-06-19 | 1998-06-19 | データ転送制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000010909A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012212360A (ja) * | 2011-03-31 | 2012-11-01 | Nec Corp | 入出力制御装置、コンピュータ、及び制御方法 |
| JP2014167818A (ja) * | 2014-05-12 | 2014-09-11 | Hitachi Ltd | データ転送装置およびデータ転送方法 |
-
1998
- 1998-06-19 JP JP10173312A patent/JP2000010909A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012212360A (ja) * | 2011-03-31 | 2012-11-01 | Nec Corp | 入出力制御装置、コンピュータ、及び制御方法 |
| JP2014167818A (ja) * | 2014-05-12 | 2014-09-11 | Hitachi Ltd | データ転送装置およびデータ転送方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050112 |
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070628 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070710 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20071211 |