JP3678784B2 - 共通バスメモリのデータ転送制御装置 - Google Patents
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Description
【産業上の利用分野】
本発明は、共通バスを使用してデータ転送を行う情報処理装置に関し、更に詳しくは、共通バス上で異常が発生した場合でもデータの書き込みを保証するデータ転送制御装置に関する。
【0002】
【従来の技術】
近年、情報処理装置においてデータベース化等が進み、複数のユーザが共通のデータをアクセスする構成を有する情報処理装置の必要性が高まっており、その1つに複数のユーザが共通バスを介して共通資源をアクセスする方法がある。
【0003】
図5は、従来の共通バスを使用したシステムの全体構成を示している。図5に示すように、バスマスタボード301と共通バスメモリボード303とが共通バス302に接続されており、バスマスタボード301と共通バスメモリボード303間のデータ転送が共通バス302を介して行われる構成となっている。図5には特に図示していないが、バスマスタボード301、及び共通バスメモリボード303と同じ構成のボードが共通バス302に複数個接続されている。
【0004】
バスマスタボード301が共通資源である共通バスメモリボード303をアクセスする場合に、バスマスタボード301は他のバスマスタボードとのアクセス要求が重複しないようにバスマスタボード間で調停を行い、共通バス302への使用権を得た時に共通バスメモリボード303へのアクセスを開始する。
【0005】
共通バスメモリボード303は、共通バスインタフェース304、メモリ制御回路305、及びメモリ306で構成される。
共通バスインタフェース304は、共通バス302からのアクセス要求が自身のボードに対するアクセス要求であるかを識別し、該識別結果が自身のボードに対するものである場合に、共通バス302を介してアクセス要求を行ったバスマスタボード301とのデータ転送の制御を行う。
【0006】
また、メモリ制御回路305は共通バスインタフェース304からアクセス要求があった場合に、メモリ306に対するデータのリード/ライトの制御を行う。
図6は、バスマスタボード301から共通バスメモリボード303に対する書込みアクセス要求時の正常転送動作を示すタイミングチャートである。共通バス302は、アドレスとデータを時分割で転送するA/D(アドレス/データ)バス信号を用いているため、共通バスインタフェース304内には、メモリ306に対するアクセスサイクルの終了までアドレスを保持するラッチ等の回路が設けられている。
【0007】
先ず、図6のタイミングT31に示すように、バスマスタボード301は、共通バス302のRQ(アクセス要求)信号をアクティブ“1”にし、WT/*RD(転送方向)信号をライト“1”にすると共に、A/Dバス信号に共通バスメモリボード303に対応するアドレスを出力する。
【0008】
次に、タイミングT32に示すように、バスマスタボード301は、RDY(データ確定)信号をアクティブ“1”にすると同時にA/Dバス信号に書込みデータを出力する。
【0009】
共通バスインタフェース304は、RQ信号とA/Dバス信号のアドレスとにより、バスマスタボード301からのアクセス要求が自身のボードに対するものであることを検出する。各共通バスメモリボードには、予めアドレス領域の所定の領域が割り付けられており、RQ信号がアクティブ“1”の時に、アドレスが該所定の領域内に対するアクセス要求を示すものであれば自身のボードに対するアクセス要求であると識別する。
【0010】
共通バスインタフェース304は、自身のボードへのアクセス要求であることを検出してから、メモリ制御回路305に対してBRQ(バス要求)信号をアクティブ“1”にし、BW/*R(バスライト/リード)信号をライト“1”にすると共に、バスマスタボード301から転送されたA/Dバス信号のアドレスをラッチしたADD(アドレス)信号と、書き込みデータWDT(ライトデータ)とをメモリ306に対して出力する。
【0011】
メモリ制御回路305は、共通バスインタフェース304からのBRQ信号がアクティブ“1”になるのを検出して共通バス302からのアクセス要求を認識し、BW/*R信号がライト“1”であるので、CS(チップセレクト)信号とWT(ライト)信号をアクティブ“1”にしてメモリ306に対するデータの書込み動作を開始する。
【0012】
次に、図6のタイミングT33に示すように、メモリ制御回路305は、メモリ306に対して書き込み時に必要となるアクセス時間の後に、CS信号、及びWT信号を非アクティブ“0”にすることによって、メモリ306に対するデータの書込みを終了し、共通バスインタフェース304に対してEND(終了)信号をアクティブ“1”する。
【0013】
共通バスインタフェース304は、メモリ制御回路305からのEND信号がアクティブ“1”になるのを検出して、BRQ信号、及びBW/*R信号を非アクティブ“0”にし、共通バス302のACK(応答)信号をアクティブ“1”にする。メモリ制御回路305は、BRQ信号が非アクティブ“0”になるのを検出して、END信号を非アクティブ“0”にする。
【0014】
そして、バスマスタボード301は、共通バス302のACK信号がアクティブ“1”になるのを検出して、自身が要求したアクセスに対する転送が終了したことを確認し、RDY信号、及びBW/*R信号を非アクティブ“0”にすると共に、A/D(書込みデータ)バス信号の出力を終了する。また、共通バスインタフェース304は、RDY信号が非アクティブ“0”になるのを検出した後、ACK信号を非アクティブ“0”にして転送を終了する。
【0015】
図7は、バスマスタボード301から共通バスメモリボード303に対する書込みアクセス要求時の異常転送動作を示すタイミングチャートである。
先ず、図7のタイミングT41に示すように、バスマスタボード301は、共通バス302のRQ信号をアクティブ“1”にし、WT/*RD信号をライト“1”にすると共に、A/Dバス信号に共通バスメモリボード303に対応するアドレスを出力する。
【0016】
次に、タイミングT42に示すように、バスマスタボード301は、RDY信号をアクティブ“1”にすると同時にA/Dバス信号に書込みデータを出力する。
【0017】
共通バスインタフェース304は、RQ信号とA/Dバス信号のアドレスとにより、バスマスタボード301からのアクセス要求が自身のボードに対するものであることを検出し、RDY信号がアクティブ“1”になるのを検出してから、メモリ制御回路305に対してBRQ信号をアクティブ“1”にし、BW/*R信号をライト“1”にすると共に、バスマスタボード301から転送されたA/Dバス信号のアドレスをラッチしたADD信号と、書き込みデータWDTとをメモリ306に対して出力する。
【0018】
メモリ制御回路305は、共通バスインタフェース304からのBRQ信号がアクティブ“1”になるのを検出して共通バス302からのアクセス要求を認識し、BW/*R信号がライト“1”であるので、CS信号とWT信号をアクティブ“1”にしてメモリ306に対するデータの書込み動作を開始する。
【0019】
次に、図7のタイミングT43に示すように、データの書き込み動作中に共通バス上で異常が発生し、ERR信号(共通バス302を監視している不図示の回路から出力される)がアクティブ“1”になった場合、バスマスタボード301は共通バス302上の転送を異常終了するために、WT/*RD信号、及びRDY信号を非アクティブ“0”にすると共に、A/D(書き込みデータ)の出力を中断する。
【0020】
また、共通バスインタフェース304は、メモリ制御回路305からのEND信号がアクティブ“1”になるのを待たずにBRQ信号を非アクティブ“0”にして、転送が終了したことをメモリ制御回路305に通知する。メモリ制御回路305は、BRQ信号が非アクティブ“0”になったことにより転送が終了したことを認識するが、メモリ306に対しては必要なアクセス時間を確保した後にCS信号、及びWT信号を非アクティブ“0”にする必要がある。
【0021】
特にタイミングチャートには示していないが、バスマスタボード301からのRQ信号とA/Dバス信号のアドレスにより、共通バスインタフェース304が自身のボードへのアクセス要求であることを検出中、又はRDY信号による書き込みデータの確定最中において、共通バス302上で異常が発生した場合には、メモリ制御回路305に対してはBRQ信号をアクティブ“1”にしない。従って、メモリ制御回路305はメモリ306に対する書き込み動作を行わずに転送が終了する。
【0022】
【発明が解決しようとする課題】
従来技術ではデータ転送中に共通バス302上で異常が発生した場合に、共通バスインタフェース304は、BRQ信号を非アクティブ“0”にして転送が終了したことをメモリ制御回路305に通知すると、共通バスインタフェース304はその転送は終了したものとして、次のバスマスタボード301からのRQ信号がアクティブ“1”になると、BRQ信号をアクティブ“1”にする。そのために、メモリ制御回路305は、共通バス302上で異常が発生したデータ転送を、次のアクセス要求に対するBRQ信号がアクティブ“1”になる前に終了しなければならない。従って、メモリ制御回路305、及びメモリ306のアクセス時間が制限されるという問題があった。
【0023】
また、書き込み時の転送の場合において、共通バス302上で異常が発生して転送が終了した場合に、共通バス302上の書き込みデータが不定になるので、共通バス302上のエラーの発生タイミング、或いはメモリ306のアクセス時間によっては不定データが書込まれてしまうという問題があった。
【0024】
本発明は、共通バス上で異常が発生した場合でも、データの書き込みを保証するデータ転送制御装置を提供することを目的とする。
【0025】
【課題を解決するための手段】
本発明は、上記課題を解決するために以下の手段を有する。
異常終了記憶手段103は、共通バス101からの書き込みアクセス中に、上記共通バス101上でエラーが発生して異常終了したことを記憶する。
【0026】
アドレス/転送方向記憶手段104は、上記共通バス101からの上記アクセスに対応するアドレスとデータ転送方向を記憶する。
メモリ制御手段106、上記異常終了記憶手段がエラー発生を示している時のメモリ107へのアクセス動作を、上記アドレス/転送方向記憶手段が記憶しているアドレスとデータ転送方向に基づいて行う。
【0027】
また、書き込みデータ記憶手段105を更に有し、該書き込みデータ記憶手段105は上記共通バス101からの上記アクセスに対応する書き込みデータを記憶する。
【0028】
そして、上記メモリ制御手段106は、上記異常終了記憶手段103がエラー発生を示している時のメモリ107への書き込み動作を、上記アドレス/転送方向記憶手段104が記憶しているアドレスとデータ転送方向、及び上記書き込みデータ記憶手段105が記憶している書き込みデータに基づいて行う。
【0029】
更には、上記メモリ制御手段106は、上記アクセスの処理を終了するまで、次のアクセス要求の処理を待たせる。
【0030】
【作用】
図1は、本発明の原理ブロック図である。図1を用いて、以下に本発明の作用を説明する。
【0031】
共通バスインタフェース102は、共通バス101に接続され、共通バス101からのアクセス要求の検出を行う。共通バスインタフェース102は、共通バス101からのアクセス要求を検出した時点で自身のボードに対するアクセス要求であるか否かを識別し、該アクセスが自身のボードに対するアクセスであるをことを検出した時に、ボード内のメモリ107に対するアクセスを開始する。
【0032】
共通バスインタフェース102は、異常終了記憶手段103に対してメモリ107へのアクセス要求を出力する。異常終了記憶手段103は、共通バスインタフェース102からのアクセス要求を検出すると、アドレス/転送方向記憶手段104、書き込みデータ記憶手段105、及びメモリ制御手段106に対して共通バスインタフェース102からアクセス要求があったことを通知する。
【0033】
異常終了記憶手段103から該通知を受けた時に、アドレス/転送方向記憶手段104は共通バスインタフェース102からのアドレスとデータの転送方向(書き込み/読み出し)を記憶し、上記アクセス要求が書き込み要求である場合には、書き込みデータ記憶手段105は共通バスインタフェース102からの書き込みデータを記憶する。
【0034】
また、メモリ制御手段106は、異常終了記憶手段103から上記通知を受けた時に、アドレス/転送方向記憶手段104が記憶しているアドレス、書き込みデータ記憶手段105が記憶している書き込みデータを用いてメモリ107への書き込みを開始する。メモリ制御手段106は、メモリ107への書き込みが終了した時点で、異常終了記憶手段103に対してメモリ107への書き込みが終了したことを通知する。
【0035】
異常終了記憶手段103は、メモリ制御手段106からメモリ107への書き込みが終了した通知を受けるまで、共通バス101上で異常が発生したか否かを検出している。更に、異常終了記憶手段103は、次のアクセス要求を共通バスインタフェース102から受けても、メモリ制御手段106からメモリ107への書き込みが終了した旨通知を受けるまで、メモリ制御手段106に対して次のアクセス要求を通知しない。
【0036】
そして、共通バス101上で異常が発生した場合には、異常終了記憶手段103は、メモリ107への書き込みが終了した旨通知を受けても、共通バスインタフェース102に対して該通知を行わない。また、共通バス101上で異常が発生しなかった場合には、異常終了記憶手段103は、メモリ107への書き込みが終了した旨通知を受けた時に、共通バスインタフェース102に対して該通知を行う。
【0037】
異常終了記憶手段103は、メモリ制御手段106からメモリ107への書き込みが終了した旨通知を受けると、上記次のアクセス要求に対する処理を開始する。
【0038】
以上のように、共通バス101上で異常が発生した場合でも、メモリ107に対するアクセスが継続されて正しいデータが書き込まれるため、データの書き込みを保証したデータ転送制御装置の提供が可能になる。
【0039】
【実施例】
図2は、本発明の一実施例の全体構成を示す図である。
図2において、第1のバスマスタボード201、第2のバスマスタボード202、共通バス203、及び共通バスメモリボード204とで構成されているが、バスマスタボードはユーザの数に対応した数だけ共通バス203に接続され、また共通バスボードも必要となる数だけ共通バス203に接続される。
【0040】
共通バスメモリボード204は、共通バスインタフェース205、メモリ制御回路206、メモリ207、共通バス203からアクセスされている期間中に共通バス上でエラーが発生して共通バス203の転送が異常終了をしたことをERRTRフラグとして記憶する異常終了記憶回路208、共通バス203からの要求アドレスと転送方向を記憶するアドレス/転送方向記憶回路209、及び共通バス203からの書込みデータを記憶する書込みデータ記憶回路210から構成されている。
【0041】
図3は、第1のバスマスタボード201から共通バスメモリボード204に対する書込みアクセスの正常転送動作を示したタイミングチャートである。
先ず、図3のタイミングT11に示すように、第1のバスマスタボード201は、共通バス203のRQ(アクセス要求)信号をアクティブ“1”にし、WT/*RD(転送方向)信号をライト“1”にすると共に、A/Dバス信号に共通バスメモリボード204に対応するアドレス1を出力する。
【0042】
次に、タイミングT12に示すように、第1のバスマスタボード201は、RDY(データ確定)信号をアクティブ“1”にすると同時にA/Dバス信号にライトデータ1を出力する。
【0043】
共通バスインタフェース205は、RQ信号とA/Dバス信号のアドレスとにより、第1のバスマスタボード201からのアクセス要求が自身のボードに対するものであることを検出する。各共通バスメモリボードには、予めアドレス領域の所定の領域が割り付けられており、RQ信号がアクティブ“1”の時に、アドレスが該所定の領域内に対するアクセス要求を示すものであれば自身のボードに対するアクセス要求であると識別する。
【0044】
そして、共通バスインタフェース205は、自身のボードへのアクセス要求であることを検出し、RDY信号がアクティブ“1”になるのを検出してから、異常終了記憶回路208に対してBRQ(バス要求)信号をアクティブ“1”にする。更に、第1のバスマスタボード201から転送されたA/Dバス信号をラッチしたADD(アドレス)信号と、ライト“1”を示したBW/*R信号とをアドレス/転送方向記憶回路209へ出力し、WDT(ライトデータ)信号を書込みデータ記憶回路210に出力する。
【0045】
異常終了記憶回路208は、共通バスインタフェース205からのBRQ信号がアクティブ“1”になるのを検出し、共通バス203からのアクセス要求を認識すると、前回の共通バス203からのアクセスでエラーがなかったこと(共通バス203の転送が異常終了したときに“1”になるERRTRフラグが“0”であること)を確認して、メモリ制御回路206、アドレス/転送方向記憶回路209、及び書込みデータ記憶回路210に対してBRQ1(バス要求1)信号をアクティブ“1”にして通知する。この時、BRQ1信号は、アドレス/転送方向記憶回路209に対しては、ADD信号およびBW/*R信号(ライト“1”状態にあること)を保持することを許可し、また書込みデータ記憶回路210に対しては、WDT信号を保持することを許可する。その結果、アドレス/転送方向記憶回路209、及び書込みデータ記憶回路210より、アドレス1とライトデータ1がメモリ207への内部バスであるADD1(アドレス1)とWDT1(ライトデータ1)に出力される。また、BW/*R信号が保持されたBW/*R1(バスリード/ライト1)信号は、メモリ制御回路206へ出力される。
【0046】
メモリ制御回路206は、異常終了記憶回路208からのBRQ1信号がアクティブ“1”になるのを検出して、共通バス203からのアクセス要求を認識する。この場合、BW/*R1信号により書込み要求を認識し、CS信号、及びWT信号をアクティブ“1”にしてメモリ207に対するデータの書込み動作を開始する。
【0047】
次に、図3のタイミングT13に示すように、メモリ制御回路206は、メモリ207に対して書き込み時に必要となるアクセス時間の後に、CS信号、及びWT信号を非アクティブ“0”にすることによって、メモリ207に対するデータの書込みを終了し、異常終了記憶回路208に対してEND1(終了1)信号をアクティブ“1”にする。
【0048】
異常終了記憶回路208は、メモリ制御回路206からのEND1信号がアクティブ“1”になるのを検出すると、BRQ1信号を非アクティブ“0”にする。メモリ制御回路206は、BRQ1信号が非アクティブ“0”になったのを確認してから、END1信号を非アクティブ“0”にする。
【0049】
また、異常終了記憶回路209は、END1信号がアクティブ“1”になるのを検出すると同時に、ERRTRフラグが立っていないこと(“0”)を確認して、共通バスインタフェース205に対してEND信号をアクティブ“1”にして通知する。
【0050】
共通バスインタフェース205は、異常終了記憶回路208からのEND信号がアクティブ“1”になるのを検出して、BRQ信号を非アクティブ“0”にし、共通バス203へのACK信号をアクティブ“1”にする。また、異常終了記憶回路208は、BRQ信号が非アクティブ“0”になったのを確認してから、END信号を非アクティブ“0”にする。
【0051】
そして、第1のバスマスタボード201は、共通バス203のACK信号がアクティブ“1”になるのを検出して転送が終了したことを認識し、RDY信号、及びWT/*RD信号を非アクティブ“0”にすると共に、A/D(書込みデータ)バス信号の出力を終了する。また、共通バスインタフェース205は、RDY信号が非アクティブ“0”になることを検出した後、ACK信号を非アクティブ“0”にして転送を終了する。
【0052】
図4は、第1のバスマスタボード201から共通バスメモリボード204に対する書込みアクセス時に、共通バス203に異常が発生した場合を示したタイミングチャートである。図4は、第1のバスマスタボード201が共通バスメモリボード204に対して、書込みアクセス時に異常終了した後に、第2のバスマスタボード202から共通バスメモリボード204に対して、次の新たな書込みアクセスを要求があった場合の動作のタイミングチャートである。
【0053】
先ず、図4のタイミングT21に示すように、第1のバスマスタボード201は、共通バス203のRQ(アクセス要求)信号をアクティブ“1”にし、WT/*RD(転送方向)信号をライト“1”にすると共に、A/Dバス信号に共通バスメモリボード204に対応するアドレス1を出力する。
【0054】
次に、タイミングT22に示すように、第1のバスマスタボード201は、RDY(データ確定)信号をアクティブ“1”にすると同時にA/Dバス信号にライトデータ1を出力する。
【0055】
共通バスインタフェース205は、RQ信号とA/Dバス信号のアドレスとにより、第1のバスマスタボード201からのアクセス要求が自身のボードに対するものであることを検出し、RDY信号がアクティブ“1”になるのを検出してから、異常終了記憶回路208に対してBRQ(バス要求)信号をアクティブ“1”にする。更に、第1のバスマスタボード201から転送されたA/Dバス信号をラッチしたADD(アドレス)信号と、ライト“1”を示したBW/*R信号とをアドレス/転送方向記憶回路209へ出力し、WDT(ライトデータ)信号を書込みデータ記憶回路210に出力する。
【0056】
異常終了記憶回路208は、共通バスインタフェース205からのBRQ信号がアクティブ“1”になるのを検出し、共通バス203からのアクセス要求を認識すると、前回の共通バス203からのアクセスでエラーがなかったこと(共通バス203の転送が異常終了したときに“1”になるERRTRフラグが“0”であること)を確認して、メモリ制御回路206、アドレス/転送方向記憶回路209、及び書込みデータ記憶回路210に対してBRQ1(バス要求1)信号をアクティブ“1”にして通知する。この時、BRQ1信号は、アドレス/転送方向記憶回路209に対しては、ADD信号およびBW/*R信号(ライト“1”状態にあること)を保持することを許可し、また書込みデータ記憶回路210に対しては、WDT信号を保持することを許可する。その結果、アドレス/転送方向記憶回路209、及び書込みデータ記憶回路210より、アドレス1とライトデータ1がメモリ207への内部バスであるADD1(アドレス1)とWDT1(ライトデータ1)に出力される。また、BW/*R信号が保持されたBW/*R1(バスリード/ライト1)信号は、メモリ制御回路206へ出力される。
【0057】
メモリ制御回路206は、異常終了記憶回路208からのBRQ1信号がアクティブ“1”になるのを検出して、共通バス203からのアクセス要求を認識する。この場合、BW/*R1信号により書込み要求を認識し、CS信号、及びWT信号をアクティブ“1”にしてメモリ207に対するデータの書込み動作を開始する。
【0058】
次に、図4のタイミングT23に示すように、書込み動作が終了する前に、共通バス203でエラーが発生してERR信号がアクティブ“1”になった場合、第1のバスマスタボード201はRDY信号、及びWT/*RD信号を非アクティブ“0”にし、ライトデータ1の出力を中断する。
【0059】
共通バスインタフェース205は、共通バス203のRDY信号が非アクティブ“0”になるのを検出し、第1のバスマスタボード201からのアクセス要求が強制的に終了したことを認識し、異常終了記憶回路208に対してBRQ信号を非アクティブ“0”にすることにより異常を通知する。
【0060】
異常終了記憶回路208は、メモリ制御回路206からのEND1信号がアクティブ“1”になる前に、共通バスインタフェース205からのBRQ信号が非アクティブ“0”になったことを検出して、共通バス203からのアクセス期間中に共通バス203上でエラーが発生して共通バス203の転送が異常終了したことを認識し、ERRTRフラグを立てて(“1”にして)異常終了したことを記憶する。
【0061】
しかし、異常終了記憶回路208は、メモリ制御回路206に対してBRQ1信号をアクティブ“1”にし続ける。また、アドレス/転送方向記憶回路209は、共通バスインタフェース205からのアドレス1(ADD)を保持したADD1信号、及びBW/*R信号を保持したRW/*R1信号を保持し続ける。更には、書き込みデータ記憶回路210は、共通バスインタフェース205からのライトデータWDTを保持したWDT1信号を保持し続ける。これらの動作により、メモリ制御回路206はメモリ207に対するデータの書込み動作を続行することができる。
【0062】
次に、図4のタイミングT24に示すように、書込み動作が終了する前に、第2のバスマスタボード202から共通バスメモリボード204に対して、次の新たな書き込みアクセスが発生し、RQ信号をアクティブ“1”にする。
【0063】
すなわち、共通バス203上では、第1のバスマスタボード201からのアクセス要求が異常終了により消滅している一方、共通バスメモリボード204内部では、転送は終了しておらず、異常終了記憶回路208はEND1がアクティブ“1”になるのを待ち続ける。
【0064】
この時、共通バス203上においては、第2のバスマスタボード202が第1のバスマスタボード201の転送が終了したことを検出して、新たなバス転送を開始するべく共通バス203のRQ信号をアクティブ“1”にし、WT/*RD信号をライト“1”にすると同時に、A/Dバス信号に共通バスメモリボード204に対応するアドレス2を出力する。共通バスインタフェース205は、RQ信号とA/Dバス信号のアドレスにより第2のバスマスタボード202からのアクセス要求が自身のボードへのアクセス要求であることを検出する。
【0065】
次に、タイミングT25に示すように、第2のバスマスタボード202は、RDY信号をアクティブ“1”にすると同時にA/Dバス信号にライトデータ2を出力する。共通バスインタフェース205は、RDY信号がアクティブ“1”になるのを検出してデータが出力されたことを確認をしてから、異常終了記憶回路208に対してBRQ信号をアクティブ“1”にしてアクセス要求を通知すると共に、第2のバスマスタボード202から転送されたA/Dバス信号をラッチしたADD(アドレス)信号と、ライト“1”を示したBW/*R信号とをアドレス/転送方向記憶回路209へ出力し、WDT(ライトデータ)信号を書込みデータ記憶回路210に出力する。
【0066】
異常終了記憶回路208は、共通バスインタフェース205からのBRQ信号がアクティブ“1”になるのを検出して共通バス203からのアクセス要求を認識するが、前回の第1のバスマスタボード201からのアクセスが異常終了してERRTRフラグが“1”であるので、第1のバスマスタボード201からのアクセス要求に対するメモリ制御回路206からのEND1信号がアクティブ“1”になるまで第2のバスマスタボード202からのアクセス要求を待たせる。
【0067】
次に、図4のタイミングT26に示すように、メモリ制御回路206は、メモリ207の書き込み時に必要なアクセス時間の後に、CS信号、及びWT信号を非アクティブ“0”にすることにより、メモリ207に対するデータの書込みを正常に終了し、異常終了記憶回路208に対してEND1信号をアクティブ“1”にして通知する。
【0068】
異常終了記憶回路208は、メモリ制御回路206からのEND1信号がアクティブ“1”になるのを検出して、BRQ1信号を非アクティブ“0”にする。そして、メモリ制御回路206は、BRQ1信号が非アクティブ“0”になるのを検出してから、END1信号を非アクティブ“0”にする。
【0069】
また、異常終了記憶回路208は、このEND1信号がアクティブ“1”になるのを検出した時に、同時にERRTRフラグが“1”であるのを確認して、このEND1信号に対応するアクセス要求(第1のバスマスタボード201からのアクセス要求)がすでに異常終了していることを検出し、共通バスインタフェース205に対してEND信号をアクティブ“1”にしない。また、異常終了記憶回路208は、END1信号がアクティブ“1”になるのを検出して、ERRTRフラグをクリアする。
【0070】
その後、異常終了記憶回路208は、ERRTRフラグが“0”であることを確認して、待たせてあった第2のバスマスタボード202のアクセス要求に対応したBRQ信号を受け付けて、メモリ制御回路206に対してBRQ1信号をアクティブ“1”にして通知する。この時、BRQ1信号は、アドレス/転送方向記憶回路209に対しては、ADD信号およびBW/*R信号(ライト“1”状態にあること)を保持することを許可し、また書込みデータ記憶回路210に対しては、WDT信号を保持することを許可する。その結果、アドレス/転送方向記憶回路209、及び書込みデータ記憶回路210より、アドレス2とライトデータ2がメモリ207への内部バスであるADD1とWDT1に出力される。また、BW/*R信号が保持されたBW/*R1信号は、メモリ制御回路206へ出力される。
【0071】
メモリ制御回路206は、異常終了記憶回路208からのBRQ1信号がアクティブ“1”になるのを検出して、共通バス203からのアクセス要求を認識する。この場合、BW/*R1信号により書込み要求を認識し、CS信号、及びWT信号をアクティブ“1”にしてメモリ207に対するデータの書込み動作を開始する。以降の動作は、前述した説明と同様である。
【0072】
以上、図4を用いて説明したのは、第1のバスマスタボード201が共通バスメモリボード204に対して、書込みアクセス時に異常終了した後に、第2のバスマスタボード202から共通バスメモリボード204に対して、次の新たな書込みアクセス要求があった場合の動作についてであったが、第1のバスマスタボード201が共通バスメモリボード204に対して、書込みアクセス時に異常終了した後に、第2のバスマスタボード202から共通バスメモリボード204に対して、次の新たな読み出しアクセス要求があった場合の動作も同様であることは言うまでもない。
【0073】
【発明の効果】
データの転送中に共通バス上で異常が発生した場合でも、異常終了記憶回路がその転送を継続し、新たなアクセス要求を待ち状態にしておくことができるので、メモリ制御回路およびメモリのアクセス時間は、共通バスのタイミングにより制限されることがなくなり、柔軟な回路設計が可能となる。
【0074】
特に、書込み転送の場合において、共通バス上で異常が発生して転送が終了した場合に、共通バス上の書込みデータが不定となっても、書込みデータ記憶回路により書き込みデータが保持されるので、エラーの発生タイミングやメモリのアクセス時間に関係なくデータの書込みを保証することが可能となる。
【図面の簡単な説明】
【図1】本発明の原理を説明する図である。
【図2】本発明の一実施例の全体構成を示す図である。
【図3】本発明の書き込みアクセス要求時の正常転送動作を示したタイミングチャートである。
【図4】本発明の書き込みアクセス要求時の異常転送動作を示したタイミングチャートである。
【図5】従来の共通バスを使用したシステムの全体構成を示す図である。
【図6】従来の書き込みアクセス要求時の正常転送動作を示したタイミングチャートである。
【図7】従来の書き込みアクセス要求時の異常転送動作を示したタイミングチャートである。
【符号の説明】
101 共通バス
102 共通バスインタフェース
103 異常終了記憶手段
104 アドレス/転送方向記憶手段
105 書き込みデータ記憶手段
106 メモリ制御手段
107 メモリ
201 第1のバスマスタボード
202 第2のバスマスタボード
203 共通バス
204 共通バスメモリボード
205 共通バスインタフェース
206 メモリ制御回路
207 メモリ
208 異常終了記憶回路
209 アドレス/転送方向記憶回路
210 書き込みデータ記憶回路
Claims (1)
- 複数のバスマスタボードが共通バスを介して共通バスメモリボードをアクセスする情報処理装置における前記共通バスメモリボード上に設けられたデータ転送制御装置であって、
前記共通バスからの書き込みアクセス中に、前記共通バス上でエラーが発生して異常終了したことを記憶する異常終了記憶手段と、
前記共通バスからの前記アクセスに対応するアドレスとデータ転送方向を記憶するアドレス/転送方向記憶手段と、
前記共通バスからの前記アクセスに対応する書き込みデータを記憶する書き込みデータ記憶手段と、
前記異常終了記憶手段がエラー発生を示している時に、メモリへのアクセス動作を、前記アドレス/転送方向記憶手段が記憶しているアドレスとデータ転送方向に基づいて行い、該メモリへの書き込み動作を、前記アドレス/転送方向記憶手段が記憶しているアドレスとデータ転送方向、及び前記書き込みデータ記憶手段が記憶している書き込みデータに基づいて行うメモリ制御手段と、
を有し、
第1のバスマスタボードが前記共通バスメモリボードに対して前記エラー発生により書き込みアクセス時に異常終了した後に、第2のバスマスタボードから前記共通バスメモリボードに対して次の新たなアクセス要求があった場合、前記異常終了記憶手段は、前記第2のバスマスタボードからの前記アクセス要求を待たせ、前記メモリ制御手段は、前記メモリに対するアクセスを継続し、データの書き込みを正常に終了させ、その後、前記異常終了記憶手段は、待たせてあった前記第2のバスマスタボードからの前記アクセス要求を受け付けることによって、前記メモリに対するデータの書き込み動作を保証する、
ことを特徴とするデータ転送制御装置。
Priority Applications (1)
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---|---|---|---|
JP03372195A JP3678784B2 (ja) | 1995-02-22 | 1995-02-22 | 共通バスメモリのデータ転送制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03372195A JP3678784B2 (ja) | 1995-02-22 | 1995-02-22 | 共通バスメモリのデータ転送制御装置 |
Publications (2)
Publication Number | Publication Date |
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JPH08235081A JPH08235081A (ja) | 1996-09-13 |
JP3678784B2 true JP3678784B2 (ja) | 2005-08-03 |
Family
ID=12394272
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP03372195A Expired - Fee Related JP3678784B2 (ja) | 1995-02-22 | 1995-02-22 | 共通バスメモリのデータ転送制御装置 |
Country Status (1)
Country | Link |
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JP (1) | JP3678784B2 (ja) |
-
1995
- 1995-02-22 JP JP03372195A patent/JP3678784B2/ja not_active Expired - Fee Related
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