JPH03238685A - Ｆｉｆｏメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 し産業上の利用分野〕 この発明は、ＦＩＦＯメモリの書き込み、読み出し制御
に関するものであるう し従来の技何〕 第２図は従来のＦＩＦＯメモリを示す機能ブロック図で
あり１図において、（１）はデータを蓄えるメモリ、（
２）は書き込みアドレスを発生するライトポインタ回路
、（３）は読み出しアドレスを発生するリードポインタ
回路、（４）は書き込みを制御するライトコントロール
回路、（５）は読み出しを制御するリードコントロール
回路、（６）は内部をリセットするためのリセット回路
、（７）は各種フラグを発生させるフラグ回路、（８）
はＦＩＦＯをカスケード接続するための拡張回路、（９
）はデータ出力用トライステートバッファ、α〔はデー
タ入力、（ｌυはデータ出力である。

次に動作について説明する。

リセット信号（Ｒｉ９）がリセット回路（６）に入力さ
れると、リセット回路（６）は、内部回路のリセットを
行い、ライトポインタ回路（２）、リードポインタ回路
（３）の示す位置を「０」にし、フラグ回路（７）。

拡張回路（８）の出力するフラグを、ディセーブルする
。

リセット後、外部からの入力（Ｗ）により書き込みを、
（Ｒ）によシ読み出しを行う。

まず、書き込みの動作について説明する。

書き込み信号（Ｗ）が「Ｌ」になると、データ人力α・
に与えられている信号がメモ！Ｊ　（１１に入力される
。このとき、ライトポインタ回路（２）は「０」を指し
ている。

次に（ｌがｒＨＪになると、書き込みは禁止され、デー
タ人力α〔からの信号は無視される。この時、ライトポ
インタ回路（２）はカウントを行い、ポインタの示す位
置が「０」から「１」に変化する。

上記動作をくり返し、書き込みを行うが、メモ１月１）
の８量の半分まで書き込みが進んだ時、拡張回路（８）
は、ハーフ−７ラグ（ＩＯ／ＨＦ）をｒＬＪとし、また
、メモリの容量全てを書き込んだ時には。

フル・フラグ（ＦＦ　）を「Ｌ」とする。

次に読み出し動作について説明する。

リセット直後、リードポインタ回路（３）は「０」を指
している。このため、フラグ回路（７）は、メモリ内に
データが蓄えられていないため、エンプティ・フラグ（
ＥＦ　）を出力する。エンプティ・フラグ（ＥＦｌ）は
、メモ１月りに、１ワードのデータが書き込まれたとこ
ろでｒＨＪになる。

読み出し信号（Ｒ）が「Ｌ」になると、リードポインタ
回路（３）の示す位置「０」のデータを、トライステー
トバッファ（９）を経て出力する。

次に読み出し信号（Ｒ）がｒＨＪになると、リードポイ
ンタ回路（３）は、カウントし、示す位置は「１」とな
る。また、トライステートバッファはこの時、出力禁止
であるので、ハイインピーダンス状態となる。

Ｘ工、ＩＯは、ＦＩＦＯメモリをカスケード接続する時
の信号である。ＩＯを次段のＦＩＦＯメモリノｘ工に接
、読することによシＦＩＦＯメモリの従来のＦＩＦＯメ
モリは９以上のように構成されているので、書き込みと
読み出しの間に、任意の位相差をつけることができない
という問題点があった。

この発明は、上記のような問題点を解消するためになさ
れたもので、外部よシ位相差の指定が可能で、読み出し
信号（Ｒ）が入力されても１位相差がつくまでは読み出
されないＦＩＦＯメモリを得ることを目的とする。

この発明に係るＦＩＦＯメそりは、外部からの位相差情
報が入力でき、内部に位相差設定回路を設けたものであ
る。

〔作用〕

この発明におけるＦ工Ｆ○メモリは９位相差設定回路に
よりライトポインタを監視し、指定された位相差に達す
るまでは読み出し信号をリードポインタには出力せず、
指定の位相差までライトポインタが進んだ時に読み出し
信号をリードポインタへ出力するものである。

〔実施例〕

以下、この発明の一実施例を図について説明するっ 第１図において、（１）はデータを蓄えるメモリ。

（２）は書き込みアドレスを発生するライトポインタ回
路、（３）は読み出しアドレスを発生するリードポイン
タ回路、（４）は書き込みを制御するライトコントロー
ル回路、（５）は読み出しを制御するリードコントロー
ル回路、（６）は内部をリセットするためのリセット回
路、（７）は各遣フラグを発生させるフラグ回路、（８
）はＦＩＦＯをカスケード接続するための拡張回路、（
９）はデータ出力用トライステートバッファ、α１はデ
ータ入力、αυはデータ出力、αりは位相差設定回路で
ある。

次に動作について説明する。

リセット信号（Ｒ８）がリセット回路（６）に入力され
ると、リセット回路（６）は、内部回路のリセットを行
い、ライトポインタ回路Ｉ２１．リードポインタ回路（
３）の示す位置を「０」にし、フラグ回路（７）。

拡張回路（８）の出力するフラグをディセーブルし。

位相差設定回路に、外部からの位相差情報（ＦＤ　）を
ロードする。

リセット後、外部からの入力ｆｆ）により書き込みを、
（Ｒ）により読み出しを行う。

まず、書き込みの動作について説明する。

書き込み信号（−Ｗ）がｒＬＪになると、データ入力α
１に与えられている信号がメモＩＪ　（１１に入力され
る。このとき、ライトポインタ回路＋２１は「０」を指
している。

次に（Ｗｌ）がｒＨＪになるとメモＩＪ　（１）への書
き込みは禁止され、データ人力α１からの信号は無視さ
れる。この時、ライトポインタ回路（２）はカウントを
行い、ポインタの示す位置が「０」から「１」に変化す
る。

このライトポインタの指す位置は２位相差設定回路にも
送出され、リセット時にロードされた位相差情報と、逐
一比較される。

上記動作をくシ返し薔き込みを行うが、メモリ（１１の
容量の半分まで書き込みが進んだ時、拡張回路（８）は
ハーフ・フラグ（ＩＯ／ＨＦ　）をｒＬＪとし。

まだ、メモリの谷量全てを書き込んだ時には、フル・フ
ラグ（７Ｆ）をｒＬＪとする。

次に読み出し動作について説明する。

リセット直後、リードポインタ回路（３）は「０」を指
している。このため、フラグ回路（７）は、メモリ内に
データが蓄えられていないため、エンプティ・フラグ（
ＥＦ）を出力する。エンプティ・フラグ（ＥＦ　）は、
メモリ＋１１に１ワードのデータが書き込まれたところ
でｒＨＪとなる。

外部よシ設定された位相差情報と、ライトポインタの指
す位置は常に比較されているが、この２つの値が同一と
なったときから、読み出しが可能となる。

この時までは、たとえ読み出し信号（Ｒ）が入力されて
も読み出しはできない。

位相差情報と、ライトポインタの指す値が同一になった
後、読み出し信号（Ｒ）がｒＬＪになると。

リードポインタ（３）の示す位置「０」のデータをトラ
イステートバッファ（９）を経て出力する。次に読み出
し信号ＣＲ）がｒＨＪになると、リードポインタ回路（
３）はカウントし、示す位置は「１」となる。

また、トライステートバッファは、この時、出力禁止で
あるので、ハイインピーダンス状態となる。

Ｘ工、ｘＯはＦＩＦＯメモリをカスケード接続する時の
信号である。ｘＯを次段のＦＩＦＯメモリのＸ工に接続
することにより、Ｆ工ＰＯメモリのワード方向の拡張を
行うことができる。

なお、上記実施例では、ライトコントロール回路（４）
、リードコントロール回路（５）、リセット回路（６）
、フラグ回路（７）、拡張回路（８）を有するものにつ
いて説明したが、これらの回路は、省略されていてもよ
い。

また、メモリ回路は、ビット数、ワード数は何であって
もかまわない。

〔発明の効果〕

以上のように、この発明によれば外部からの位相差情報
とライトポインタ回路の示す棟を比較することにより、
読み出しを制御する構成としたので、任意の位相差を容
易に得ることができるという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるＦＩＦＯメモリを示
す機能ブロック図、第２図は従来のＦ工Ｆ○メモリを示
す５！能ズブロックである。 （１）はメモリ回路、（２）はライトポインタ回路、（
３）はリードポインタ回路、（４）はライトコントロー
ル回路、　　ｉ５１ンまリードコントロール回路、（６
）はリセット回路、（７）はフラグ回路、ｆ８）は拡張
回路、（９）はトライステートバッファ、α〔はデータ
入力、αυはデータ出力、α２は位相差設定回路である
。

Claims (1)

【特許請求の範囲】
1. データを一時的に蓄えるメモリアレイ回路と、そのメモ
   リアレイ回路の書き込み位置を示すライトポインタと、
   読み出し位置を示すリードポインタ回路とを有するＦＩ
   ＦＯメモリにおいて、書き込みから読み出しの位相差を
   外部から設定する位相差設定回路を備えたことを特徴と
   するＦＩＦＯメモリ。