JP3108727B2 - アドレス信号記録方法 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えばVTRに記録される映像信号の水平期
間ごとにアドレスを付与する場合等に用いられるアドレ
ス信号記録方法に関する。

〔発明の概要〕

本発明はアドレス信号記録方法に関し、間欠に挿入さ
れる識別信号をあらかじめ定めた所定のパターンに従っ
て配列することにより、簡単な構成で良好なアドレスの
付与が行われるようにするものである。

〔従来の技術〕

例えばハイビジョンのMUSE方式VTRにおいては、記録
される映像信号の水平期間ごとにアドレスを付与するこ
とが行われている。

その場合に従来は、 水平期間ごとに１ビットの識別信号を用いて任意の
水平期間ごとに識別信号を反転して基準とし、その間は
内挿によってアドレスを付与する。

水平期間ごとに複数ビットの識別信号を用いて各水
平期間ごとにアドレスを付与する。

などの方法が考えられている。

〔発明が解決しようとする課題〕

しかしながら上述の内、の方法では外乱に対してア
ドレスの再現性が悪い。また、の方法では複数ビット
とするために記録効率が悪い、などの問題点があった。
なお、上述のMUSE方式VTRにおいては、水平同期信号に
３値信号を用いるため、特にその極性を反転して１ビッ
トの識別信号を形成するのに好適である。

この出願はこのような点に鑑みてなされたもので、簡
単な構成で良好なアドレスの付与が行われるようにする
ものである。

〔課題を解決するための手段〕

本発明は、所定の区画（セグメント）ごとに所定数の
情報信号の単位（水平期間）が所定の順番に並べられて
成る情報信号（有効画面）に対して、情報信号の単位ご
とに１ビットの識別信号（水平同期信号）を設けると共
に、この１ビットの識別信号を情報信号の伝送中で発生
されるジッター成分の最大値に相当する期間に含まれる
情報信号の単位の数のビット数で形成される所定のパタ
ーン（識別信号メモリ（９））に従って繰返し設けるこ
とを特徴とするアドレス信号記録方法である。

〔作用〕

これによれば、識別信号をあらかじめ定めた所定のパ
ターンに従って配列すると共に、連続する複数の識別信
号から所定のパターンを用いて判別を行うことによっ
て、１ビットの識別信号の挿入される情報信号の単位ご
とにアドレスを付与することができ、簡単な構成で良好
なアドレスの付与を行うことができる。

〔実施例〕

まず以下に述べる実施例では、例えばMUSE方式VTRに
おいて、有効画面の1100の水平期間を275ずつ４つのセ
グメント（α・β・γ・δ）に分割し、それぞれのトラ
ックに記録すると共に、各水平期間ごとに０〜７の８通
りのアドレスを付与する場合で、全体としてα０〜δ７
の32通りのアドレスが設けられることになる。そして実
施例のVTRでは、回転ドラムのジッター成分は８水平期
間以下とすることができ、このドラムの回転位相と上述
のアドレスによって、1100の水平期間に対する絶対アド
レスが形成されるものである。

以下図面を参照して説明するに、第１図は記録系のブ
ロック図を示す。

この図において、（１）はビデオ信号の入力端子であ
って、この入力端子（１）に供給されたビデオ信号はA/
D変換回路（２）でディジタル化されて記録メモリ
（３）の書込データ入力に供給される。それと共に、入
力端子（１）に供給されたビデオ信号は同期信号検出回
路（４）に供給されて水平及び垂直の同期信号が検出さ
れ、この検出信号がタイミング発生回路（５）に供給さ
れる。そしてこのタイミング発生回路（５）からのタイ
ミング信号が書込アドレス発生回路（６）に供給され、
ここで発生されたアドレスが記録メモリ（３）の書込ア
ドレス入力に供給されて、上述の書込データ入力に供給
された信号が所定のアドレスに記憶される。

さらにタイミング発生回路（５）からのタイミング信
号が読出アドレス発生回路（７）に供給され、ここで発
生されたアドレスが記録メモリ（３）の読出アドレス入
力に供給される。これによって記録メモリ（３）に記憶
された信号が所定の順序で読出されて、この読出された
信号は加算器（８）に供給される。

それと共に、読出アドレス発生回路（７）で発生され
たアドレスが識別信号メモリ（９）に供給される。これ
によってこのメモリ（９）からは、記録メモリ（３）か
ら読出される信号の各水平期間に対応して、後述するあ
らかじめ定められた所定のパターンに従った１ビットの
制御信号が出力される。一方、同期信号発生回路（10）
（11）からは互いに極性の反転された２種類の同期信号
が出力される。

そしてこれらの同期信号がスイッチ（12）にてメモリ
（９）からの制御信号で選択され、この選択された同期
信号が加算器（８）に供給される。これによって加算器
（８）からは、記録メモリ（３）から読出される信号の
各水平期間ごとに、極性反転された同期信号からなる識
別信号の挿入された信号が取出される。そしてこの加算
器（８）からの信号がD/A変換回路（13）でアナログ化
される。

さらにこの信号がエンファシス回路（14）及び変調回
路（15）に供給され、所定の変調された記録信号が記録
アンプ（16）を通じて回転ヘッド（17）に供給される。
また上述のタイミング発生回路（５）からのタイミング
信号がドラムモータ（18）に供給されて、回転ヘッド
（17）が所定の記録信号に同期して駆動される。

これによってテープ（19）上には、例えば第２図に示
すように水平同期信号（縦線で示す）が並ぶように信号
の記録が行われると共に、これらの各水平期間の始端側
（左側）の水平同期信号が図中に“0"“1"で示す識別信
号となるように極性反転される。

なおここで識別信号の極性反転のパターンは、上述の
あらかじめ定めた所定のパターンであって、例えば第１
のセグメント（トラック）αでは “01010000" 第２のセグメントβでは “11011000" 第３のセグメントγでは “11001001" 第４のセグメントδでは “11101011" がそれぞれ８水平期間ごとに循環されるようになってい
る。

すなわち上述の識別信号メモリ（９）において、読出
アドレス発生回路（７）からの水平期間に相当する部分
（０〜1099）がアドレス入力に供給され、この内の０〜
274の期間はセグメントαのパターンが循環して出力さ
れ、275〜549の期間はセグメントβのパターンが循環し
て出力され、550〜824の期間はセグメントγのパターン
が循環して出力され、825〜1099の期間はセグメントδ
のパターンが循環して出力される。これによって情報信
号に間欠に挿入される識別信号があらかじめ定めた所定
のパターンに従って配列される。

次に第３図は再生系のブロック図を示す。

この図において、テープ（19）に記録された信号が回
転ヘッド（17）で再生されると共に、このときドラムモ
ータ（18）は読出制御部（20）からの信号に同期して駆
動されている。この回転ヘッド（17）からの信号が再生
アンプ（21）を通じて復調回路（22）及びディエンファ
シス回路（23）に供給され、所定の復調された信号がA/
D変換回路（24）に供給される。そしてこのA/D変換回路
（24）でデジタル化された信号がファーストイン・ファ
ーストアウト（FIFO）形式に構成された４水平期間分の
メモリ（25）を通じて再生メモリ（26）の書込データ入
力に供給される。

また、ディエンファシス回路（23）からの信号が同期
信号検出回路（27）に供給されて、再生信号中の水平同
期信号が検出されると共に、その極性が判別される。そ
してこの検出された水平同期信号が再生PLL回路（28）
に供給されて、水平同期信号に位相ロックされたクロッ
ク信号、水平同期信号及び位相ロックの判別信号が形成
される。

一方、検出回路（27）からの同期極性判別出力が５段
のシフトレジスタ（29）に供給されると共に、このシフ
トレジスタ（29）のクロック入力にPLL（28）からの水
平同期信号が供給される。これによってシフトレジスタ
（29）の各段には、５個の連続した水平同期信号の極性
が記憶される。そしてこのシフトレジスタ（29）の各段
の信号が識別信号再生メモリ（30）のアドレス入力に供
給される。

ここで記録された識別信号のパターンが上記の如くで
あった場合に、通常再生及びそれに近い低速のピクチャ
ーサーチモードにおいて、同セグメント内の連続５個の
水平同期信号が再生されたときの、識別信号（同期極
性）列は各セグメント（α・β・γ・δ）及び０〜７の
水平期間ごとに変化され、その信号列とセグメント及び
アドレスとの対応テーブルは次のようになる。

00000→α0、00001→α1、00010→α2、00011→β1、 00100→γ6、00101→α3、00110→β2、00111→γ1、 01000→α6、01001→γ7、01010→α4、01011→δ7、 01100→β6、01001→β3、01110→γ2、01111→δ1、 10000→α7、10001→β0、10010→γ5、10011→γ0、 10100→α5、10101→δ6、10110→β5、10111→δ0、 11000→β7、11001→γ4、11010→δ5、11011→β4、 11100→γ3、11101→δ4、11110→δ3、11111→δ2。

この対応テーブルは、現在の水平期間に到るまでに再
生された５個の水平同期信号から検出された識別信号に
対して、それぞれ識別信号の信号列に応じて現在の水平
期間のセグメント（α・β・γ・δ）及び水平期間（０
〜７）からなるアドレスが示されているものである。

すなわち、例えば現在のセグメントがαのときは、識
別信号は上述の“01010000"のパターンで循環されてい
ることから、この識別信号と水平期間との関係は次のよ
うになる。

（識別信号）＝・・010100000101000001010000・・ （水平期間）＝・・012345670123456701234567・・ ここで例えば現在の水平期間のアドレスがα０のとき
は、その水平期間までに再生された５個の識別信号の信
号列は、上記の下線のように“00000"である。また現在
の水平期間のアドレスがα５のときは、その水平期間ま
でに再生された５個の識別信号の信号列は、上記の下線
のように“10100"である。さらに他のセグメントβ・γ
・δについても同様の対応関係を得ることによって、上
述の対応テーブルが形成されるものである。

このようにして上述の識別信号の信号列から現在の水
平期間のセグメント（α・β・γ・δ）及び水平期間
（０〜７）からなるアドレスが求められる。そこで上述
のシフトレジスタ（29）の各段の信号がメモリ（30）の
アドレス入力に供給されると共に、ドラム（回転ヘッド
（17））の回転位相が検出され、この回転位相が組合さ
れることによって、０〜1099の水平期間の絶対アドレス
が求められものである。

すなわち読出制御部（20）からの基準の水平同期信号
がカウンタ（31）で計数されると共に、基準のトラック
パルスがカウンタ（31）のクリア端子に供給されて、各
トラック（セグメント）ごとに０〜274のドラムの回転
位相による水平アドレスが形成される。このカウンタ
（31）の計数値がメモリ（30）のアドレス入力に供給さ
れる。

ここでこのメモリ（30）には、上述のシフトレジスタ
（29）の各段に記憶された識別信号の信号列とカウンタ
（31）の計数値に対応して、第４図に示すようにアドレ
スデータが記憶されている。なお各シフトレジスタ（2
9）の各段の信号に対してカウンタ（31）の計数値に８
個ずつの幅が持たされることによって、上述の回転ドラ
ムのジッター成分の吸収が行われている。そしてこのメ
モリ（30）からの出力データがカウンタ（32）のプリセ
ット入力に供給される。

また、PLL（28）からのロック判別信号が６段のシフ
トレジスタ（33）に供給されると共に、PLL（28）から
の水平同期信号がシフトレジスタ（33）のクロック入力
に供給される。このシフトレジスタ（33）の各段の信号
がアンド回路（34）に供給される。これによってアンド
回路（34）からはPLL（28）が６水平期間以上連続して
位相ロックしていたときに“1"の信号が取出される。

さらにこのアンド回路（34）からの信号がカウンタ
（32）のプリセットを可とする制御端子に制御される、
またPLL（28）からの水平同期信号が上述のメモリ（2
5）を通じてカウンタ（32）のクロック端子に供給され
る。これによってカウンタ（32）からは、メモリ（30）
からのアドレスが正しいと見倣されたときは前回のアド
レスがメモリ（25）からの水平同期信号で１ずつ増加さ
れて出力される。

そしてこのカウンタ（32）から出力される信号が書込
アドレス発生回路（35）に供給され、またPLL（28）か
らのクロック信号が書込アドレス発生回路（35）に供給
されて、上述のセグメント及び水平期間のアドレス（０
〜1099）と各水平期間中の画素アドレスが発生される。
そしてこれらのアドレスが再生メモリ（26）の書込アド
レス入力に供給される。

さらにPLL（28）からのクロック信号がメモリ（26）
の書込クロック入力に供給されると共に、このPLL（2
8）からのロック判別信号がメモリ（25）を通じてメモ
リ（26）のライトイネーブル端子に供給される。これに
よって再生信号中の各水平期間のアドレスが検出され、
このアドレスに従った再生メモリ（26）への書込が行わ
れる。

以下さらにタイムチャートを用いて説明するに、まず
第５図は途中にドロップアウトを生じている場合であ
る。この図において、Ａは例えばディエンファシス回路
（23）の出力に得られる再生ビデオ信号であって、例え
ば図示の様に第14水平期間から第17水平期間の間でドロ
ップアウトが生じている。

これによって同期信号検出回路（27）からは同図Ｂに
示すような水平同期信号が取り出されると共に、ここで
セグメントはαであるので、上述の循環パターンに従っ
て同図Ｃに示すような同期信号の極性判別出力が取出さ
れる。なお×印はドロップアウトによって判別不能の部
分を示す。

さらにPLL（28）からは同図Ｄに示すような水平同期
信号と同図Ｅに示すようなロック判別出力が取出され
る。これによってシフトレジスタ（33）には同図Ｆに示
すように各段の信号が形成され、アンド回路（34）から
同図Ｇに示すような信号が取出される。すなわちこのア
ンド回路（34）からは、水平同期信号が５個以上連続し
て取り出されている期間に高電位となる信号が取り出さ
れる。

一方、シフトレジスタ（29）には同図Ｈに示すよう
に、各水平期間の極性判別出力に応じて各段の信号が形
成されている。また、読出制御部（20）からは同図Ｉに
示すようなトラックパルスと同図Ｊに示すような基準の
水平同期信号が取出される。これによってカウンタ（3
1）には同図Ｋに示すような計数値が形成される。

さらにメモリ（30）からは上述の対応テーブルに従っ
て同図Ｌに示すようなアドレスが取出され、このアドレ
スがカウンタ（32）からの値によって同図Ｍに示すよう
に補間される。そしてこのアドレスがメモリ（26）に供
給されると共に、同図Ｎに示すような４水平期間遅延さ
れたライトイネーブル信号と同図Ｏに示すような４水平
期間遅延された再生ビデオ信号が再生メモリ（26）に供
給される。これによって再生ビデオ信号が再生メモリ
（26）に書込まれる。

また、第６図は途中でトラックジャンプを生じた場合
の例を示す。この図において、Ａは例えばディエンファ
シス回路（23）の出力に得られる再生ビデオ信号であっ
て、例えば図示の様に第14水平期間から第293水平期間
へトラックジャンプが生じている。

これによって同期信号検出回路（27）からは同図Ｂに
示すような水平同期信号が取り出されると共に、ここで
第14水平期間までのセグメントはαであり、第293水平
期間以降のセグメントはβであるので、上述の循環パタ
ーンに従って同図Ｃに示すような同期信号の極性判別出
力が取出される。なお×印はトラックジャンプによって
判別不能の部分を示す。

さらにPLL（28）からは同図Ｄに示すような水平同期
信号と同図Ｅに示すようなロック判別出力が取出され
る、これによってシフトレジスタ（33）には同図Ｆに示
すように各段の信号が形成され、アンド回路（34）から
同図Ｇに示すような信号が取出される。すなわちこのア
ンド回路（34）からは、水平同期信号が５個以上連続し
て取り出されている期間に高電位となる信号が取り出さ
れる。

一方、シフトレジスタ（29）には同図Ｈに示すよう
に、各水平期間の極性判別出力に応じて各段の信号が形
成されている。また、読出制御部（20）からは同図Ｉに
示すようなトラックパルスと同図Ｊに示すような基準の
水平同期信号が取出される。これによってカウンタ（3
1）には同図Ｋに示すような計数値が形成される。

さらにメモリ（30）からは上述の対応テーブルに従っ
て同図Ｌに示すようなアドレスが取出され、このアドレ
スがカウンタ（32）からの値によって同図Ｍに示すよう
に補間される。そしてこのアドレスがメモリ（26）に供
給されると共に、同図Ｎに示すような４水平期間遅延さ
れたライトイネーブル信号と同図Ｏに示すような４水平
期間遅延された再生ビデオ信号が再生メモリ（26）に供
給される。これによって再生ビデオ信号が再生メモリ
（26）に書込まれる。

そしてさらに上述のブロック図において、読出制御部
（20）からの信号が読出アドレス発生回路（36）に供給
され、ここで発生されたアドレスが再生メモリ（26）の
読出アドレス入力に供給されると共に、制御部（20）か
らの信号が読出クロック入力に供給される。これによっ
て再生メモリ（26）から読出された信号がD/A変換回路
（37）を通じてビデオ信号の出力端子（38）に取出され
る。

なお上述の装置において、再生時のドロップアウトま
たはトラックジャンプの直前の第14水平期間は多少乱れ
た信号がメモリ（26）に書込まれるおそれがあるが、こ
れは別にドロップアウト補償回路からのドロップアウト
検出信号等を用いて除くことができる、また４水平期間
分のFIFOメモリ（25）は垂直方向のエンファシス回路等
と兼用することも可能である。

こうして上述の実施例によれば、識別信号をあらかじ
め定めた所定のパターンに従って配列すると共に、連続
する複数の識別信号から所定のパターンを用いて判別を
行うことによって、１ビットの識別信号の挿入される情
報信号の単位ごとにアドレスを付与することができ、簡
単な構成で良好なアドレスの付与を行うことができるも
のである。

さらに上述の実施例によれば、早送または巻戻時の高
速ピクチャーサーチにおいてもアドレスの検出を行うこ
とができる。すなわち例えば早送のピクチャーサーチモ
ードにおいて、例えば上述の第２図の記録パターン中に
太い下線で示すような再生パターンとしたときの対応テ
ーブルは次のようになる。

00000→α0、00001→β3、00010→γ6、00011→α3、 00100→α6、00101→δ1、00110→β6、00111→δ7、 01000→γ2、01001→β1、01010→α4、01011→α1、 01100→β2、01001→γ1、01110→α1、01111→γ7、 10000→δ5、10001→δ0、10010→δ3、10011→γ4、 10100→β7、10101→δ6、10110→α7、10111→β4、 11000→γ5、11001→γ0、11010→γ3、11011→δ4、 11100→β5、11101→β0、11110→α5、11111→δ2。

従って上述の例で、例えば上から２番目のセグメント
がαのトラックの第14水平期間を現在の水平期間とした
ときに、上から６番目のセグメントがαのトラックの第
２水平期間（識別信号＝１）と、上から５番目のセグメ
ントがβのトラックの第５水平期間（識別信号＝１）
と、上から４番目のセグメントがγのトラックの第８水
平期間（識別信号＝１）と、上から３番目のセグメント
がδのトラックの第11水平期間（識別信号＝１）とが順
番に再生され、上から２番目のセグメントがαのトラッ
クの第14水平期間（識別信号＝０）が再生されたときの
信号列は“11110"となって、上記の下線のようにセグメ
ントがαのトラックの第14水平期間のアドレス＝α５が
検出される。

また、例えば巻戻のピクチャーサーチモードにおいて
は、例えば上述の第２図の記録パターン中に細い下線で
示すような再生パターンとしたときの対応テーブルは次
のようになる。

00000→α0、00001→δ1、00010→γ2、00011→γ1、 00100→α6、00101→β3、00110→β2、00111→β1、 01000→γ6、01001→δ7、01010→α4、01011→γ7、 01100→β6、01001→α3、01110→α2、01111→α1、 10000→β7、10001→δ0、10010→β5、10011→γ0、 10100→δ5、10101→δ6、10110→γ5、10111→β0、 11000→α7、11001→γ4、11010→α5、11011→δ4、 11100→δ3、11101→β4、11110→γ3、11111→δ2。

従って上述の例で、例えば上から６番目のセグメント
がαのトラックの第８水平期間を現在の水平期間とした
ときに、上から２番目のセグメントがαのトラックの第
４水平期間（識別信号＝１）と、上から３番目のセグメ
ントがδのトラックの第５水平期間（識別信号＝１）
と、上から４番目のセグメントがγのトラックの第６水
平期間（識別信号＝０）と、上から５番目のセグメント
がβのトラックの第７水平期間（識別信号＝０）とが順
番に再生され、上から６番目のセグメントがαのトラッ
クの第８水平期間（識別信号＝０）が再生されたときの
信号列は“11000"となって、上記の下線のようにセグメ
ントがαのトラックの第８水平期間のアドレス＝α７が
検出される。

このようにして、早送または巻戻時の高速ピクチャー
サーチにおいてもアドレスの検出を行うことができる。

さらに上述のアドレス信号記録方法においてセグメン
ト記録を行わず、１トラックで完結するアドレスの付与
を行う場合には、例えば識別信号メモリ（９）にて “01110100" が８水平期間ごとに繰返されるようにする。これによれ
ば連続３個の水平同期信号の再生によってアドレスの検
出が可能となり、この場合の対応テーブルは、 000→０、001→１、010→６、011→２、 100→７、101→５、110→４、111→３。

となる。

なお上述のパターンは、特にセグメント記録を行う例
では早送・巻戻のピクチャーサーチにも対応できるな
ど、種々の特長を有するものであるが、これらのパター
ンはそれぞれ一例であって、上述の判別を行うことので
きるものであれば他のパターンも採用できる。

〔発明の効果〕

本発明によれば、所定の区画ごとに所定数の情報信号
の単位が所定の順番に並べられて成る情報信号に対し
て、情報信号の単位ごとに１ビットの識別信号を設ける
と共に、この１ビットの識別信号を情報信号の伝送中で
発生されるジッター成分の最大値に相当する期間に含ま
れる情報信号の単位の数のビット数で形成される所定の
パターンに従って繰返し設けることによって、１ビット
の識別信号の挿入される情報信号の単位ごとにアドレス
を付与することができ、簡単な構成で良好なアドレスの
付与を行うことができるようになった。

【図面の簡単な説明】

第１図は本発明によるアドレス信号記録方法を実施する
ための記録系の一例のブロック図、第２図は記録パター
ンの一例を示す図、第３図は再生系の一例のブロック
図、第４図は識別信号再生メモリの一例の内容を示す
図、第５図はドロップアウトを含む再生の一例のタイム
チャート図、第６図はトラックジャンプを含む再生の一
例のタイムチャート図である。 （１）は入力端子、（２）（24）はA/D変換回路、
（３）は記録メモリ、（４）（29）は同期信号検出回
路、（５）はタイミング発生回路、（６）（35）は書込
アドレス発生回路、（７）（36）は読出アドレス発生回
路、（８）は加算器、（９）は識別信号メモリ、（10）
（11）は同期信号発生回路、（12）はスイッチ、（13）
（37）はD/A変換回路、（14）はエンファシス回路、（1
5）は変調回路、（16）は記録アンプ、（17）は回転ヘ
ッド、（18）はドラムモータ、（19）はテープ、（20）
は読出制御部、（21）は再生アンプ、（22）は復調回
路、（23）はディエンファシス回路、（25）はFIFOメモ
リ、（26）は再生メモリ、（28）は再生PLL回路、（2
9）（33）はシフトレジスタ、（30）は識別信号再生メ
モリ、（31）（32）はカウンタ、（34）はアンド回路、
（38）は出力端子である。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】所定の区画ごとに所定数の情報信号の単位
   が所定の順番に並べられて成る情報信号に対して、 前記情報信号の単位ごとに１ビットの識別信号を設ける
   と共に、 この１ビットの識別信号を前記情報信号の伝送中で発生
   されるジッター成分の最大値に相当する期間に含まれる
   前記情報信号の単位の数のビット数で形成される所定の
   パターンに従って繰返し設ける、 ことを特徴とするアドレス信号記録方法。
2. 【請求項２】請求項１記載のアドレス信号記録方法にお
   いて、 前記情報信号が複数の前記所定の区画によって形成され
   ている場合に、 前記所定のパターンを前記所定の区画ごとに変更する、 ことを特徴とするアドレス信号記録方法。
3. 【請求項３】請求項１記載のアドレス信号記録方法にお
   いて、 前記１ビットの識別信号は前記情報信号の単位ごとの同
   期信号を変形することによって設けられる、 ことを特徴とするアドレス信号記録方法。