JPS61136384A - フレ−ムシンクロナイザ− - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は走査線数の多いビデオ信号から現行のテレビ
ジ３ン標準方式の走査線数をもつビデオ信号に変換する
いわゆるダウンコンバータなトニ適用して好適なフレー
ムシンクロナイデーに関する。

〔従来の技術〕

例えば高品位画偉を再現するために使用されるビデオ信
号の走査線数は現行のテレビジョン標準方式の走査線数
の倍近くある。このような走査線数の多い−ビデオ信号
（例えば水平走査線数が１１２５本のビデオ信号）を現
行のテレビジョン標準方式の走査線数をもつビデオ信号
（例えばＰＡＬ方式では水平走査線数が６２５本のビデ
オ信号）に変換する場合には、一般に水平走査線数変換
用にダウンコンバータが使用される。

ダウンコンバータにはフレームシンクロナイデーが設け
られ、上述のような入カピデオ信号がフレームメモリに
書込まれ、フレームシンクロナイデーに設けられた内部
基準信号に同期しで、メモリデータを読出すことにより
、水平走査線数の逓降が図られると共に、非同期入力ビ
デオ信号が内部基準信号に同期化されて出力される。

このように入力ビデオ信号は一般に内部基準信号とは非
同期であるためＫ、フレームメモリへのデータ書込み読
出しの過程において、そのメモリ容量が２フレ一ム程度
ある場合には、フレームメモリは書込みを行ってから読
出しを行なう必要があり、そのため１日に１口径度の割
合で書込みと読出しの競合が発生する。

これは、入力ビデオ信号用の基準信号発生器（多（の場
合、その基準発振器としては水晶発振器が使用される）
の精度、従って水晶発振器の精度と、内部基準信号発生
器に設ゆられた水晶発振器の精度が異なるからである。

従来では、この書込みと読出しの競合が発生した場合、
゛例えば書込みが先行し過ぎた場合には書込み用のフレ
ームアドレス（若しくはフィールドアドレス）を１フレ
一ム期間停止して一画面分のデータを・削除し、読出し
が先行し過ぎた場合には競合フレームから同じ画面のデ
ータを再度読出しを行うことＫより、メモリの飛び越し
が起こらないようにしている。

例えば、読出しタイミングに対し書込みタイミングが遅
れてくると、第３図Ａ、Ｂのように書込みタイミング（
図は書込みアドレスデータで図示）が読出しタイミング
に次第に接近し、遂には書込みと読出しタイミングが一
致してしまう。そのため、このように書込みが遅れる傾
向にある場合には、データ読出しが不可能となる最小接
近間隔すなわち、最小タイミング間隔Ｔａまで両タイミ
ングが接近したとき同一フレームデータの再読出しモー
ドに制御される。

上述とは逆に、読出しタイミングに対し書込みタイミン
グが進んでくると、第３図Ｃ，Ｄのように書込みタイミ
ングが読出しタイミングに次第に接近し、遂には書込み
と読出しタイミングが一致してしまう。そのため、この
ように書込みが進む傾向にある場合には、データ書込み
が不可能となる最小タイミング間隔Ｔｂまで両タイミン
グが接近したとき同一７レームデータの再書込みモード
に制御される。

このような書込み及び読出しモードの制御を行なうため
、書込みアドレスデータ及び読出しアドレスデータから
２フレ一ム周期のフレームパルスＦａ　、　Ｆｗ　（第
８図Ａ、Ｂ）が形成される。そして、書込み側のフレー
ムパルスＦＷの変化点を基準にして第８図Ｃ，Ｄに示す
ようなパルスＲａ　、　Ｒｂが形成され、一方のノ４ル
スはデータの再読出し検出用に使用され、従って七のノ
４ルス幅は上述したようにデータ読出しが不可能となる
間隔Ｔａ１ｃ設定される。同様Ｋ、他方のパルスＴｂは
データの再書込み検出用に使用され、そのパルス幅はＴ
ｂに設定される。

〔発明が解決しようとする問題点〕

ところで、従来のフレームシンクロナイザーでは、内部
基準信号と非同期の状態で入力ビデオ信号を同期化する
ようにしているため、電源オン時の非同期の状態によっ
て上述した書込みと読出しの競合発生タイミングが異な
り、確定しない。

そのため、この競合が必要な画面のとき発生する可能性
があるから、このような場合に従来のごとく一画面分の
データを削除したり、同じ画面データを再度読出しする
と、静止画の場合はいざ知らず、動画の場合には不自然
な動きとなってしまう。

そこで、この発明はこのような従来の問題点を解決した
ものであって、電源オンしてから少くとも数時間の間は
７レームメモリの飛び起しか発生しないようＫして、動
画の場合でも不自然な動きが起こらないようＫしたもの
である。

なお、この発明は走査線数変換用のダウンコンバータに
用いられる７レームシンクロナイデーに限らず、非同期
の入力ビデオ信号を内部基準信号に同期化するようなフ
レームシンクロナイザ−にも適用できる。

〔問題点を解決するための手段〕

上述の問題点を解決するため、この発明では第１図に示
すように一フレームシンクロナイザーαＱとして必要不
可欠なフレームメモリ（３）、書込みアドレス発生器（
６）及び読出しアドレス発生器（１３のはかに、データ
比較器σａと書込み及び読出し用の制御回路■が設けら
れる。

書込みアドレス発生器（６）と読出しアドレス発生器α
Ｊの夫々から得られる書込みアドレスデータと読出しア
ドレスデータのうち書込み及び読出しスタートタイミン
グを示す書込みアドレスデータと読出しアドレスデータ
が比較器αｅに供給されて書込み又は読出しタイミング
のずれが検出される。

このずれに対応した比較パルスＰＣが書込み及び読出し
用の制御回路■に供給され、比較パルスＰＣのノ４ルス
幅が書込み又は読出し不可能な最小タイミング間隔Ｔａ
、Ｔｂよりも狭くなったとき、制御回路■の出力で書込
み又は読出し状態が制御される。

そして、少くとも電源オン時から一定期間（実施例では
１フレーム）だけ最小タイミング間隔が大きくなるよう
に（Ｔａ　−＋Ｔｃ　１Ｔｂ−＋Ｔｄ　）　、この例で
はｌフィールド期間が最小タイミング間隔Ｔｃ　、　Ｔ
ｄとなるように強制的に変更される。

〔作用〕

このように、電源オン時に書込み又は読出し不可能な最
小タイミング間隔を強制的に変更すれば、比較パルスＰ
Ｃのノ々ルス幅が変更後の最小タイミング間隔よりも狭
くなっているときＫは、直ちに書込み又は読出し状態が
制御されるために、電源オン直後に一画面分のデータ削
除若しくは同一画面データの再読出しが実行される（第
５図、第６図参照）。

そのため、書込みと読出しの競合は、電源オン時から少
くとも数時間の間は発生せず、必要な画面のとき一画面
分を削除したり、再利用するような事態は発生しない。

従って、自然な動きをもつ動画に変換できる。

〔実施例〕

第１図はこの発明に係るフレームシンクロナイデーα〔
を、上述したような走査線数変換用ダウンコンバータの
フレームシンクロナイｆ”−Ｋａ用した場合の一例を示
す系統図である。

端子（１）に供給されたインターレース走査用の入力ビ
デオ信号ＳｌはＡ／Ｄ変換器（２）において例えば８ピ
ツトのデシタル信号に変換されたのちフレームメモリ（
３）に供給される。入カビデオ信号Ｓ工はさらに同期分
離回路（４）Ｋ供給されて水平及び垂直同期ノ４ルスが
分離され、これらが書込みクロック発生器（５）に供給
されることにより、水平及び垂直ノ々ルスに同期した所
定周波数の書込みクロックが形成され、これが書込みア
ドレス発生器（６）に供給され、その書込みアドレスに
基いてデジタル変換された入力ビデオ信号Ｓ■がフレー
ムメモリ（３）に書込まれる。

一方、端子αυに供給された基準垂直同期信号ＲＥＦ＠
Ｖが読出しクロック発生器ｆｉ３に供給されて所定周波
数の読出しクロックが生成され、これが読出しアドレス
の発生器α３に供給されることにより所定の読出しアド
レスが形成され、これに基づきフレームメモリ（３）が
駆動されて、基準垂直同期信号ＲＥＦ−Ｖに同期してデ
ジタルビデオ信号が読出される。読出されたデジタルビ
デオ信号は後段のＤ／Ａ変換変換器子ナログ変換され、
内部基準信号に同期した出力ビデオ信号Ｓ、が端子α９
に得られる。

このようなフレームシンクロナイデー（１（Ｉにおいて
、この発明ではデータ比較器−と、フレームメモリ（３
）に対する書込み又は読出し制御用の制御回路■が設け
られる。

フレームメモリ（３）への書込み、読出しはフレーム単
位で行なわれるため、このフレーム単位を検出するため
に書込み及び読出しアドレス発生器（６）。

ａ３から出力される夫々のアドレスデータのうち。

７レーム情報としてのへ４８Ｂビットデータを示すノ々
ルスＦＷ、ＦＲが使用され、これらがデータ比較器ｔ１
Ｆに供給されて書込みタイミングと読出しタイミングの
差ＰＣが検出される。このタイミング差を表わす比較パ
ルスＰＣが制御回路（２ＧＦＣ供給される。

制御回路■は書込みアドレス制御部ｔ２１１と読出しア
ドレス制御部（社）を有すると共に、書込み及び読出し
不可能なタイミング間隔を設定するタイミング間隔設定
部（ハ）を有する。

アドレス制御部（２１）　、　＠はいずれもナンド回路
（２１Ｎ）　、　（２２Ｎ）とＤ形りリップ７０ツブ（
２１Ｆ）　、　（２２Ｆ）とで構成され、ナンド回路（
２１Ｎ）　、　（２２Ｎ）には比較／４ルスＰＣが共通
に供給されると共に、設定部（至）で設定された所定の
パルス幅を有する第１〜第３のノ々ルス〜〜Ｒｃが転換
的に供給される。

そのため、タイミング間隔設定部（ハ）は第１及び第２
のパルス形成部（ハ）、（至）ゼ有し、第１のパルス形
成部（ハ）では読出し不可能領域を示す最小タイミング
間隔Ｔａ　７設定された第１のノ々ルスＲａ　（第８図
Ａ）と、書込み不可能領域を示す最小タイミング間隔Ｔ
ｂに設定された第２の・臂ルスａｂ　（第８図Ｂ）が形
成される。これら／譬ルスＲａ　、　Ｒｂの発生タイミ
ングは第８図に示すようにノ々ルス階の変化点を基準に
して進相側及び遅相側く形成される。

最小タイミング間隔Ｔａ　、　’ｒｂはいずれも１水平
周期程度の長さく選ばれており、それらは同一でも相違
し七本よい。この例は同一の場合を示す。

第２のパルス形成部（至）では電源オン時に使用する書
込み及び読出し不可能領域を示すタイミング間隔Ｔｃ　
、　Ｔｄ　（第７図Ｅ−Ｈ）に設定された第３及び第４
のパルスＲｃ　、　Ｒｄが生成される。この例では最小
タイミング間隔Ｔａ　、　Ｔｂと同様に、Ｔｃ＝Ｔｄに
設定される。このようなことから、第１及び第２のｔ４
ルス形成部（ハ）、＠はいずれもモノマルチ等で構成す
ることができる。

第１〜第３のノ４ルスＲａ　−Ｒｃはスイッチング回路
＠に供給されて、第１及び第３のノ（ルスＲａ　、　Ｒ
ｃがナンド回路（２２Ｎ）に、第２及び第４のノ々ルス
Ｒｂ。

ｌｔｄが他方のナンド回路（２１Ｎ）　Ｋ夫々転換的に
供給されるようにスイッチング制御される。第３及び第
４のノ々ルスＲｅ　、　Ｒｄは電源オン時に供給される
。

そのため、このスイッチング回路−には電源オンノ４ル
ス形成回路（財）からのオンパルスＰｏが供給すれる。

オン／４ルスｐｏは電源オン時より一定の期間、例えば
１〜数フイールドの期間に亘って発生するようになされ
ている。

この例では、さらに電源オン後の任意の時間に第１．第
２のパルスＲａ　、　Ｒｈ　ＶＣ代えて第３及び第４の
ノ々ルスＲｃ　、　Ｒｄを選択できるように構成されて
いる。このとき使用するスイッチング制御パルスをリセ
ットパルスＰＲとすれば、このリセットパルスへはオン
パルスｐｏと共に、オアｒ−）（２）を介してスイッチ
ング制御回路（５）に供給される。

リセットパルスＰＲは操作者の手動操作によって発生し
、その発生している期間はオン／４ルスｐｏと同じく１
〜数フイールドの期間に設定できる。

なお、この手動切換は後述する書込みと読出しの競合状
態を事前に検出するための競合検出回路６Ｇを付設した
場合に使用して好適である。

ナンド出力−、ＮＲは夫々対応するフリップ７０ツブ（
２１Ｆ）　、　（２２Ｆ）に供給されて、対応する書込
み及び読出し用のエネーブルノヤルスＥＶ　、　ＥＲカ
形成され、これＫよって書込み又は読出し状態がコント
ロールされる。７リツプフロツプ（２１Ｆ）　、　（２
２Ｆ）Ｋ対するクロックは読出しアドレスデータ形成用
の互に逆相関係にあるクロックＣＫ、ＣＫが利用される
。これらフレーム周期のクロイクＣＫ、ＣＫはクロック
発生器（至）で形成される。＠はインバータである。

さて、このように構成されたフレームシンクロナイデー
住１の動作を競合状態を中心に説明すると、第３図は書
込みアドレスが遅れている状態で、実線図示は再読出し
モードに制御される前の波形図を、破線図示は再読出し
モードに制御されたときの波形図を示す。

比較器ａｅに供給されるパルスＦＲ（第３図Ｂ）はフレ
ームクロックＣＫ　（読出しアドレスデータのうちＭＳ
Ｂデータと同期している）と同期して生成されるが、時
間的には若干遅れて出力される。書込み及び読出し間隔
がτまで接近したパルスＦＲ，Ｆｗ（＃！３図Ｂ、Ｃ）
が供給されると比較器ａｅからは夫々の変化点を示す比
較パルスＰｃ　（同図Ｄ）が出力される。

一方、通常の動作モードではスイッチング回路（２）は
図示のように切換えられているので、第１及び第２のｔ
４ルスＲａ　、　Ｒｈが対応するナンド回路（２１Ｎ）
　、　（２２Ｎ）　ＩＣ比較１４　／Ｉ／　、ｘ、　Ｐ
Ｃと共に供給されるたメ、Ｉ４ルス幅τがノ々ルスＲａ
のΔルス幅Ｔａ　（第３図Ｅ）よりも狭いときには、ナ
ンド回路（２２Ｎ）からナンド出力ＮＲ（同図Ｆ）が出
力され、このときフリップフロップ（２２Ｆ）　Ｋは位
相反転されたクロツクＣＫ　（同図Ｇ）が供給されてい
るため、その立上りエツジで入力データが取込まれるも
のとすれば、７リツプフロツプ出力たるエネーブルパル
スＥＲは′Ｌ″に反転する（同図Ｈ）。

このエネーブル／４ルスＥＲの反転によって読出しアド
レス発生器α３が制御されて期間１１１Ｃ続いて期間用
も同一フレーム、この例では偶数フレームの読出しモー
ドにコントロールされる（同図Ｂ破線図示）。

その結果、期間■では比較パルスＰＣが“Ｌ”で、ナン
ド出力ＮＲが′Ｈ″に変化するので（同図り。

Ｆ破線図示）、エネーブルパルスＥＲは′Ｈ″に反転し
、期間■のみ再読出しモードにコントロールされる。

このように書込みタイミングが次第に遅くなり、比較パ
ルスＰＣ（７）　／４ルス幅τが最小タイミング間隔Ｔ
ａより狭（なると、直ちにエネーブルΔルスＥＢカ反転
して、読出しアドレス発生器α３を再読出しモードにコ
ントロールする。従って、書込みタイミングが遅れてい
るときは、読出しアドレス制御部＠のみ動作し、書込み
アドレス制御部０１は動作しない。

これに対し、書込みタイミングが次第に進むような傾向
にある場合で、第４図に示すように比較／ぐルスＰｃが
最小タイミング間隔Ｔｂよりも狭（なると、そのとき得
られるナンド出力ＮｗがクロックＣＫの立上りタイミン
グで取込まれるために、エネーブル／４ルスＥｗが′″
Ｌ″に反転して書込みアドレス発生器（６）が期間Ｉの
間だゆ再書込みモードにコントロールされ、これＫよっ
て結果的には１フレ一ム分の情報が捨てられることにな
る。

さて、電源オン時には書込みタイミングと読出しタイミ
ングの相対的関係は不定であるから、このときは次のよ
うな動作が実行される。

まず、電源オン時に社オンノクルスｐｏが得られて所定
の期間スイッチング回路（５）は図示とは反対側に切換
えられるから、その間は第３及び第４のノ４ルスＲｅ　
、　Ｒｄがナンド回路（２１Ｎ）　、　（２２Ｎ）　Ｋ
供給される。

従って、例えば今予め設定された第３の／４１ルスＲｃ
のパルス幅（この例では１フイールドの期間）Ｔｃ　Ｋ
対し、書込み及び読出しタイミング差τが１フイ一ルド
以内である場合、例えば第５図Ｂ、Ｃに示すように書込
みタイミングが遅れて１フイ一ルド以内のタイミング差
τとなっているときには、同図りの比較／母ルスＰｃが
得られる。このように、第３のパルスＲｃのノ譬ルスｌ
ｉＴ’ｃ（第５１１Ｅ）よりも比較ノ々ルスｐｃのパル
ス幅τ（同図Ｄ）が狭くなると、クロックＣＫで取込ま
れるナンド出力ＮＲ（同図Ｆ、Ｇ）が′″Ｌ”であるた
め、エネーブルパルスＥＲが′″Ｌ’に反転する（同図
Ｈ）。

書込みタイミングが進んで１フイ一ルド以内のタイミン
グ差τとなっているときは、書込みアドレス制御部ｃ！
Ｄが動作する。その動作説明に供する波形図を第６図に
示す。ただし、その詳細な説明は割愛する。

従って、電源オン時には強制的に変更されたタイミング
間隔Ｔｃ以内に書込み及び読出しタイミング差がある場
合にも、書込みあるいは読出しモードが制御されるから
、少くとも電源オンしてから数時間の間は書込みと読出
しの競合関係は発生しない。

ところで、このように電源オンの直後に１度だけ書込み
若しくは読出しモードをコントロールすれば、それ以後
数時間の間は書込みと読出しの競合関係は発生しない。

しかし、全く発生しないとも限らないし、それより長い
時間を考えれば競合関係の発生する確率が高くなる。

このような場合には、数時間後に競合が起り得ることを
予め操作者に知らせることができれば、操作者は不必要
な画面のとき一画面の削除、一画面の再読出しを実行で
きるので、非常に便利である。

゛第１図に示すフルソー為シンクロ゛ナイザーα値では
このようなことをも考慮して競合表示手段が設けられて
いる。この手段は競合検出回路器とその表示装置−とで
構成される。

競合検出手段（４１はｍｌ及び第２の競合）４ルス形成
部Ｃυ、（６）を有し、前者は書込みタイミングが遅れ
ているときの競合状態が検出され、後者は逆に進んでい
るときの競合状態が検出される。そして、これらは、書
込み及び読出しアドレス制御部＋２１１　。

＠の構成と同じく夫々ナンド回路（４１Ｎ）　、　（４
２Ｎ）と７リツプ７０ツブ（４１Ｆ）　、　（４２Ｆ）
とを有し、ナンド回路（４１Ｎ）　、　（４２Ｎ）　Ｋ
は比較パルスＰｃが共通に供給されると共に、ノ々ルス
形成回路■からの第５のパルスＲｅがナンド回路（４１
Ｎ）に、第６のパルスＲ（がナンド回路（４２Ｎ）に供
給される。

ｔｚ　ｐｙ　、ｃ　Ｒｅ　、　Ｒｆは第１及び第２のパ
／Ｉ／　スＲａ　＋　Ｒ１）と同じく書込みタイミング
を示すパルスＦｗの変化点を基準にして形成されるもの
で、書込みタイミングの遅れを検出する第５のパルスＦ
ＬｅＦ）１４ルス幅Ｔｅ　（図示せず）及び書込みタイ
ミングの進みを検出する第６のノ々ルスＲｆのｉ４ルス
ｌ［Ｔｆは夫々Ｔａ　（Ｔｅ≦Ｔｃ　　　・−・−・−
−−−−（１）’ｒｂ　（Ｔｆ≦Ｔｄ　　　・・・・・
開・曲・（２）のように選ばれる。この例では、 Ｔｅ　＝　Ｔｔ　＝　Ｊｒ　Ｔｃ　（＝Ｊｚ　Ｔｄ　）
　　−−＝−”（３）従って、０．５フイールドの期間
に設定される。

７リツプフロツプ（４１Ｆ）　、　（４２Ｆ）　Ｋはフ
レーム周期のクロックＣＫ、ＣＫが供給され、７リツプ
フロツゾ（４１Ｆ）　、　（４２Ｆ）の各７リツプフロ
ツプ出力である競合検出・１ルスＦｅ　、　Ｆｆがノア
ゲート（ハ）、ドライバー（ハ）を介して表示装置印に
供給される。

表示装置−は少くとも表示灯を有し、競合状態が検出さ
れたとき表示灯が点灯若しくは点滅制御される。表示灯
のほかにプデー等の警報手段を同時に駆動してもよい。

競合表示手段をこのように構成した場合には、例えば書
込みタイミングが次第に遅れてタイミング差でか、 Ｔａ　（τ≦Ｔｅ　　　・・・・・・・・・・・・・・
・（４）になると、上述した説明から明らかなように競
合検出１４ルスＦｅが得られ、これＫより表示装置ωが
駆動されて競合状態がやがて発生するのが表示される。

従って、このような場合、適当なタイミングにリセット
パルスＰＲをスイッチング回路＠に供給して、第１及び
第２のパルスＲ，、ＲｂＫ代えて第３及び第４の／々ル
スＲｃ　、　Ｒｄを供給すれば、τ＜Ｔｃであることか
ら、このとき再読出しモードとなる。

１度強制的に再読出しモードに制御すれば、以後数時間
は少くとも競合状態は発生しない。

書込みタイミングが次第に進んでくる場合も、同様な理
由に基づき競合状態を表示できる。

なお、上述ではフレームシンクロナイデー顛に入力する
ビデオ信号としては高品位画像用のビデオ信号を例示し
たが、通常のビデオ信号の場合にも、この発明を適用す
ることができる。

〔発明の効果〕

−以上説明したように、この発明によればフレームシン
クロナイデーａ１の使用の都度書込みと読出しの競合が
発生するタイミングが相違しても、所定の期間内に書込
みと読出しのタイミング差が含まれる場合には、電源オ
ンに同期して強制的に競合状態を排除するようＫしたの
で、電源を一ンしてから少くとも数時間の間は競合状態
が発生しない。そのため１．この競合が必要な画面のと
きに発生する確率が極めて少なくなり、必要な画面の削
除、再利用等は起きない。その結果、動画でも自然な動
きとなる。

【図面の簡単な説明】

第１図はこの発明に係るフレームシンクロナイデーの一
例を示す系統図、第２図はこのフレームシンクロナイデ
ーに使用される競合検出回路の一例を示す系統図、第３
図〜第６図は夫々この発明の動作説明に供する波形図、
第７図及び第８図は夫々従来のフレームシンクロナイデ
ーの動作説明に供する図である。 （ｌＩは７レームシンクロナイデー、　（３）はフレー
ムメモリ、　（６）　、　（１３はアドレス発生器、α
ｅは比較器、１２１ｔｉ制御回路、ｏｎ　、　＠はアド
レス制御部、■は電源オンノタルス形成回路、顛は競合
検出回路である。 第２図 ゴぐ側Ｌ４１−撞鳴ｆｉｌ路 第３図 第５図 第６図

Claims (1)

【特許請求の範囲】
1. 書込みアドレス発生器と読出しアドレス発生器の夫々か
   ら得られる書込みアドレスデータと読出しアドレスデー
   タによつて入力信号の書込み及び読出しが制御されるメ
   モリを有し、書込み及び読出しスタートタイミングを示
   す書込みアドレスデータと読出しアドレスデータが比較
   器に供給されて書込み又は読出しタイミングのずれが検
   出され、このずれに対応した比較パルスが書込み及び読
   出し用の制御回路に供給され、上記比較パルスのパルス
   幅が書込み又は読出し不可能な最小タイミング間隔より
   も狭くなつたとき、上記制御回路の出力で書込み又は読
   出し状態が制御されると共に、少くとも電源オン時から
   一定期間だけ上記最小タイミング間隔が大きくなるよう
   に強制的に変更されるようになされたフレームシンクロ
   ナイザー。