KR890003241B1

KR890003241B1 - 영상신호 처리장치

Info

Publication number: KR890003241B1
Application number: KR1019850000115A
Authority: KR
Inventors: 고헤이 사사무라; 쥰스께 도꾸미쯔
Original assignee: 니뽕 빅터 가부시끼 가이샤; 이노우에 도시야
Priority date: 1984-01-18
Filing date: 1985-01-10
Publication date: 1989-08-27
Also published as: US4635134A; EP0149566A3; EP0149566A2; KR850005934A; DE3583151D1; IN165120B; EP0149566B1; DE149566T1

Abstract

내용 없음.

Description

영상신호 처리장치

제1도는 본 발명 장치의 일실시예를 도시한 블럭 계통도.

제2도는 제 1 도에 도시한 블럭 계통중의 요부의 제 1 실시예를 도시한 회로 계통도.

제3a도 내지 제3o도는 각각 제 2 도의 동작설명용 신호 파형도.

제4a도 내지 제4c도는 각각 본 발명 장치의 다른 요부의 작동설명용 신호 파형도.

제5도는 제 1 도에 도시한 블럭 계통중의 요부의 제 2 실시예를 도시한 회로 계통도.

제6a도 내지 제6i도는 각각 제 5 도의 동작설명용 신호 파형도.

제7a도 내지 제7c도는 각각 본 발명의 장치의 다른 요부의 동작설명용 신호 파형도.

제8도는 본 발명 장치의 다른 실시예를 도시한 블럭 계통도.

제9도는 제 8 도에 도시한 블럭 계통중의 요부의 일실시예를 도시한 회로 계통도.

제10도는 제 9 도에 도시한 회로 계통의 동작설명용 신호 파형도.

제11도는 본 발명 장치의 다른 요부의 동작설명용 신호 파형도.

*도면의 주요부분에 대한 부호의 설명

1 : 재생 복합 칼라 영상신호 입력단자 3 : AD변환기

4 : 버스라인 제어기 5,8 : 타이밍 제어회로

6 : 제어신호 입력단자 7a 내지 7c : 출력단자

9 : 메모리 10 : 어드레스 신호 발생회로

11 : DA변환기 13 : 재생 복합 칼라 영상신호 출력단자

15 : 제어회로 16,17 : 디지탈 비데오 신호 입력단자

18,21 : 수평동기 펄스 추출회로 19 : 단안전 멀티 바이브레이터

20 : D형 플립플롭 25 : 시프트 레지스터

26 : 클럭펄스 입력단자 27 : 멀티 플렉서

29 : 수직동기 펄스 추출회로 115,125 : 단안정 멀티 바이브레이터

120 : J-K 플립플롭(J-K F·F) 122,123 : 디지탈 비데오 신호 입력단자

122,127 : 수평동기 펄스 추출회로 126 : D형 플립플롭

129 : 시프트 레지스터 130 : 클럭 펄스 입력단자

131 : 멀티플렉서 135 : 수직동기 펄스 추출회로

201 : 재생 복합 칼라 영상신호 입력단자 202 : AD변환기

203 :필드 메모리 204 : 버스라인 제어기

205,209 : 타이밍 제어회로 206 : 검출신호 입력단자

207a 내지 207c : 출력단자 208,219 : 클럭신호 입력단자

210 : 어드레스 신호 발생회로 211 : DA변환기

212 : 재생 복합 칼라 영상신호 출력단자215 : 디지탈 비데오 신호 입력단자

216 : 수평동기 펄스 추출회로 217 : 수직동기 펄스 추출회로

220 : 로 어드레스 카운터 221 : 게이트 회로

223,227 : J-K 플립플롭(J-K F·F) 224 : D형 플립플롭

본 발명은 영상신호 처리 장치에 관한 것이며, 특히 변속 재생시에 헤드가 다른 트랙을 횡단하기 때문에 발생하는 재생 복합 영상신호의 신호대 잡음비(S/N 비)의 약화를 디지탈 신호 처리에 의해 보상처리 하는 영상신호 처리장치에 관한 것이다. 또한, 특히 잡음 없는 고품질의 이송 화상을 얻을 수 있는 영상신호 처리장치에 관한 것이다.

나선주사방식 VTR에 있어서, 기기록 자기 테이프를 기록시와는 다른 테이프 주행속도로 주행(또는 정지)시켜서 그 기기록 영상신호를 재생하는 변속 재생시에는 테이프 헤드간의 상대속도가 기록시와 다르기 때문에, 헤드 주사궤적은 기록 트랙궤적과는 다른 경사로 그려지는 것은 주지하는 바이다. 이 때문에 서로 인접한 트랙이 서로 방위각도가 다른 갭을 갖는 회전헤드에 각각 기록 형성되어 있으며 트랙간에는 보호구역이 없거나 또는 극히 작은 보호구역 밖에 형성되어 있지 않은 트랙패턴의 자기 테이프 변소 재생시에는 재생 회전헤드가 1트랙 주사기간에 걸쳐 자기와 동일한 방위각도의 갭을 갖는 회전헤드로 기록된 트랙과, 다른 방위각도의 갭을 갖는 회전헤드로 기록된 트랙(역트랙)을 각각 교호로 횡단하여 주사하게 되며, 이 때문에 역트랙 주사시에는 방위각 손실효과에 의해 재생신호 레벨이 극히 작게되며 S/N비가 약화하게 된다. 마찬가지로, 인접한 트랙사이에 충분한 일정폭의 보호구역이 형성되어 있는 트랙패턴의 자기 테이프 변속 재생시에도 1트랙 주사시간에 결쳐 보호구역을 1회이상 횡단하기 때문에 그 보호구역 주사시에 재생 신호레벨이 극히 작아지며 S/N 비가 약화된다. 또한 여기서, 상기 변속 재생을 테이프상의 임의의 다른 기록트랙으로 부터 차례로 정지 화상을 얻는 간헐이송 재생으로 하면, 상기 재생신호의 S/N 비가 약화되는 외에 잡음을 유효하면 밖으로 버려주기 위해 테이프 이송등에 관한 정밀한 서보회로를 필요로 하고, 게다가 잡음을 완전히 화면 밖으로 버려주기는 곤란하며 화면내에도 나타나는 일이 있는 등의 문제점이 있었다.

본 발명의 제 1 목적은 변속 재생시 등에서 재생 FM신호 레벨이 극히 작아진 구간은 1트랙 주사기간 전과 거의 같은 구간의 재생 복합 영상신호로 치환함으로써 상기 문제점을 해결한 영상신호 처리장치를 제공하는 것이다.

본 발명의 제 2 목적은 간헐이송 재생시에 재생 복합 영상신호를 2FM파의 레벨이 일정치 보다 커질때 필드 메모리에 기입하고 그것을 FM파의 레벨이 일정치 보다 작아질때 독출함으로써 상기 문제점을 해결한 영상신호 처리장치를 제공하는 것이다.

상기 제 1 목적을 달성하기 위해 본 발명은 기록시와 다른 소정속도로 주행되거나 주행이 정지된 기록매체로부터 재생된 복합 영상신호를 디지탈 비데오 신호로 변환하는 AD변환기와, 1필드 이상의 기억용량을 갖는 메모리와, AD변환기의 출력신호 및 메모리의 독출출력신호 중 어느 한 쪽을 선택출력하는 스위치 수단과, 재생된 복합 영상신호의 레벨이 일정치보다 작은 기간과 그 주변의 일전기간은 AD변환기의 출력신호 대신에 상기 메모리로부터 독출한 1트랙 주사기간전의 대응하는 구간의 디지탈 비데오 신호를 스위치 수단으로 선택출력시키고 상기 기간이외는 스위치수단으로써 AD변환기의 출력신호를 선택출력함과 동시에 상기 메모리에 AD변환기의 출력신호를 기입하는 제어수단과, 상기 일정기간내에 있어서 스위치수단 및 AD변환기의 양 출력신호중의 동기 신호간의 위상의 상대적인 진행 및 지연을 검출하고 그들 위상이 작아지도록 상기 메모리의 독출 타이밍을 제어하는 독출제어 수단과 상기 스위치 수단의 출력신호로부터 재생 복합 영상신호를 얻는 출력수단으로 구성된다.

또한, 역시 상기 제 1 목적을 달성하기 위해 본 발명은 기록시와 다른 소정속도로 주행되거나 정지된 기록매체로부터 재생된 복합 영상신호를 디지탈 비데오 신호로 변환하는 AD변환기와, 1필드 이상의 기억용량을 재생된 상기 복합 영상신호 레벨이 일정치보다 작아지는 기간과 그 주변의 예정된 일정기간 또는 그 이하의 기간은 AD변환기의 출력신호 대신에 상기 메모리로부터 독출한 1트랙 주사기간전의 대응하는 구간의 디지탈 비데오 신호를 스위치 수단으로 선택출력시키고 상기 기간 이외는 스위치 수단으로 AD변화기의 출력신호를 선택출력함과 동시에 상기 메모리에 변환기의 출력신호를 기입시키는 제어수단과, 상기 일정기간 내에 있어서 스위치 수단 및 AD변화기의 양출력 신호중 동기 신호간의 위상의 상대적인 진행 및 지연을 검출하고, 그들 위상이 작아지도록 상기 메모리의 독출타이밍을 제어하고 상기 검출위상이 거의 일치한때는 상기 일정기간내에 있어서도 상기 제어수단으로 상기 메모리의 독출동작을 종료시키는 독출 제어수단과, 상기 스위치 수단의 출력신호로부터 재생 복합 영상신호를 얻는 출력수단으로 구성된다.

또한, 상기 제 2 목적을 달성하기 위해 본 발명은 기록매체로부터 적어도 FM파를 갖는 신호형태로 재생된 복합 영상신호를 디지탈 비데오 신호로 변환하는 AD변환기와, 디지탈 비데오 신호가 공급되는 필드 메모리와, AD변환기 및 필드 메모리의 양출력 디지탈 비데오 신호의 한 쪽을 선택출력하는 스위치 수단과, AD변환기의 출력 디지탈 비데오 신호의 각 필드의 중간 부근에서 일정 논리값으로 되는 펄스를 발생하는 회로수단과, 스위치 수단의 출력신호와 기록매체로부터 재생된 상기 FM파의 라벨이 일정치보다 작아지는 재생기간을 표시하는 검출신호와 상기 펄스가 각각 공급되고 검출신호 및 일정논리 값의 펄스가 각각 동시에 입력한때는 그 동시에 입력된 시점의 다음의 최초 스위치 수단의 출력 신호중의 수직동기 펄스 입력시점으로 부터 1필드 기간만 필드 메모리하여 기입동작을 행하게 함과 동시에 스위치 수단으로 AD변환기의 출력신호를 선택출력시키고 그 이외의 경우에는 필드 메모리하여 독출동작을 행하게 함과 동시에 스위치 수단으로 필드 메모리의 독출 출력 디지탈 비데오 신호를 선택출력시키는 제어수단과, 스위치 수단의 출력신호로부터 재생 복합 영샹신호 출력을 얻는 출력수단으로 구성된다.

이하 그 실시예에 대하여 도면과 함께 설명한다.

제1도는 본 발명 장치의 일실시예의 블럭계통도를 나타낸다. 입력단자(1)에는 재생 복합 칼라 영상신호가 인가된다. 이 재생 복합 칼라 영상신호는, 예를들면 휘도 신호는 주파수 변조(FM)되고, 방송색 신호는 저역으로 주파수 변환되어 이들 양 신호가 주파수 분할 다중되어 회전헤드에 의해 1개의 트랙당 1필드의 비율로 순차 트랙에 기록된 자기 테이프를 변속 재생하고, 그 재생 신호중의 FM 휘도신호는 FM복조하고, 저역 변환 반송색 신호는 원래의 대역에 주파수 변환하여 이들 양 신호를 다중하여 얻은 표준 방식에 거의 의거한 재생 복합 칼라 영상신호이다. 또, 상기 변속 재생은 방위 기록 재생방식의 VTR에 적용한 경우는 1트랙 주사기간(1필드)에 걸쳐 짝수 트랙 피치만큼 자기 테이프가 이동하는 속도로 자기 테이프를 주행하여(또는 주행을 정지하여) 행해지며 이들보다 적어도 어느 회전헤드가 역트랙을 주사하는 구간의 1트랙 주사 기간저의 대응하는 구간에서는 다른 회전헤드에 의해 재생신호가 정상으로 얻어지는 관계가 된다.

입력단자(1)에 입력된 상기 재생 복합 칼라 영상신호는 증폭기(2)를 거쳐서 AD변환기(3)에 공급되고 여기서 아나로그 디지탈 변환되어 디지탈 비데오 신호로 된 후 버스라인 제어기(4) 및 제 1 타이밍 제어회로(5)에 각각 공급된다. 타이밍 제어회로(5)는 후술하는 바와같이 버스라인 제어기(4)의 입력측과 출력측의 양쪽 디지탈 비데오 신호와 함께 입력단자(6)로 부터 제어신호가 공급된다. 이 제어신호는 자기 테이프를 주사중인 회전헤드로부터 재생된 FM 휘도신호의 진폭이 역트랙 주사에 의해 일정치보다 작게된 기간은 예를들면 고레벨로 되며, 이 일정치 이상의 기간은 저레벨로 되도록 생성된 2가 신호이다. 타이밍 제어회로(5)는 상이 제어신호에 위상 동기한 펄스를 출력단자(7a)로 부터 제 2 타이밍 제어회로(8)로 출력한다.

또, 타이밍 제어회로(5)는 출력단자(7b)로 부터 등화펄스 및 수직동기 펄스를 제거한 수평동기 펄스를 출력하여 타이밍 제어회로(8)로 출력한다. 또, 타이밍 제어회로(5)는 출력단자(7b)로 부터 등화펄스및 수직동기 펄스를 제거한 수평동기 펄스를 출력하여 타이밍 제어회로(8)로 공급하는 한편, 출력단자(7c)로 부터 수직동기 펄스를 파형 정형하여 얻은 펄스를 출력하여 어드레스 신호 발생회로(10)에 공급한다. 타이밍 제어회로(8)는 상기 단자(7a)로 부터의 신호를 기초로 색부반송파 주파수로 관리되고 있는 신호를 발생하여 버스라인 제어기(4)에 공급하여 그 절환제어를 행함과 동시에, 또 이 신호를 기초로 메모리(9)의 독출 및 기입에 필요한 CAS(열 어드레스 스트로브)신호, RAS(행 어드레스 스트로브)신호, WE(판독 및 기록제어)신호 등을 발생하여 메모리(9)에 공급하고, 또 어드레스 신호 발생회로(10)에도 신호를 출력한다. 어드레스 신호 발생회로(10)는 어드레스 신호를 발생하여 메모리(9)에 공급한다. 메모리(9)는 예를들면 랜덤 억세스 메모리(RAM)로, 1필드분의 디지탈 비데오 신호를 축적할 수 있는 기억용량을 갖는 필드 메모리이며, 그 독출출력신호(디지탈 비데오 신호)는 버스라인 제어기(4)에 공급되고, 또 버스라인 제어기(4)로 부터 취출된 디지탈 비데오 신호를 기입한다.

버스라인 제어기(4)로 부터 선택출력된 디지탈 비데오 신호는 타이밍 제어회로(5), 메모리(9) 및 DA변환기(11)에 각각 공급된다. DA변환기(11)는 입력 디지탈 비데오 신호를 디지탈 아날로그 변환하여 아날로그 신호인 복합 칼라 영상신호로 돌아가서 그를 증폭기(12)를 통하여 출력단자(13)에 출력한다. 여기서, 메모리(9)는 통상의 버스라인 제어기(4)를 거쳐 공급되는 AD변환기(3)의 출력 디지탈 비데오 신호를 기입하고 있지만, 변속 재생을 행하고 있는 회전헤드가 역트랙을 주사한 때에는 상기한 바와같이 적어도 그 주사기간을 포함하는 기간은 메모리(9)가 독출제어로 절환됨과 동시에 버스라인 제어기(4)가 메모리(9)로 부터 독출된, 1트랙 주사 기간전의 동등구간의 재생 디지탈 비데오 신호를 선택출력하기 때문에, 출력단자(13)의 재생 복합 칼라 영상신호는 통상은 현재 자기 테이프를 주사중의 회전헤드에 의해 재생된 현 필드의 재생 복합 칼라 영상신호이지만, 그 역트랙 주사기간은 1트랙 주사기간전에 재생된 다른 필드(현 필드가 홀수 필드일때는 짝수필드, 짝수필드일때는 홀수필드)의 대응하는 구간의 재생 복합 칼라 영상신호로 교체된다. 이로써, 역트랙 주사시의 S/N 비의 약화를 방지할 수 있다.

또, 본 발명에서는 재생중의 디지탈 비데오 신호와 메모리(9)로 부터 독출한 디지탈 비데오 신호와의 접속이 안정되게 행해지도록 타이밍 제어를 행하는 것이며, 이것에 대해 다음에 설명한다. 제2도는 제1도중 타이밍 제어회로(5)의 일실시예의 회로 계통도를 표시한다. 도면중 제1도와 동일한 구성부분에는 동일부호를 붙이고 그설명을 생략한다. 제2도에 있어서, 입력단자(6)에 인가된 제3a도에 도시한 바와같은 고레벨 기간이 역트랙 주사기간에 대응시켜진 제어신호 a는 제어회로(15)에 공급되고 여기서 그 상스엣지의 인가시각 t₀로 부터 하강엣지의 인가시각 t₁의 일정 기간후의 시각 t₂까지의 기간 고레벨로 되도록 생성된 제3b도에 도시한 바와같이 펄스 b로 변환되어 상기 출력단자(7a)로 부터 출력되는 한편, 제어회로(15)에 의해 상기 시각 t₁에서 t₂까지 기간 저레벨인 제3c도에 도시한 바와같이 펄스 c로 변환된 후, 후술하는 2입력 OR회로(23,24)의 각 한쪽 입력단자에 공급된다. OR회로(24)의 다른쪽 입력단자는 항상 저레벨로 되어 있다.

다른 한편, 입력단자(16)에는 AD변환기(3)로 부터 디지탈 비데오 신호가 인가되고 입력단자(17)에는 버스라인 제어기(4)로 부터 선택출력된 디지탈 비데오 신호가 인가된다. 입력단자(16)로 부터의 디지탈 비데오 신호는 수평동기 펄스 추출회로(18)에 공급되고 여기서 3D도에 도시한 바와같이 1H(H는 수평주사기간) 주기의 수평동기 펄스 d가 추출되어 단안정 멀티 바이브레이터(19)에 공급되어 그 상스엣지에서 이를 트리거한다.

여기서, 단안정 멀티 바이브레이터(19)의 시정수는 저항과 콘덴서 C에서 형성되고 1H의 약 반만큰의 시간(약 31μsec)으로 설정되어 있다. 이로써 단안정 멀티 바이브레이트(19)는 그 Q출력단자로부터 제3e도에 도시한 바와같이 펄스 e를 출력하고 D형 플립플롭(20)의 데이타 입력단자 D에 인가한다.

한편, 입력단자(17)에 인가된 디지탈 비데오 신호는 수평동기 펄스 추출회로(21) 및 후술하는 수직동기 펄스 추출회로(29)에 각각 공급된다. 수평동기 펄스 추출회로(21)로 부터 추출된 수평동기 펄스는 파형정형회로(22)에 공급되고 여기서 그 상승엣지 부분을 추출하여 제3f도에 도시한 바와같이 펄스 f로 변환된 후, 상기 D형 플리플롭(20)에 클럭펄스로서 인가되는 한편 시프트 레지스터(25)에 공급된다. 시프트 레지스터(25)는 입력단자(26)로 부터의 클럭펄스(시프트 펄스)에 의해 입력단자에 인가된 펄스 f를 순차 시프트하고 출력단자 Q_A, Q_B, Q_C로 부터 순차로 출력하여 멀티 플렉서(27)의 입력단자(27₃,27₂,27₁)에 공급된다. 플립플롭(20)은 펄스f 인가시에 있어서의 펄스 e를 샘플링 홀em하여 얻은 신호를 그 Q출력단자로부터 출력하지만 제3b도에 도시한 시각 T₀내지 T₂까지의 펄스 b의 고레벨 기간에 거의 대응하는 기간에는 입력단자(17)에 메모리(9)의 독출출력 디지탈 비데오 신호가 입력되므로, 이 기간에는 자기 테이프를 주사중인 회전헤드로 부터 취출되는 현필드 재생 수평동기 펄스의 위상과 메모리(9)로 부터 독출된 1트랙 주사기간전의 재생 수평동기 펄스 위상과의 지연에 대응한 극성신호가 플립플롭(20)의 Q출력단자로 부터 취출되게 된다.

멀티 플렉서(27)는 2비트 제어 입력단자 A, B의 입력신호에 따라서 입력단자(27₁내지 27₃)의 입력신호중 어느 하나의 입력신호를 출력단자로 부터 선택출력하는 회로이며, 제어 입력단자 A, B에 공급되는 OR회로(23,24)로 부터의 펄스 g,h의 레벨과, 멀티 플렉서(27)로 부터 선택출력되는 신호가 공급되는 입력단자와의 관계를 결정하면 다음 표에 표시한 바와같이 된다.

단, 상기표중 L은 저레벨 H는 고레벨을 나타낸다.

여기서, 멀티플렉서(27)의 제어 입력단자(A)에 공급되는 펄스 g는 상기 펄스 c과 플립플롭(20)의 출력단자로 부터 취출된 펄스를 각각 OR회로(23)를 통하여 얻은 펄스이며, 상기 펄스 c는 통상 고레벨이므로 g도 통상은 고레벨이지만 제3c도에 도시한 시각 t₁으로 부터 t₂까지의 펄스 c의 저레벨 기간은 플립플롭(20)의 출력펄스의 극성에 결정되어 부정이다. 예를들면 시각 t₁부터 t₂까지의 기간에 있어서, 펄스 c가 펄스 f보다 시간지연을 발생한 때에는 플립플롭(20)의 출력신호는 저레벨로 되므로 펄스 g도 저레벨로 된다. 한편, 멀티플렉서(27)의 제어 입력단자(B)에 공급되는 펄스 h는 펄스 c와 저레벨의 신호와의 논리합믈 취하는 OR회로(24)의 출력단에서 취출되는 펄스이므로 제3h도에 도시한 바와같은, 펄스 c와 동일한 펄스가 된다.

따라서, 변속 재생시에 회전헤드가 역트랙을 주사한 후에 계속하여 인접하는 동일 방위각도의 갭을 갖는 회전헤드에 의해 기록된 트랙의 주사를 거의 개시한 시각부터 일정기간(t₁부터 t₂까지의 기간)이외는 펄스 g 및 h가 모두 고레벨로 되므로 멀티플렉서(27)로 부터는 입력단자(27₂)의 입력펄스가 출력된다. 다른 한편, 상기 t₁부터 t₂까지의 일정기간은 펄스 h는 저레벨이며, 펄스 g는 펄스 e의 위상이 펄스 f보다 지연된때는 고레벨로 되므로 멀티플렉서(27)로 부터는 입력단자(27₁)의 입력펄스가 취출되고 펄스 e의 위상이 펄스 f보다 앞선 때는 펄스 g가 고레벨로 되므로 멀티플렉서(27)로 부터는 입력단자(27₃)의 입력펄스가 취출된다. 여기서, 입력단자(27₁)의 입력 펄스는 입력단자(27₂)의 입력펄스에 대해 시프트 레지스터(25)에 의해 그 시프트 클럭의 1주기분 위상이 지연되어 있으며, 입력단자(27₃₎의 입력펄스는 입력단자(27₂)의 입력펄스에 대하여 상기 시프트 클럭의 1주기분 위상이 앞서 있다.

또, 상기 펄스 b가 고레벨인 기간(시각 t₀내지 t₂)은 메모리(9)가 독출 제어됨과 동시에, 버스라인 제어기(4)로 부터 메모리(9)의 독출출력 신호가 선택출력되므로 펄스 f는 이 기간에 1트랙 주사기간 전의 신호를 약화시키지 않고 디지탈 비데오 신호중의 수평동기 신호의 상승엣지에 위상동기한 펄스이다. 이렇게 하여 멀티플렉서(27)로 부터는 제3i도에 도시한 바와같이 펄스 i가 취출된다.

이제, 예를들면 시각 t₀내지t₁에 있어서, 입력단자(16)에 인가되는 AD변활기(3)로 부터의 현재 재생중인 디지탈 비데오 신확 역트랙을 횡단하는 것 등에 기인하여 서로 인접하는 수평동기 펄스 간극이 짧아지며, 제3k도에 도시한 바와같이 수평동기 펄스 추출회로(18)의 출력 펄스 d'가 시각 t₃(상기 t₁에 상당하는 시각)부터 t₄₀까지의 기간이 예를들면 색부반송 주파수 fs의 5주기분 짧아진 경우에는 시각 t₀부터 버스라인 제어기(4)를 통하여 입력단자(17)에 입력되는 메모리(9)로 부터의 디지탈 비데오 신호의 위상은 시각 t₁에서 fs의 5주기분 앞서 있다. 그러나, 시간 t₁내지 t₂에서 상기한 바와 같은 펄스 g가 고레벨, 펄스 h는 저레벨로 되므로 시프트 레지스터(25)의 출력단자 Q_A로 부터 멀티플렉서(27)의 입력단자(27₃)에 입력되는 신호가 멀티플렉서(27) 에서 선택출력되게 이로써 메모리(9)의 독출 타이밍이 빨라진다.

즉, 입력단자(26)에 입력되는 클럭플스(시프트 펄스)를 예를들면 발진기(도시않은)로부터 색부반송파 주파수 fs와 같은 반복주파수 펄스로 선정함으로써 멀티플렉서(27)의 출력신호 i는 제3j도에 실선으로 도시한 바와같은, 시각 t₁직후의 최초 신호 i는 fs의 1주기분위상이 앞서고 t₁을 지난 2개째의 신호 i도 같은 fs의 1주기분 위상이 앞서며, 이하 마찬가지로 3개째 이하의 신호 i도 순차 fs의 1주기분씩 위상을 앞서게되어 시각 t₂(제3k도에서는 t₅에 상당함)인 메모리(9)의 독출종료시각에서는 fs의 5주기분 위상이 앞선 제3j도에 i₁으로 표시한 신호가 멀티플렉서(27)로 부터 취출된다.

시각(t₂(t₅)이하의 최초로 멀티플렉서(27)로부터 취출되는 펄스는 제3j도에 실선 i₂로 표시한 바와같은, 제3k도에 표시한 수평동기 펄스 d'의 시각 t₆에서의 상승 엣지에 위상동기한다. 시각 t₅에서 t₆까지의 수평도기 펄스의 간격은 거의 1H이며, 버스라인 제어기(4)의 출력이 메모리(9)의 독출출력으로부터 AD변환기(3)의 출력으로 절환되어도 수평동기 펄스는 안정하게 접속하게 된다.

다른한편, 수평동기 펄스 추출회로(18)의 출력펄드가 제3l도에 d"로 표시한 바와같은, 시각 t₃(상기 t₁에 상당하는 시각)부터 t₄₁까지의 기간이 1H보다 길어진 경우는, 멀티플렉서(27)는 입력단자(27₁)의 입력신호를 선택출력하고, 시각 t₂(제3l도에서는 t₇에 상당함)인 메모리(9)의 독출종료시각에서는 fs의 5주기분 위상이 지연됨으로써 현재 재생중인 수평동기 펄스 d"의 상승에 거의 일치한 위상인 제3j도에 파선 i₃으로 도시한 신호가 멀티플렉서(27)로 부터 타이밍 신호로서 출력된다. 또, 시각 t₈에서는 독출구간이 종료되어 있으나 현재 재생중인 수평동기 펄스 d"를 기초로 제3j도에 파선 i₄로 표시한 타이밍신호가 작성된다.

이와같이, 메모리(9)사 재생중인 다지탈 비데오 신호를 기입하고 있는 기간중에는, 어드레스 지령을 결정하는 타이밍 신호 i는 위상이 중심에 위치하고 또, 상기 타이밍 조정은 행해지지 않는데 반하여, 시각 t₀내지 t₂와 같이 펄스 b가 고레벨인 기간에 거의 대응한 기간에서는 메모리(9)가 독출제어되고 t₁내지 t₂와 펄스 C가 저레벨인 기간에서만 재생중인 디지탈 비데오 신호의 수평동기 펄스와 메모리(9)로 부터 독출된 1트랙 주사기간전의 재생 수평동기 펄스와의 위상이 빠르고 늦음을 판별하여 타이밍 조정이 행해지고 신호 i가 정해진다.

한편 t₁내지 t₂의 기간의 시간설정(타이밍 조정시간)은 예를들면 VTR등의 기종에 따라 1트랙 주사기간전후의 재생 수평동기 펄스간에 시간 엇갈림(1필드 간격시간)을 발생하고 있는 경우, 미리 그에 따른 시간 엇갈림분에 대응하여 설정하면 좋다.

멀트플렉서(27)의 출력펄스 i는 수직귀선 소거 기간 내에서는 제3m도에 i'로 표시한 바와같은, 0.5H간격의 동화펄스나 수직동기 펄스에도 동기하고 있다. 거기서, 이 펄스 i는 동화펄스 및 수직동기 펄스 발취회로(28)에 공급되어 여기서 수직 동기 펄스 및 등화펄스가 제거되어 제3n도에 도시한 바와같이 1H간격의 펄스 j로 변환된 후 출력단자(7b)로 출력된다. 다른 한편, 수직동기 펄스 추출회로(29)로 부투 추출된 수직동기 펄스는 파형정형회로(30)에 의해 파형정형되어 제3o도에 도시한 바와같이 펄스 K로 변환된후 출력단자(7C)로 출력된다. 이제, 제3j도 내지 제3o도는 제3a도 내지 제3i도의 각 파형에 대하여 시간축을 확대하여 도시하고 있다. 또, 발취회로(28)는 수평동기 펄스 추출회로(18,21)에서 그 기능을 갖도록 한 경우는 불필요하게 된다.

출력단자(7b)로 부터 취출된 타이밍 신호 j는 제1도에 도시한 타이밍 제어회로(8)에 공급된다. 타이밍 제어회로(8)는 입력단자(26)의 입력클럭 펄스는 파형정형하여 얻은 반복주파수가 색부반송파 주파수 fs와 같은 제4a도에 도시한 바와같은 클럭펄스와, 제4b도에 도시한 단자(7b)로 부터의 상기 타이밍신호j등을 기초로 하여 제4c도에 도시한 바와같은 클럭펄스의 상승 엣지에 위상동기하여 상승하는(상승 엣지에서 관리된)출력신호 l을 생성하고, 또 이 신호 l의 상승을 기준으로 메모리(9)의 기입과 속출의 제어 및 어드레서 제어나 버스라인 제어기(4)의 제어를 행한다. 즉, 타이밍 제어회로(8) 내의 D형 플립플롭의 클럭 입력단자에 이 신호 l을 인가함과 동시에, 상기 펄스 b를 그 데이타 입력단자에 인가하고 이로써 Q출력단자로부터 얻어진 신호를 메모리(9)의 WE신호로 하고, 또 버스라인 제어기(4)에 인가하고, 그 고레벨 기간 메모리(9)를 독출제어함과 동시에 버스라인 제어기(4)를 메모리(9)의 독출출력 선택출력 상태로 절환하고, 다른한편 상기 Q출력 신호가 저레벨인 기간은 메모리(29)를 기입 동작시키는 한편, 버스라인 제어기(4)를 AD변환기(3)의 출력 디지탈 비데오 신호의 선택출력 상태로 절환한다.

여기서, 타이밍 신호 j는 1H(=227.5/fs)마다 입력되지만 색부반송파 주파수 fs는 수평주사 주파수 fh의 227.5배의 주파수이기 때문에 1H마다 위상이 반전되지만, 상기와같은, 제4a도에 도시한 반복주파수 fs의 클럭펄스상승에만 위상동기하여 상승하는 제4c도에 도시한 신호 l을 생성하면, 색부반송파의 위상과 신호 l의 상승엣지의 위상과는 항상 동일한 관계로 된다. 이로써 독출신호와 현재 재생중인 신호의 한쪽으로부터 다른 쪽으로 절환한 때의 젖속은 색부반송파 주파수의 동일위상에서 접속되어 극히 안정하게 접속할 수 있다.

제5도는 제1도중 타이밍 제어회로(5)의 제2실시예의 회로계통도를 표시한다. 제5도중 제1도와 동일 구성부분은 동일부호를 붙이고 그 설명을 생략한다. 제5도에 있어서, 입력단자(6)에 입력된 제6a도에 도시한 바와같은, 고레벨 기간이 역트랙 주사기간에 대응시켜진 제어신호 a는 단안정 멀티바이브레이터(115), 2입력 OR회로(116)의 한쪽 입력단자 및 인버터(117)에 각각 공급된다. 여기서, 단안정 멀티바이브레이터(115)는 제어신호 a의 상승엣지에서 트리거되고, 저항 R₁및 콘덴서 C₁의 각 값의 곱으로 정해지는 시정수에 따른 일정폭 T의 펄스를 출력한다. 따라서, 제6a도에 도시한 바와같은 제어신호 a가 시각 t₀내지 t₁과 t₅내지 t₆의 각 기간동안 고레벨인 경우는, 단안정 멀티바이브레이터(115)의 Q출력단자로부터는 시각 t₁,t₆의 각각의 시점으로부터 일정기간T(t₁내지 t₄, t₆내지 t₇)고레벨의 펄스가 취출되어 OR회로(116)의 다른쪽 입력단자에 공급된다. 이로써 OR회로(116)로 부터는 제6b도에 도시한 바와같은 시각 t₀내지 t₄, t₅내지 t₇의 각 기간동안 고레벨의 펄스 b가 취출되어 후술하는 2입력 AND회로(118)의 한쪽 입력단자에 인가된다. 또, 단안정 멀티바이브레이터(115)의

출력단자로부터는 시각 t₁내지 t₄, t₀내지 t₇의 각 기간에서는 저레벨로되는, 제6f도에 도시한 바와같은 펄스 f가 취출되어 2입력 OR회로(119)의 한쪽 입력단자에 인가된다.

또, 인버터(117)에 의해 극성 반전되어 취출된 신호

는 J-K플립플롭(J-K F·F)(120)의 클리어단자 CLR에 인가되고 이를 그 저레벨기간 클리어 상태로 한다. J-K F·F(120)는 J단자에 정의 직류전압 Vcc가 인가되고 K단자에 출력단자

의 출력신호가 인가되고 또 그 클럭단자 CK에는 후술하는 D형 플립플롭(126)의

출력신호가 공급된다.

한편, 입력단자(122)에는 AD변환기(3)로 부터 디지탈 비데오 신호가 입력되고, 입력단자(123)에는 버스라인 제어기(4)로 부터 선택 출력된 디지탈 비데오 신호가 입력된다. 입력단자(122)로 부터의 디지탈 비데오 신호는 수평동기 펄스 추출회로(124)에 공급되고, 여기서 1H(H는 수평주사 기간)주기의 수평동기 펄스가 추출되어 단안정 멀티바이브레이터(125)에 공급되고, 그 상승 엣지에서 이를 트리거한다. 여기서, 단안정 멀티 바이브레이터(125)의 시정수는 저항 R₂와 콘덴서 C₂에서 형성되고, 1H의 약 절반 정도의 기간(약 31μsec)으로 설정되어 있다. 이에 따라, 단안정 멀티 바이브레이터(125)는 그 Q출력단자로 부터 1H주기의 거의 대칭 방형파를 출력하고, D형 플립플롭(126)의 데이타 입력단자 D에 인가한다.

한편, 입력단자(123)에 입력된 디지탈 비데오 신호는 수평 동기 펄스 추출회로(127) 및 후술하는 수직동기 펄스 추출회로(135)에 각각 공급된다. 수평 동기 펄스 추출력회로(127)로부터 취출된 수평 동기 펄스는 파형 정형회로(128)에 공급되고, 여기서 그 상승 엣지 부분을 추출한후, 상기 D형 플립플롭(126)에 클럭 펄스로서 인가되는 한편, 시프트 레지스터(129)에 공급된다. 시프트 레지스터(129)는 입력단자(130)로부터 클럭펄스(시프트펄스)에 의해 입력 단자에 입력된 펄스를 순차 시프트하고, 추력단자, Q_A, Q_B, Q_C로부터 차례로 출력하여 멀티플렉서(131)의 입력단자(131₃, 131₂, 131₁)에 공급한다. 플립플롭(126)은 파형 정형회로(128)로 부터의 펄스입력시에 있어서의 데이타 입력단자 D의 입력 펄스를 샘플링 홀드하여 얻은 신호를 그 Q,

출력단자로부터 출력하지만, 후술의 제6e도에 도시한 펄스 e의 고레벨 기간에 거의 대응하는 기간에는 입력단자(123)에는 메모리(9)의 독출 출력 디지탈 비데오 신호가 입력되므로서, 이 기간에서는 자기 테이프를 주사하고 있는 회전헤드로부터 취출되는 현 필드의 재생 수평 동기 펄스의 위상과 메모리(9)로 부터 독출된 1트랙 주사기간전의 재생수평 동기 펄스의 위상과의 진행지연에 대응한 극성 신호가 플립플롭(126)의 Q출력단자로부터 취출되게 된다. 이 플립플롭(126)의 Q출력단자의 출력신호는 제6c도에 도시한 바와같이 C로 되고,

출력단자로부터의 신호

는 J-K F·F(120)의 클럭 입력단자 CK에 인가된다.

여기서, J-K F·F(120)의 클리어단자(CLR)에 저레벨의 신호가 인가되어 있는 기간 t₀내지 t₁과 t₅내지 t₆에서는 J·K F·F(120)가 클리어상태로 되어 있으며, 그

출력단자로부터는 고레벨의 신호가 출력되므로서, K단자도 J단자와 마찬가지로 입력레벨이 고레벨로 되고, 따라서 이 상태에서는 시각 t₁이하 또는 t₅이하에서 클럭펄스

가 입력되기가지 그

출력신호가 고레벨로 유지된다. 따라서, 클럭펄스

가 시각 t₂에서 입력되었을때 J·K F·F(120)의

출력신호는 시각 t₂에서 저레벨로되며, 시각 t₃에서 입력되었을때에는 t₃에서 저레벨로 된다. 이에 따라, J·K F·F(120)의

출력신호는 제6d도에 도시한 바와같이 신호 d로 된다. 또한, 제6c도에 도시된 바와같이, 신호 C가 t₅내지 t₈의 기간에서 고레벨 또는 저레벨의 상태 그대로 있다고 한다면, 제6d도에 도시된 바와같이 신호 d는 t₆내지 t₇의 기간에 신호

가 입력되지 않기 때문에 고레벨의 상태가 유지된다.

상기 출력 신호 d는 2입력 AND회로(118)에 공급되고, 여기서 상기 펄스 b와 논리곱을 취한 제6e도에 도시된 바와같은 펄스 e로 변환되어서 출력단자(7a)로 출력된다. 펄스 e는 클럭펄스

가 시가 t₂에서 입력되었을때에는 t₀내지 t₂의 기간에서 고레벨로 되며, t₃에서 입력되었을때에는 t₀내지 t₃의 기간에서 고레벨로되고, 또 t₅내지 t₇의 기간도 고레벨로 되어, 이 고레벨 기간에 거의 대응하는 기간에 메모리(9)가 독출 제어됨과 동시에 버스라인 제어기(4)가 메모리(9)의 출력을 선택 출력하도록 절환되고, 펄스 e가 저레벨인 기간에 거의 대응하는 기간은 메모리(9)가 제6e도에 R로 표시된 바와같이 기입제어됨과 동시에 버스라인 제어기(4)가 AD변환기(3)의 출력을 선택출력하도록 절환된다. 또한, 후술하는 바와같이, 상기 버스라인 제어기(4)의 제어와 메모리(9)의 기입 및 독출 제어는 타이밍 제어 회로(8)의 출력신호 K에 의해서 수행되지만, 제7a도와 제7c도에 각각 도시된 바와같이 펄스 e와 k는 거의 대칭하고 있다.

또, 상기 출력신호 d는 NAND회로(121)에 인버터(117)의 출력신호

와 함께 공급되고, 이에 따라 제6g도에 도시된 바와같은 신호 g로 변환된 후 OR회로(119)에 공급되며, 여기서 상기 펄스 f와 논리합을 취해 제6h도에 도시된 바와같은 펄스 h로 된다. 이 펄스 h는 OR회로(119)에 공급되며, 여기서 상기 펄스 f와 노리합을 취해 제6h도에 도시된 바와같은 펄스 h로 된다. 이 펄스 h는 OR회로(132,133)의 각 한쪽 입력단자에 인가된다. 멀티플랙서(131)는 2비트의 제어입력 단자 A, B의 입력신호에 대응하여 입력단자(131₁내지 131₃)의 입력 신호중 어느 하나의 입력신호를 출력단자로부터 선택 출력하는 회로로써, 제어입력 단자 A, B에 공급되는 신호 레벨과 멀티플렉서(131)로 부터 선택출력되는 입력신호의 입력단자와의 관계를 정리하면 다음표에 표시한 바와 같이 된다.

단, 상기 표중 L은 저레벨, H는 고레벨을 나타낸다.

여기서, 멀티플렉서(131)의 제어 입력단자 A에 공급되는 펄스는 상기 펄스 C와 h를 각각 OR회로(132)를 통과시켜 얻은 펄스이며, 상기 펄스 h는 통상 고레벨이기 때문에 제어 입력단자 A도 통상은 고레벨이지만, 제6h도에 도시된 시각 t₁내지 t₂또는 t₁내지 t₃또는 t₆내지 t₇기간까지의 펄스 h의 저레벨 기간은 플립플롭(126)의 출력펄스 C의 극성에 의해서 결정되어 부정하다. 예를들면, 상기 펄스 h의 저레벨 기간에 있어서, 회로(125)의 출력펄스가 회로(128)의 출력 펄스보다 시간 지연을 일으킬때에는 플립플롭(126)의 출력 신호는 C는 저레벨로 되므로, 제어 입력단자 A도 저레벨로 된다. 한편, 멀티플렉서(131)의 제어 입력단자 B에 공급되는 펄스는 펄스 h와 저레벨의 신호와의 논리합을 취한 OR회로(133)의 출력단으로부터 취출되는 펄스이기 때문에, 펄스 h와 동일한 펄스로 된다.

따라서, 변속 재생시에 회전 헤드가 역 트랙을 주사한 후에 계속하여 인접하는 동일 방위각의 갭을 갖는 회전헤드에 의해 기록된 트랙의 주사를 거의 개시한 시각 t₁으로 부터 어느 기간(t₁내지 t₂, t₁내지 t₃, t₆내지 t₇)이외는 제어 입력단자 A 및 B가 함게 고레벨로 되므로, 멀티플렉서(131)로 부터는 입력 단자(131₂)의 입력펄스가 출력된다. 한편, 상기 기간에 있어서, 제어입력단자 B는 저레벨이고, 제어 입력단자 A는 펄스 C가 저레벨일때는 저렙레이 되므로 멀티플렉서(131)로 부터 입력단자(131₁)의 입력 펄스가 취출되며, 펄스 C가 고레벨일때는 제어입력단자 A도 고레벨이 되어 멀티플렉서(131)로 부터 입력단자(131₃)의 입력 펄스가 취출된다. 여기서, 입력단자(131₁)의 입력 펄스는 입력단자(131₂)의 입력펄스에 대하여 시프트 레지스터(129)에 의해 그 시프트 플럭의 1주기분 위상이 지연되어 있으며, 입력단자(131₃)의 입력 펄스는 입력단자(131₂)의 입력 펄스에 대하여 상기 시프트클럭의 1주기분 위상이 진행되어 있다.

따라서, 입력단자(130)에 입력되는 클럭펄스(시프트펄스)를 예를들어 발진기(도시 안됨)로 부터의 색부판 송파주파수 fs와 같이 반복 주파수의 펄스로 선정하므로서, 상기 펄스 h의 저레벨 기간에서는 현재 재생중인 복합 영상신호중의 수평 동기 펄스와 메모리(9)로 부터 독출된 1트랙 주사기간전의 재생 신호중의 수평동기 펄스와의 상대적인 위상차가 작게되도록 멀티플렉서(131)의 출력신호(제6i도에 도시)i가 fs의 1주기분씩 점차 위상을 진행하거나 또는 지연하게 된다.

여기서 본 실시예에 의하면, 타이밍 조정시간은 단안정 멀티 바이브레이터(115)의 시정수에 의해 정해지는 시간 T에 설정되어 있지만, 그 조정시간내에 있어서도 메모리(9)로 부터 독출된 신호중의 수평 동기 펄스와 회전헤드에 의해 현재 재생중인 영상신호중의 수평 동기 펄스와의 위상차가 극히 작게 될때(제6도에서는 t₂또는 t₃)에는 플립플롭(126)의 출력펄스 C가 고레벨로 되고, J-K F·F(120)의

출력신호 d를 저레벨로 하므로서, 제6i도에 있는 P₁,P₂,P₃중의 어느것의 타이밍 조정만으로서 조정동작이 종료됨과 동시에 메모리(9)의 독출 동작이 종료되어, 기입 동작으로 절환된다.

또 t₆내지 t₇기간과 같이 설정시간 T의 끝까지 제6i도에 P₁',……P₄'로 도시된 바와같이 타이밍 조정이 행해져도, 절환되는데 적합하지 않은 상태이면, 플립플롭(126)의 출력펄스 C는 저레벨인채로 있게 되므로, J,K F·F(120)의

출력신호 d는 설정된 시각 t₇까지 고레벨로 유지된체로 있게 되며 따라서 설정 시간 T의 끝까지 메모리(9)의 독출이 수행되어서 시각 t₇에서 독출이 종료되고, 회전 헤드로부터 현재 재생출력되고 있는 재생복합 영상 신호의 디지탈 신호가 버스 라인 제어기(4)로 부터 절환 출력된다.

또한, 본 발명에 의하면, 설정시간 T를 충분히 길게하면, 이 기간에 타이밍 조정 동작이 계속되므로서 대부분의 경우, 메모리로 부터 독출된 신호와 현재 재생중인 재생신호중의 각 수평 동기 펄스와의 위상차가 극히 작게되며, 타이밍이 일치하므로서 그 일치된 시점에서 현재 재생중인 복합영상신호를 절환 출력할 수가 있다.

더우기, 상기 기간 T의 시간 설정(타이밍 조정시간)은 예를들면, VTR등의 기종에 따라서 1트랙주사 기간 전후의 재생수평동기펄스 사이에 시간 엇갈림(1필드 간격 시간)을 발생하는 경우 미리 그것에 따른 시간 엇갈림 만큼에 대응하여 설정하면 좋다.

멀티플렉서(131)의 출력펄스 i는 수직귀선 소거 기간내에서 0.5H간격의 등화펄스나 수직동기 펄스에도 동기되어 있다. 그래서, 이 펄스 i는 등화펄스 수직동기펄스 발취회로(134)에 공급되고, 여기서 수직 동기 펄스 및 등화 펄스가 제거되어 1H간격의 펄스로 변환된 후 출력단자(7b)로 출력된다. 한편, 수직동기 펄스 추출회로(135)로 부터 취출된 수직 동기 펄스는 파형 정형 회로(136)에 의해 파형정형된 후 출력단자(7C)로 출력된다. 또한, 제6i도는 제6a도 내지 제6h도의 각 파형에 대하여 시간축을 확대 도시하고 더우기, 발취회로(134)는 수평 동기 펄스 추출회로(124,127)에서 그 기능을 담당하도록 한 경우 불필요하게 된다.

출력단자(7b)로 부터 취출된 타이밍 신호는 출력단자(7a)로 부터 취출된 상기 펄스와함께 제1도에 도시된 타이밍 제어회로(8)에 공급된다. 타이밍 제어회로(8)는 입력단자(130)의 입력클럭 펄스를 파형 정형하여 얻은 반복 주파수가 색부반송파 주파수fs에 동등한 클럭 펄스와 단자(7b)로 부터의 상기 타이밍 신호와에 의거하여 제7b도에 도시한 바와같이 상기 클럭 펄스의 예를들어 상승 엣지에 위상 동기하여 상승하도록 된 파형의 신호j를 생성한다. 여기서, 단자(7b)로 부터의 타이밍 신호는 1H(=227.5/fs)마다 입력되는데, 색부반송파 주파수fs는 수평주사 주파수 fh의 227.5배의 주파수 이기 때문에 1H마다 위상이 반전하지만, 상기와같이 반복 주파수 fs의 클럭펄스의 상승에만 위상 동기하여 상승하도록 된 제7b도에 도시한 신호j를 생성하면, 색부반송파의 위상과 신호j의 상승 엣지의 위상과는 항상동일한 관계로 된다. 이에 따라, 신호j의 임의의 어떤 상승 엣지로 부터 다음 상승엣지까지의 시간 각격은 227/fs 또는 228/fs가 되지만, 상기 타이밍 조정이 행해지면 226/fs 또는 229/fs가 되도록 수정된다.

타이밍 제어회로(8)는 상기 신호j를 생성하여회로(8)내부의 D형 플립플롭의 클럭 입력단자에 공급함과 동시에 제7a도에 도시된 단자(7a)로 부터의 입력펄스e(제6e도에 도시한 펄스e와 동일)를 상기 D형 플립플롭의 데이타 입력단자에 인가하는 구성으로 되어 있으며, 이 플립플롭으로부터 제7c도에 도시한 바와같은 신호K를 출력한다. 이 신호 K는 제1도에 도시된 메모리(9) 및 버스라인 제어기(4)의 제어 신호로서 발생출력되고, 신호 K의 저레벨 기간은 메모리(9)를 기입 동작시킴과 동시에 버스라인 제어기(4)를 AD변환기(3)의 출력 선택 출력상태로 절환하는 반면에, 신호 K의 고레벨 기간은 메모리(9)를 독출 동작시킴과 동시에 버스라인 제어기(4)를 메모리(9)의 출력 선택 출력상태로 절환한다.

본 실시예에 따르면, 이와같은 타이밍 조정 구간에 있어서, 수평 주사 주기가 226/fs 또는 229/fs로 되어 정규의 227/5/fs의 값과 다르게 되지만, 그 오차는 충분히 작으므로 실용상 물제가 되지 않는다. 이에 따라, 독출 신호와 현재 재생중인 신호의 한쪽으로부터 다른쪽으로 절환된때의 접속은 색부반송파 주파수의 동일 위상상에서 이루어지므로서, 매우 안정하게 접속할 수 있다.

제8도는 본 발명 장치의 다른 실시예의 블럭 계통도를 도시한 것이다. 도면중, 입력단자(201)에는 재생 복합 칼라 영상 신호가 입력된다. 이 재생 복합 칼라 영상 신호는, 예를들어 휘도 신호는 주파수 변조(FM)되고 반송색 신호는 저역으로 주파수 변환되어 이들 양 신호가 주파수 분할다중되어서 회전 헤드에 의해 한개의 트랙당 1필드의 비율로서 순차의 트랙에 기록된 자기 테이프를 변속 재생하고, 그 재생 신호중의 FM휘도 신호는 FM복조되고 저역 변환 반송색 신호는 원래의 대역으로 주파수 변환하여, 이들 양 신호를 다중하여 얻은 표준 방시가에 거의 근거한 재생 복합 칼라 영상 신호이다. 또, 상기 변속 재생은 상기 자기 테이프를 기록시보다 지연된 속도로 주행시켜, 후술하는 제10b도에 도시한 검출 신호의 최단 펄스 간격이 1필드보다 크게되는 간격으로 나타나도록 한 재생속도로 선정된다.

상기한 바와같이, 적어도 FM파를 갖는 신호형태로서 자기 테이프로부터 재생된후 복조된 상기 재생 복합 칼라 영상 신호는 입력단자(201)를 거쳐서 AD변환기(202)에 공급되고, 여기서 아날로그-디지탈 변환되어 디지탈 비데오 신호로 된후, 필드 메모리(203) 및 버스라인 제어기(204)에 각각 공급된다. 버스라인 제어기(204)는 필드 메모리(203)의 독출시에는 그 독출 디지탈 비데오 신호를 선택 출력하는 반면, 필드 메모리(203)의 기입시에는 변환기(202)의 현재 재생중인 필드의 디지탈 비데오 신호를 선택출력한다. 버스라인 제어기(204)의 출력 디지탈 비데오 신호는 제 1 타이밍 제어회로(205) 및 AD변환기(211)에 각각 공급된다.

타이밍 제어회로(205)는 후술하는 바와같이, 입력단자(206)로 부터의 제10b도에 도시한 바와같은 검출신호와, 입력단자(208)로 부터의 예를들면 색부반송파 주파수fsc의 자연수배 또는 1/2배등의 주파수로 선정된 클럭 신호와, 어드레스 신호 발생회로(210)내의 행 어드레스 카운터로 부터의 신호가 상기 디지탈 비데오 신호와 함께 공급되고, 필드 메모리(203)의 기입 동작과 독출 동작이나 버스라인 제어기(204)의 절환 동작을 제어하기 위한 기준이되는 신호를 그 출력단자(207a)로 부터 제 2 타이밍 제어회로(209)로 출력한다.

여기서, 상기 검출 신호는 예를들면 자기테이프를 주사중인 회전 헤드로부터 재생된 FM휘도 신호의 진폭이 역 트랙주사에 의해 일정치 보다 작게된 기간은 예를들어 고레벨로되고, 이 일정치 이상의 기간은 저레벨로 되도록 생성된 2가 신호이다. 단지, 설명의 편의상, 본 명세서에서는 재생 FM파의 레벨이 일정치보다 작게된 것을 나타내는 레벨일때, 검출 신호가 입력된 것이라고 한다.

또한, 타이밍 제어회로(205)는 출력단자(207b)로 부터 동화펄스 및 수직 동기 펄스를 제거한 수평 동기 펄스를 출력하여 타이밍 제어회로(209)로 공급하는 한편, 수직 동기 펄스를 정형하여 얻은 펄스를 출력단자(207c)로 부터 출력하여 어드레스 신호 발생회로(210)로 공급한다. 타이밍 제어회로(209)는 상기 단자(207a)로 부터의 신호에 의거하여 색부반송파 주파수에 관리되어 있는 신호를 발생하여 버스라인 제어기(204)에 공급하여 그 절환 제어를 행함과 동시에, 이 신호에 의거하여 필드 메모리(203)의 독출 및 기입에 필요한 CAS(열 어드레스 스트로브)신호, RAS(행 어드레스 스트로브)신호, WE(판독 및 기록 제어)신호등을 발생하여 필드 메모리(203)에 공급하고, 또한 어드레스 신호 발생회로(210)에도 신호를 출력한다. 필드 메모리(203)는 예를들면 랜덤 억세스 메모리(RAM)로 1필드분의 디지탈 비데오 신호를 축적할 수 있는 기억용량을 가진 메모리이여, 그 독출 출력 신호(디지탈 비데오 신호)는 버스라인 제어기(204)에 공급되고, 또 AD변환기(202)로 부터 취출된 디지탈 비데오 신호를 기입한다.

어드레스 신호 발생회로(10)는 필드 메모리(203)에 대하여 기입 어드레스나 독출 어드레스를 지정하는 어드레스 신호를 발생하기 위한 호로로서, 기입 또는 독출되는 디지탈 비데오 신호가 표시되어야 할 화면내의 주사선 위치를 지정하는 어드레스 신호를 발생 출력하는 행 어드레스 카운터나 1개의 주사선상의 다수의 화소 위치중의 적소에 위치시키는가를 지정하는 어드레스 신호를 발생 출력하는 열 어드레스 카운터 등을 갖고 있다. 행 어드레스 카운터는 상기 단자(207C)로 부터의 1필드 주기의 펄스(후술하는 제10a도로 도시)에 의해 클리어되고, 열 어드레스 카운터는 상기 단자(207b)로 부터의 1H주기의 펄스로부터 색부반송파에 관리된 펄스를 생성하여, 그것에 의해 클리어된다. 본 실시예에서는 후술하는 바와같이, 상기 행 어드레스 카운터의 출력 어드레스 신호가 필드 메모리(203)과 함께 타이밍 제어회로(205)에도 공급된다.

타이밍 제어회로(209)는 타이밍 제어회로(205)의 출력 신호에 의거하여, AD변환기(202)의 출력 디지탈 비데오 신호의 각 필드의 중간 부근에서 상기 검출 신호가 입력단자(206)에 입력된 때(고레벨로된때)는 그 다음의 최초의 버스라인 제어기(204)의 출력 디지탈 비데오 신호중의 수직 동기 펄스 입력 시점으로 부터 1필드 기간만 필드 메모리(203)를 사용하여 기입 동작을 행함과 동시에 버스라인 제어기(204)를사용하여 AD변환기(202)의 출력 디지탈 비데오 신호를 선택 출력시키고, 그 이외의 기간은 필드 메모리(203)를 사용하여 독출 동작을 행함과 동시에 버스라인 제어기(204)를 사용하여 필드 메모리(203)로 부터 독출된 디지탈 비데오 신호를 선택 출력시키도록 절환제어 된다.

버스라인 제어기(204)로 부터 취출된 디지탈 비데오 신호는 DA변환기(211)에 공급되고, 여기서 디지탈-아날로그 변환되어서 원래의 아날로그 신호 형태의 복합 칼라 영상 신호로 되돌려진후, 출력단자(212)로 출력된다. 이와같이 하여, 출력단자(212)에는 S/N비의 약화가 없는 고품질의 간헐이송 화상이 얻어진다.

상기 필드 메모리(203) 및 버스라인 제어기(204) 각각의 제어는 타이밍 제어회로(209) 및 어드레스 신호 발생회로(210)의 출력신호에 의존하지만, 그 기준이되는 신호는 타이밍 제어회로(205)에 의해 생성된 신호이며, 다음에 본 발명의 요부를 이루는 상기 타이밍 제어회로(205)의 구성 및 동작에 대해서 보다 상세히 설명한다.

제9도는 타이밍 제어회로(205)의 일 실시예의 회로 계통도를 도시한 것이다. 도면중, 제8도와 동일 구성 부분에는 동일 부호를 사용하였다. 제9도에 있어서, 입력단자(215)에 입력된 버스라인 제어기(204)로 부터의 디지탈 비데오 신호는 수평 동기 펄스 추출회로(216) 및 수직 동기 펄스 추출회로(217)에 각각 공급된다. 수직 동기 펄스 추출회로(217)에 의해 추출된 제10(a)도에 h로 도시한 바와같은 수직 동기 펄스는 파형 정형회로(218)에 공급되고, 여기서 그 상승 부분을 검출하여 제10a도로 도시한 바와같은 저레벨 기간이 극히 작게되는 1필드 주기의 펄스로 변환된후 출력단자(207C)\로 출력되는 한편, 후술하는 J-KF·F(203)의 클리어 단자와 상기 어드레스 신호발생회로(210)내의 행 어드레스 카운터(220)의 클리어 단자 및 (227)의 클럭 단자에 각각 공급된다.

행 어드레스 카운터(220)는 입력단자(219)를 거처서 1H 주기의 펄스를 클럭신호로하여 공급되어 이것을 계수한다. 카운터(220)의 이러한 계수치 신호는 상기한 바와같이 필드 메모리(203)에 공급되는 한편, 타이밍 제어회로(205)내의 게이트회로(221)에 공급되고, 여기서 연산 처리되어 AD변환기(202)의 출력 디지탈 비데오 신호의 각 필드의 중앙부 부근에서만ㅌ 일정기간(이것은 임의로 설정할 수 있지만, 예를들면 40내지 50H) 고레벨이 되는 제10(c)도에 도시한 바와같은 펄스로 변환된다. 이 펄스C는 NAND회로(222)에 공급되고, 여기서 상기 입력단자(206)로 부터의 제10b도에 도시한 바와같은 검출 신호와 부정논리곱을 취한다. 제10도에 도시된 바와같이, 검출 신호 b는 제1,제3,제5,제8의 각 필드 재생 기간내와, 제 6 필드로부터 제 7 필드에 걸친 기간의 각각에 입력되는(고레벨로 되는)것으로 한다. 또한, 제1,제3, 및 제 8 필드에 입력되는 검출 신호는 필드의 중간 부분에 존재하는 것으로 한다. 또, 제19도의 펄스 a의 파형상부의 괄호안의 수치는 AD변환기(202)의 출력 디지탈 비데오 신호의 필드 순번, 즉 기록 매체로부터 현재 재생중인 복합 영상 신호의 필드순번을 표시하며, 또한 수직 동기 펄스 h의 파형내의 수치는 후술하는 바와같이 제어되는 버스라인 제어기(204)의 출력 디지탈 비데오 신호의 재생 필드의 순번 내용을 표시한다.

상기 검출신호b와 펄스c가 각각 공급되는 NAND회로(222)의 출력신호 파형은 제10d도에 도시한 바와같이, 검출신호b와 펄스c가 각각 동시에 입려되어있는 기간은 저레벨이고, 그 이외는 고레벨의 신호로된다. 이 신호d는 J-KF·F(223)의 클럭 단자에 인가되고, 예를들면 그 상태에서 이것을 동작시킨다.

J-KF·F(223)는 그 J단자가 정의 직류전압Vcc 입력단자에 접속되고, 그 K단자가 그

출력단자와 접속 되어 있다. 따라서, J-KF·F(223)는 상기 펄스a에 의해 클리어상태로 된 후에는 그 클럭 단자에 신호d가 입력되지 않는한, 그

출력단자의 출력신호가 저레벨인 상태(클리어 상태)를 유지하고 있으며, 또 클리어 상태에 있어서 입력되는 최초의 신호d의 하강 입력 시점에서 출력이 반전되고, 그 후에 두번째 이하의 신호d의 하강이 입력되어도, 다음에 펄스a가 입력되어 클리어 상태로 될때까지는 그

출력단자의 출력 신호가 고레벨인 상태를 유지한다.

따라서, J-KF·F(223)의 Q출력 신호는 제10e도로 도시한 바와같이 검출 신호b와 펄스c가 각각 동시에 입력되기 시작하는 시각 t₁,t₄,t₇에서 각각 상승하고, t₁,t₄,t₇,의 각 시각후 최초의 수직 동기 펄스의 검출 펄스a가 입력된 사각 t₂,t₅,t₈에서 각각 하강하도록 된 펄스(방형파)가 된다. 여기서, 상기한 바와같이, 검출 신호b의 최단 펄스 간격은 1필드보다 크며, 시각 t₂,t₅,t₈보다 작더라도 1필드기간 이상은 검출신호b가 입력되지 않는다. 이 펄스e는 D형 플립플롭(224)의 데이타 단자와 2입력 배타적 논리합 회로(225)의 한쪽의 입력단자에 각각 공급된다. 플립플롭(224)은 그 클럭 단자에 입력단자(208)로 부터의 색부반송파 주파수fsc 또는 그 자연배부 또는 1/2배등의 고주파수의 클럭 신호가 공급되고, 이 클럭 신호에서 펄스e를 샘플링하여 얻은 신호를 그 Q출력단자로부터 상기 회로(225)의 다른쪽 입력단자와 2입력 NAND회로(226)의 한쪽 입력단자에 각각 출력된다.

NAND회로(226)의 다른쪽 입력단자에는 상기 회로(225)의 출력 신호가 공급된다. 이에 따라, NAND회로(226)로 부터는 제10f도로 도시한 바와같이 펄스e의 하강 엣지 부분에 동기하여 저레벨이되는 폭의 좁은 펄스가 취출된다. 이 펄스f의 펄스폭은 입력단자(208)에 입력되는 클럭 신호 주기에 의해서 결정된다. 이 펄스f는 J-KF·F(227)의 클리어 단자에 인가되고, 예를들면 그 상태에서 이것을 클리어 상태로 한다. J-KF·F(227)는 상기 J-KF·F(223)와 마찬가지로 J단자에는 정의 전압Vcc이 공급되고, 그 K단자에는 그

출력 신호가 공급되는 구성으로 되어 있기 때문에, 펄스f에서 클리어 상태로 된후, 그 클럭 단자에 입력되는 상기 펄스a에 의해 출력이 반전되어지고, 이후 그 상태를 다음에 펄스f가 입력될때까지 유지한다. 따라서, J-KF·F(227)의 Q출력단자로 부터는 제10g도에 도시한 바와같이 펄스f의 하강 엣지 입력 시각 t₂,t₅,t₈에서 레벨이되고, 시각 t₂,t₅,t₈다음의 최초의 수직 동기 펄스의 파형정형 펄스a가 입력되는 시각 t₃,t₆까지 저레벨이 유지되어, 시각 t₃,t₆에서 다시 고레벨로 된다.

즉, 펄스g는 검출 신호b와 펄스c가 각각 동시에 입려되는 시각 t₁,t₄,t₇다음의 펄스a의 입력 시점 t₂,t₅,t₈로 부터 1필드 기간은 저레벨이되며, 그 이외의 기간에서는 고레벨이 된다. 이 펄스g는 출력단자(207a)를 거쳐서 타이밍 제어회로(209)로 출력된다. 이 펄스g의 고레벨 기간은 필드 메모리(203)의 독출시간에 거의 대응하고, 저레벨 기간은 필드 메모리(203)의 기입시간에 거의 대응한다.

다른 한편, 수평 동기 펄스 추출회로(216)에 의해 추출된 수평 동기 펄스는 파형정형회로(228)에 의해 예를들면 그 상승엣지 부분에 위상 동기한 펄스로 변환된 후 발취회로(229)에 공급된다. 여기서, 수평 동기 펄스 추출회로(216)의 출력단자에는 수평 동기 펄스외에 수직 귀선 소거기간에서는 등화 펄스나 수직동기 펄스도 취출된다. 거기서,발취회로(229)는 등화 펄스나 수직 동기 펄스를 제거하고, 1H 간격의 수평 동기 펄스에 위상 동기한 펄스만을 발취하여, 그것을 타이밍 신호로서 출력단자(207b)로 부터 타이밍 제어회로(209)로 출력한다. 또한, 발취회로(229)는 수평 동기 펄스 추출회로(216)에서 그 기능을 담당하도록 한 경우에는 불필요하게 된다.

출력단자(207b)로 부터 취출된 타이밍 신호는 출력단자(207a)로 부터 취출된 상기 펄스g와 함께 제8도에 도시한 타이밍 제어회로(209)에 공급된다. 타이밍 제어회로(209)는 반복주파수가 색부반송파 주파수fs에 동등한 클럭 펄스와 단자(207b)로 부터의 상기 타이밍 신호에 의거하여, 제11도에 도시한 바와같이 상기 클럭 펄스의 예를들면 상승 엣지에 위상 동기하여 상승하도록 된 파형의 신호j를 생성한다. 여기서, 단자(207b)로 부터의 타이밍 신호는 1H(=227.5/fs)마다 입력되는데, 색부반송파 주파수fs는 수평주사 주파수fh의 227.5배의 주파수이기 때문에 1H마다 위상이 반전하지만, 상기와같이 반복 주파수fs의 클럭 펄스의 상승에만 위상동기 하여 상승하도록 된 신호j를 생성하면, 색부반송파의 위상과 신호j의 상승 엣지의 위상과는 항상 동일한 관계가 된다. 이에 따라, 신호j의 임의의 어떤 상승 엣지로부터 다음 상승 엣지까지의 시간 간격은 227/fs 또는 228/fs가 된다.

타이밍 제어회로(209)는 상기 신호 j를 생성하여 회로(209)내부의 D형 플립플롭의 클럭 입력단자에 공급함과 동시에 제11도에 도시된 단자(207a)로 부터의 펄스 g를 상기 D형 플립플롭의 데이타 입력 단자에 인가하는 구성으로 되어 있으며, 이 플립플롭으로부터 제11도에 도시된 바와같은 신호 K를 출력한다. 이 신호 K는 제8도에 도시된 필드 메모리(230) 및 버스 라인 제어기(204)의 제어신호로서 발생 출력된다. 신호 K의 제레벨 기간은 필드 메모리(203)를 기입동작시킴과 동시에 버스 라인 제어기(204)를 AD변환기(202)의 출력선택 출력상태로 절환한다. 다른 한편, 신호 K의 고레벨 기간은 필드 메모리(203)를 독출 동작시킴과 동시에 버스라인 제어기(204)를 필드 메모리(203)의 출력 선택 출력 상태로 절환한다.

상기 신호 K는 상기와 같이 펄스 g와 거의 동일한 신호파형이며, 색부반송파의 위상을 고려하지 않은 경우에는 동일한 신호파형이 된다. 따라서, 설명의 편의상, 펄스 g의 고레벨 기간 및 저레벨 기간을 필드 메모리(203)의 독출 및 기입에 대응하는 기간인 것으로 하면, 필드 메모리(203)는 제10도에 도시한 펄스 g의 저레벨 기간에 기입동작을 수행하고, 고레벨 기간에 독출 동작을 수행하도록 제어된다. 따라서, 필드 메모리(203)는 제10g도에 W₂로서 도시한 바와 같이, 시각 t₂내지 t₃의 1필드 기간은 S/N비의 약화없이 제2필드의 디지탈 비데오 신호를 기입하고, 시각 t₃내지 t₅다음의 제 3필드 기간은 검출 신호 b가 입력되므로서 제10g도에 R로서 도시한 바와 같이 제 2필드의 디지탈 비데오 신호를 독출한다. 더우기, 다음의 제 4필드 재생기간 중에, 필드 메모리(203)는 제10g에 W₄로 도시한 바와같이 재생되고 있는 제 4필드의 S/N 비의 약화없이 디지탈 비데오 신호를 기입하고, 시각 t₆이하 t₈까지의 제 5내지 제 8필드 재생 기간중은 검출신호 b가 각 필드에 입력되므로서 시각 t₅내지 t₆의 1필드 기간에 기입된 제 4필드의 디지탈 비데오 신호를 제10g도에 R₄로 도시한 바와같이 총 4회 반복하여 독출한다. 이와같이 하여, 출력단자(212)에는 S/N 비의 약화없이 간헐 이송 화상의 재생 복합 영상신호가 취출된다.

또한, 본 발명은 상기 실시예에 한정되는 것은 아니며, 비데오 디스크 등의 재생장치의 간헐 이송 재생에도 적응할 수 가 있다.

상술한 바와같이, 본 발명에 의하면, 변속 재생시에 현재 재생중인 재생복합 영상 신호 레벨이 일정치보다 작게된 기간을 포함하는 그 주변의 기간은, 그것보다 1트랙 주사기간전의 대응하는 구간의 재생 복합 영상 신호의 디지탈 신호를 메모리로부터 독출하여 재생중의 재생복합 영상신호로 교체하도록 하였기 때문에, 재생 복합 영상시호의 S/N 비의 약화없이 양호한 화질의 재생 복합 영상신호 출력을 얻을 수가 있고, 또한 상기 메모리의 독출종료사이 근처에서 독출 출력신호와 재생중의 복합 영상 신호의 각 수평 동기 펄스간의 상대적인 위상의 진행 및 지연을 검출하여 그것이 작게되도록 독출 출력 타이밍을 제어하므로서, 메모리에 기입된 디지탈 비데오 신호를 충실하게 재현할 수 있음과 동시에 현재 재생중의 복합 영상 신호와 수평 동기 신호 위상의 타이밍이 거의 일치하는 시점에서 독출을 종료할 수가 있고, 또한 색부반송파 주파수에도 관리되고 있기 때문에, 재생중의 복합 영상 신호의 어떤 라인 간격의 보충을 1트랙 주사기간전과 거의 동등하게 어떤 라인 간격의 영상 신호에서 행함이 있어서 색부반송파의 위상의 연속성을 손상시킴이 없이 원활하게 신호 접속할 수 있음과 동시에 화질을 현저하게 개선할 수 가 있으며, 또 예정된 타이밍 설정시간내 일지라도, 독출 출력신호와 재싱중의 복합 영상신호의 양 수평 동기 신호 위상이 거의 일치한 경우는 타이밍 조정을 종료하여 재생중의 복합영상 신호로 절환되도록 하였기 때문에, 타이밍 조정시간 및 메모리의 독출시간을 단축시킬 수가 있고, 1필드간(1트랙 주사 기간내)에 빈번하게 재생 FM신호 레벨이 저하하도록 된 경우에 의해 효과가 크며, 또한 메모리의 독출구간이 단축화되는 것에 의해 현재 재생중의 재생화상 정보를 보다 많이 얻을 수가 있는 등의 여러가지 특징을 갖는다.

또한, 본 발명에 이하면 시시각각 입력되는 검출신호를 필드의 거의 중간 위치에서 검출하고, 그 필드에 검출 신호가 입력되어 있는가 없는가를 판정하여, 검출신호가 입력되어 있다고 판정된 경우는 다음의 1필드 기간의 디지탈 비데오 신호를 기입하고, 또 검출 신호가 입력되어 있지 않다고 판정된 경우는 필드 메모리를 독출 동작시키도록 하였기 때문에, 검출 신호가 입력되어 있다고 판정된 경우의 다음의 1필드 기간은 FM파의 레벨이 항상 일정치 이상이고, S/N 비의 약화가 없으므로, S/N 비의 약화가 없는 디지탈 비데오 신호만을 기입할 수 가 있고, S/N 비의 약화가 있는 재생 복합 영상 신호가 재생될 수 있는 다른 기간은 필드 메모리의 독출 출력 신호를 몇 번이라도 취출하도록 하였기 때문에, S/N 비의 약화가 없는 간헐이송 화상을 자동적으로 얻을 수 가 있고, 더우기 간헐이송 재생을 수행하기 위해 그렇게까지 정밀한 서보회로를 요하지않고, 또 필드 메모리는 한개로서 충분하므로 영가로 구성할 수 가 있는 등의 특징을 갖는다.

Claims

기록시와 다른 속도에서 또한 임의의 1트랙 주사기간에 있어서 재생신호 레벨이 일정치보다 작은 구간에 대하여 그 1트랙 주사기간전의 대응하는 구간에서는 상기 일정치보다 큰 레벨의 재생 신호가 얻어지도록 된 속도로 주행되던가 또는 정지된 기록 매체로부터 재생된 복합 영상 신호를 디지탈 비데오 신호로 변환하는 AD변환기(3)와, 디지탈 비데오 신호를 적어도 1필드분 축적할 수 있는 용량을 가진 메모리(9)와, 상기 AD병환기(3)의 출력신호 및 상기 메모리의 독출 출력신호중의 어느 한쪽을 선택출력하는 비스라인제어기 스위치 수단(4)과, 재생된 상기 복합 영상 신호의 레벨이 일정치 보다 작은 기간과 그 주변의 일정 기간은 상기 AD변환기(3)의 출력 신호 대신에 상기 메모리로부터 독출된 1트랙 주사기간정의 대응하는 구간의 디지탈 비데오 신호를 상기 스위치수단(4)에 의해 선택 출력시키는 반면 상기 기간이외는 상기 스위치수단(4)에 의해 상기 AD번환기(3)의 출력신호를 선택 출력시킴과 동시에 상기 메모리(9)에 상기 AD변환기(3)의 출력 신호를 기입시키는 제어수단(5)과, 상기 일정기간내에 있어서 상기스위치 수단 및 AD변환기의 양 축력 신호중의 동기 신호간의 위상의 상대적인 진행 및 지연을 검출하여 그들의 위상이 작아지도록 상기 메모리의 독출 타이밍을 제어하는 독출 제어수단(8)과, 상기 수위치 수단의 출력 신호로부터 재생 복합 영상 신호를 얻는 출력수단(11)으로 이루어진 것을 특징으로 하는 영상신호 처리 장치.
기록시와 다른 속도에서 또한 임의의 1트랙 주사가긴에 있어서 재생 신호 레벨이 일정치보다 작은 구간에 대하여 그 1트랙 주사기간전의 대응하는구간에서는 상기 일정치보다 큰 레벨의 재생 신호가 얻어지도록 된 속도로 주행되던가 도는 주행이 정지된 기록 매체로부터 재생된 복합 영상 신호를 디지탈 비데오 신호로 변환하는 AD변환기(3)와, 디지탈 비데오 신호를 적어도 1필드분 축적할 수 있는 용량을 가진 메모리(9)와, 상기 AD변환기(3)의 출력신호 및 상기 메모리(9)의 독출출력 신호중의 어느 한쪽을 선택출력하는 수위치 수단(4)과, 재생된 상기 복합 영상 신호의 레벨이 일정치보다 작은 기간과 그 주변의 예정된 일정기간 또는 그 이하의 기간은 상기 AD변환기(3)의 출력 신호 대신에 상기 메모리(9)로 부터 독출된 1트랙 주사기간 전의 대응하는 구간의 디지탈 비데오 신호를 상기 스위치 수단에 의해 선택 출력시키는 반면 상기 기간이외는 상기 스위치 수단에 의해 상기 AD변환기의 출력신호를 선택 출력시킴과 동시에 상기 메모리에 상기 AD변환기의 출력신호를 기입시키는 제어 수단(5)과, 상기 일정 기간내에 있어서 상기 수위치 수단 및 AD변환기(3)의 양출력 신호중의 동기 신호간의 위상의 상대적인 진행 및 지연을 검출하여 그들의 위상이 작아지도록 상기 메모리(9)의 독출 타이밍을 제어하고 상기 검출 위상이 거의 일치한때는 상기 일정기단내 일지라도 상기 제어 수단(5)에 의해 상기 메모리의 독출 동작을 종료시키는 독출 제어수단(8)과, 상기 스위치 수단의 출력 신호로부터 재생 복합 영상신호를 얻는 출력수단으로 이루어진 것을 특징으로 하는 영상 신호 처리장치.
기록 매체로부터 적어도 FM파를 갖는 신호 형태로 재생된 후 복조된 복합 영상 신호를 디지탈 비데오 신호로 변환하는 AD변환기(202)와, 상기 디지탈 비데오 신호가 공급되는 필드 메모리(203)와, 상기 AD변환기 및 필드 메모리의 양 출력 디지탈 비데오 신호의 한쪽을 선택출력하는 스위치 수단(204)과, 상기 AD변환기의 출력 디지탈 비데오 신호의 각 필드의 중간 부근에서 일정 논리값이 되는 펄스를 발생하는 회로수단(205)과, 상기 스위치 수단(204)의 출력신호와 기록 매체로부터 재생된 상기 FM파의 레벨이 일정치보 작은 재생 기간을 나나내는 검출 신호와 상기 펄스가 각각 공급되고 상기 검출신호 및 일정 논리값의 펄스가 각각 동시에 입력된 대는 그 동시에 입력된 시점 다음의 최초의 상기 스위치 수단(204)의 출력 신호중수직 동기 필스 입력 시점으로부터 1필드 기간만 상기 필드 메모리(203)에 의해 기입 동적을 행함과 동시에 상기 스위치 수단(204)에 의해 상기 AD변화기(202)의 출력신호를 선택출력시키고 그 이외의 때에는 상기 필드 메모리(203)에 의해 독출 동작을 행함과 동시에 상기 스위치 수단에 의해 상기 필드 메모리의 독출 출력 디지탈 비데오 신호를 선택 출력시키는 제어수단(209)과, 상기 스위치 수단의 출력 신호로부터 재생 복합 영상 신호 출력을 얻는 출력수단(211)으로 구성된 것을 특징으로 하는 영상신호 처리 장치.