DE3903922C2 - Einrichtung zum Synchronisieren von Videosignalen - Google Patents

Description

Die Erfindung geht aus von einer Einrichtung zum Synchronisieren von als Komponentensignale vorliegenden Videosignalen nach der Gattung des Hauptanspruchs.

Zum Synchronisieren von Farbfernsehsignalen (FBAS-Signale) sind Einrichtungen bekannt, bei welchen asynchron vorliegende Farbfernsehsignale zwischengespeichert und synchron mit einem Referenztakt und mit anderen Farbfernsehsignalen ausgelesen werden. Bekannte Einrichtungen zum Synchronisieren dieser Farbfernsehsignale, sogenannte FBAS-Synchronisierer, sind jedoch auf die Besonderheiten der hilfsträgerfrequenten Farbübertragung ausgerichtet. So wird beispielsweise bei der Analog/Digital-Wandlung und bei der Speicherung von einer farbträgerverkoppelten Abtastung ausgegangen. Eine solche Einrichtung ist beispielsweise aus der DE 30 41 898 A1 bekannt. Hierbei ist ein als Pufferspeicher eingesetzter FIFO-Speicher vor einem Hauptspeicher vorgesehen, wobei dieser FIFO-Speicher jedoch nur eine geringe Kapazität hat.

Weiterhin ist aus der US 4,646,151 ein Fernsehbild-Synchronisierer bekannt, welcher ebenfalls sowohl einen Vollbildspeicher als auch im Videosignalweg vorgeschaltete FIFO-Speicher enthält. Diese FIFO-Speicher dienen hierbei zur unabhängigen Speicherung zwischen verschiedenen Eingangs- und Ausgangsraten in Abhängigkeit von Slave- und Master-Synchronisierung.

Der vorliegenden Erfindung liegt dem gegenüber die Aufgabe zugrunde, eine Einrichtung zum Synchronisieren von Komponentensignalen vorzuschlagen, welche unter Ausnutzung der Eigenschaften dieser Signale eine möglichst günstige Synchronisierung ermöglicht.

Die erfindungsgemäße Einrichtung mit den kennzeichnenden Merkmalen des Hauptanspruchs hat den Vorteil, daß ein relativ geringer Aufwand erforderlich ist. Außerdem ist eine getrennte H-, V- oder 2V-Synchronisation möglich. Ferner ist eine einfache Standbilderzeugung gegeben, wenn kein Eingangssignal vorliegt. Weitere Vorteile bestehen darin, daß die Quantisierungsverzerrungen bei gleicher Binärstellenzahl der digitalen Signale kleiner als bei den bekannten Synchronisierern sind und daß die Feinphase des digitalen Ausgangssignals einstellbar ist.

Durch die in den Unteransprüchen aufgeführten Maßnahmen sind vorteilhafte Weiterbildungen und Verbesserungen der im Hauptanspruch angegebenen Erfindung möglich.

Ausführungsbeispiele der Erfindung sind in der Zeichnung anhand mehrerer Figuren dargestellt und in der nachfolgenden Beschreibung näher erläutert. Es zeigt:

Fig. 1 eine erfindungsgemäße Einrichtung,

Fig. 2 einen Eingangsprozessor,

Fig. 3 Zeitdiagramme von Signalen, welche im Eingangsprozessor auftreten,

Fig. 4 einen Ausgangsprozessor,

Fig. 5 eine Genlockschaltung,

Fig. 6 Zeitdiagramme von Signalen eines Ringzählers, der in der Genlockschaltung nach Fig. 5 verwendet wird,

Fig. 7 eine Schreib/Lese-Steuerschaltung in der Einrichtung nach Fig. 1,

Fig. 8 eine Schaltung eines 2V-Modifikators,

Fig. 9 Zustandsdiagramme des 2V-Modifikators,

Fig. 10 Diagramme zur Erläuterung der Teilbildumkehrung in einer Teilbildbetriebsart der erfindungsgemäßen Einrichtung und

Fig. 11 verschiedene Adressen zur Erläuterung der Teilbildbetriebsart.

Gleiche Teile sind in den Figuren mit gleichen Bezugszeichen versehen. Bei dem üblicherweise in der Fernsehtechnik angewandten Zwischenzeilenverfahren bilden die ungeradzahligen Zeilen ein erstes und die geradzahligen ein zweites Teilbild. Dementsprechend ist im folgenden mit einem ersten Teilbild ein Teilbild gemeint, das sich bezüglich der vertikalen Lage von einem zweiten Teilbild unterscheidet und zusammen mit diesem ein Vollbild ergibt. In diesem Sinne ist ein erstes Teilbild nicht ein individuelles Teilbild, das durch einen bestimmten Bildinhalt oder eine bestimmte absolute zeitliche Lage gekennzeichnet ist. Entsprechend sind Teilbilder, deren vertikale Lage innerhalb des Vollbildes gleich ist, als "gleiche Teilbilder" bezeichnet.

Das in Fig. 1 dargestellte Ausführungsbeispiel besteht aus einem Eingangsprozessor 1, einem Vollbildspeicher 2, einem Ausgangsprozessor 3, einer Genlockschaltung 4, einer Schreib/Lese-Steuerschaltung 5 und einem Bediengerät 6. Die zu synchronisierenden Komponentensignale 4 : 2 : 2_IN werden über einen Eingang 7 dem Eingangsprozessor 1 zugeführt. Es sind digitale Signale nach dem sogenannten 4 : 2 : 2-Standard, bei welchen für die Luminanz Abtastwerte mit einer Frequenz von 13,5 MHz und für die Chrominanz Abtastwerte mit einer Frequenz von 6,75 MHz in Zeitmultiplex übertragen werden. Da ferner jeweils ein Abtastwert in Form eines parallelen 8 bit breiten Datenwortes und zwischen jeweils zwei aufeinanderfolgenden Luminanzwerten ein Chrominanzwert übertragen wird, ergibt sich eine Bit- bzw. Bytetaktfrequenz von 27 MHz.

Der Genlockschaltung 4 werden außer dem Komponentensignal 4 : 2 : 2_IN, das im folgenden auch Eingangssignal genannt wird, noch ein Referenzsignal 4 : 2 : 2_REF und ein Referenzsignal CVS_REF über Eingänge 8, 9 zugeführt. Von dem Eingangsprozessor 1 werden das Luminanzsignal Y1 und das Chrominanzsignal C1 dem Vollbildspeicher 2 zugeführt. Das aus dem Vollbildspeicher 2 ausgelesene Luminanzsignal Y2 und das Chrominanzsignal C2 gelangen in den Ausgangsprozessor 3 und werden dort in ein Komponentensignal 4 : 2 : 2_OUT (Ausgangssignal) umgewandelt, das am Ausgang 10 zur Verfügung steht und bezüglich der Phasenlage mit dem bei 8 zugeführten Referenzsignal 4 : 2 : 2_REF übereinstimmt.

Mit Hilfe des Bediengerätes 6 lassen sich verschiedene Betriebsarten auswählen. Ferner ist die Einstellung der Phasenlage des Ausgangssignals 4 : 2 : 2_OUT einstellbar. Einzelheiten zu den Schaltungen 1 bis 5 werden im Zusammenhang mit weiteren Figuren erläutert - ebenso wie die in Fig. 1 lediglich angedeuteten Signale zwischen den Schaltungen 1 bis 5.

Bevor jedoch auf weitere Einzelheiten im Zusammenhang mit den Fig. 2 bis 11 eingegangen wird, werden verschiedene Betriebsarten der erfindungsgemäßen Einrichtung erläutert. Wird mit Hilfe der Genlockschaltung 4 das Eingangssignal zur Ableitung der Referenzsignale benutzt, so ist das Ausgangssignal in Phase mit dem Eingangssignal, jedoch um ein Vollbild verzögert. Dieses ist dadurch bedingt, daß der Signalweg über eine gewisse Anzahl fester Verzögerungselemente läuft, so daß eine Minimalverzögerung immer gegeben ist, welche durch die steuerbaren Verzögerungseinrichtungen (FIFO-Speicher 15 und Vollbildspeicher 2) auf die Gesamtlaufzeit eines Vollbildes heraufgesetzt wird. In dieser Betriebsart (DELAY MODE) arbeitet die erfindungsgemäße Einrichtung als einstellbare Verzögerungseinrichtung für Videosignale. Über entsprechende Steuersignale kann die Verzögerungszeit eingestellt werden, wie später noch ausgeführt wird.

In der Betriebsart Vollbildsynchronisierer wird eines der den Eingängen 8 oder 9 zugeführten Referenzsignale 4 : 2 : 2_REF (digital) oder CVS_REF (analog) verwendet. In dieser Betriebsart ist definitionsgemäß das Ausgangssignal mit dem Referenzsignal in Phase. Es kann jedoch auch hierbei die Phasenlage des Ausgangssignals zusätzlich verändert werden. Insbesondere ist auch eine zeitliche Vorverlegung möglich, um Laufzeiten von nachgeschalteten Geräten zu kompensieren. In einer anderen Betriebsart Teilbildsynchronisierer (FIELD MODE) wird von der Schreib/Lese-Steuerschaltung 5 dafür gesorgt, daß der Vollbildspeicher die vertikale Phase des Ausgangssignals teilbildgenau einstellt. Diese Betriebsart wird später im Zusammenhang mit Fig. 11 näher erläutert. Schließlich kann die erfindungsgemäße Einrichtung in die Betriebsart Zeilensynchronisierer (LINE MODE) geschaltet werden, bei welcher das Ausgangssignal in Phase mit dem horizontalfrequenten Referenzsignal ist, jedoch die Vertikalphase des Eingangssignals beibehält. Diese Betriebsart ist geeignet, Eingangssignale, die gegenüber den Referenzsignalen um weniger als eine Zeile verzögert sind, automatisch in die Phase der horizontalfrequenten Signale zu bringen. Einzelheiten hierzu werden im Zusammenhang mit Fig. 7 erläutert.

Der in Fig. 2 dargestellte Eingangsprozessor 1 enthält eine Pegelanpassungsschaltung 13 von ECL- auf TTL-Pegel und eine Schaltung 14 zur Aufspaltung des Eingangssignals 4 : 2 : 2_IN in ein Luminanzsignal Y0 und ein Chrominanzsignal C0. Ferner ist ein FIFO-Speicher 15 vorgesehen, in welchem die Signale Y0 und C0 derart verzögert werden, daß die Ausgangssignale Y1 und C1 des FIFO-Speichers 15 bereits dem Zeilenraster des Referenzsignals angepaßt ist. Bei den folgenden Erläuterungen wird ferner auf Fig. 3 Bezug genommen, welche Zeitdiagramme der im Eingangsprozessor auftretenden Signale zeigt. Dabei sind der Übersichtlichkeit halber die Signale mit 13,5 MHz Taktfrequenz im Verhältnis zu den anderen Signalen mit einer geringeren Frequenz dargestellt.

Ein digitaler Synchronsignalseparator 16 trennt aus dem Eingangssignal 4 : 2 : 2_IN ein Taktsignal 13.5_IN ab, dessen Frequenz 13,5 MHz beträgt, und ein Zeitreferenzsignal (Timing Reference Signal) F, das während eines ersten Teilbildes den Wert 0 und während des zweiten Teilbildes den Wert 1 annimmt und durch seine Flanken gleichzeitig die Anfänge der Teilbilder kennzeichnet. Außerdem wird ein Impuls F_RES abgeleitet, der den Beginn jeweils eines Vollbildes kennzeichnet.

Das Einschreiben der Signale Y0, C0 und F in den FIFO-Speicher 15 erfolgt mit Hilfe des Taktsignals 13.5_IN, wobei zu Beginn eines jeden Vollbildes der Inhalt des FIFO-Speichers 15 durch den Impuls F_RES gelöscht wird, der dazu einem Eingang RES und über eine Oder-Schaltung 17 dem Eingang WR des FIFO-Speichers zugeführt wird. Das danach eingeschriebene Datenwort wird mit dem nächsten Lesetakt ausgelesen, wozu über einen Eingang 18 und eine Und-Schaltung 19 ein Referenztaktsignal 13.5_REF zugeleitet wird. Das Referenztaktsignal 13.5_REF gelangt über die Und-Schaltung 19 jedoch frühestens nach einer konstanten Verzögerungszeit CONST.DELAY zum Eingang RD des FIFO-Speichers 15. Diese Verzögerung ist notwendig, um einen gewissen Vorlauf des Schreibvorgangs zu erzeugen, da der Lesetakt 13.5_REF gegenüber dem Schreibtakt 13.5_IN schneller sein kann und somit der FIFO-Speicher 15 "leerlaufen" könnte. Diese Verzögerung wird mit Hilfe eines Zählers 20 erzeugt, dessen Takteingang mit dem Referenztaktsignal 13.5_REF beaufschlagt wird und der von dem Signal F_RES rückgesetzt wird. Bei einem vorgegebenen Wert erzeugt der Zähler 20 einen Ausgangsimpuls RD-DELAY, welcher dem Rücksetzeingang eines Flip-Flops 21 zugeführt wird.

Das Flip-Flop 21 wird mit dem Ende des Impulses RD-DELAY freigegeben und mit dem über einen Eingang 26 zugeführten horizontalfrequenten Referenzsignal H_REF auf H gesetzt. Dadurch wird der dem Eingang RD des FIFO-Speichers 15 zugeführte Lesetakt solange unterdrückt (Signal DISABLE), bis eine positive Flanke des Signals H_REF auftritt. Erst dann wird begonnen, das erste Datenwort auszulesen, welches nach dem Löschen des FIFO-Speichers 15 eingeschrieben wurde.

Die Verzögerung des Eingangssignals 4 : 2 : 2_IN durch den FIFO-Speicher 15 ist somit proportional zur Länge der Austastung des dem Eingang RD zugeführten Lesetakts. Diese Austastung beginnt mit dem Auftreten des Impulses F_RES (Beginn des ersten Teilbildes am Eingang) und endet mit dem Zeilenbeginn des Referenzsignals H_REF. Sie beträgt mindestens 32 Taktperioden. Der Variationsbereich der durch den FIFO-Speicher 15 gebildeten Phasenanpassungsschaltung erstreckt sich somit von 32 Taktperioden bis zu 32 Taktperioden plus einer Horizontalperiode. Diese "Grundverzögerung" von 32 Taktperioden im FIFO-Speicher 15 und die Anzahl der vorausgegangenen und nachfolgenden Taktungen im Signalweg bestimmen die sogenannte Minimalverzögerung des Synchronisierers. Diese kann bei der erfindungsgemäßen Einrichtung äußerst gering gehalten werden.

Eine weitere wichtige Eigenschaft eines Synchronisierers ist die Transparenz der V-Lücke. Darunter wird verstanden, wieviele Zeilen der vertikalfrequenten Austastlücke nicht übertragen werden. Dieser Wert ist bei der erfindungsgemäßen Einrichtung ebenfalls günstig und beträgt beim Ausführungsbeispiel eine Zeile und 32 Taktperioden. Dieses entspricht der maximalen Verzögerung des FIFO-Speichers 15, wobei die Austastung des Lesetakts maximale Länge aufweist. Der Füllungsgrad des FIFO-Speichers beim Beginn des Auslesens beträgt dann 864 plus 32 gleich 896 Datenwörter, wobei 864 Abtastwerte pro Zeile vorausgesetzt sind.

Bis zum nächsten Rücksetzimpuls F_RES kann sich der Füllungsgrad des FIFO-Speichers 15 noch etwas erhöhen, wenn die Frequenz des Lesetakts niedriger als die Frequenz des Einschreibtakts ist. Beim nächsten Rücksetzen, also zu Beginn des nächsten Vollbildes, wird jedoch der FIFO-Speicher gelöscht und der gesamte Inhalt des FIFO-Speichers geht für das Auslesen verloren. Die letzten circa 896 Datenwörter vor dem Rücksetzimpuls stellen also den nichttransparenten Teil der vertikalfrequenten Austastlücke dar.

Der FIFO-Speicher 15 weist eine geeignete Kapazität von beispielsweise 1024 Datenwörter auf, wobei ein Datenwort jeweils 8 bit Luminanz, 8 bit Chrominanz und 1 bit Zeitbezug enthält. Die Ausgangssignale Y1 und C1 des FIFO-Speichers 15 sind somit in Phase mit dem Taktsignal 13.5_REF und werden über Ausgänge 22, 23 dem Vollbildspeicher 2 (Fig. 1) zugeführt. Über einen weiteren Ausgang 24 kann das ebenfalls phasensynchronisierte Signal F_IN der Schreib/Lese-Steuerschaltung 5 (Fig. 1) zugeführt werden.

Eine ferner im Eingangsprozessor vorgesehene monostabile Schaltung 25 erzeugt aus dem 27 MHz-Takt des Komponentensignals 4 : 2 : 2_IN ein Signal NOIN, welches den H-Pegel einnimmt, wenn eine vorgegebene Zeit, beispielsweise 50 ns, kein Eingangssignal anliegt. Die Auswertung dieses Signals wird später beschrieben.

Eine Beschreibung von Einzelheiten des Vollbildspeichers 2 (Fig. 1) erübrigt sich, da derartige Speicher hinreichend bekannt sind und bei der erfindungsgemäßen Einrichtung ohne besondere Veränderungen verwendet werden können. Ein geeigneter Speicher ist in der Patentanmeldung P 38 32 328 der Anmelderin erläutert. Zur Steuerung des Speichers werden von der Schreib/Lese-Steuerschaltung 5 Adressen ADDR sowie ein Signal FREEZE zugeführt. Letzteres bewirkt, daß der Inhalt des Speichers wiederholt ausgelesen wird, ohne gelöscht oder durch neue Daten ersetzt zu werden. Die zur vertikalen Synchronisierung erforderliche Steuerung des Vollbildspeichers 2 wird später im Zusammenhang mit der Schreib/Lese-Steuerschaltung 5 erläutert.

Zunächst wird anhand von Fig. 4 der Ausgangsprozessor 3 beschrieben. Er dient dazu, aus dem zweikanalig geführten Signal Y/C wieder ein 4 : 2 : 2-Signal entsprechend der Empfehlung CCIR 656-1 zu erzeugen. Da der Vollbildspeicher wegen der wirtschaftlichen Ausnutzung der Schreib/Lese-Speicherbausteine nicht die vollständige horizontalfrequente Austastlücke abspeichert und weil der FIFO-Speicher 15 (Fig. 2) in der vertikalfrequenten Austastlücke nicht voll transparent ist, werden die Signalkomponenten Y2 und C2 über die Eingänge 31, 32 zunächst einer Schaltung 33 zum Austasten und zum Einsetzen neuer Synchronimformation zugeführt. Für die Austastung werden beispielsweise die Digitalwerte 16 für schwarz und 128 für unbunt eingefügt. Anschließend werden die Komponenten Y3 und C3 über einen Multiplexer 34 wieder zu einem 27-MHz-Datensignal zusammengefaßt, das bei 35 von TTL-Pegel auf ECL-Pegel konvertiert wird und am Ausgang 36 als Signal 4 : 2 : 2_OUT zur Verfügung steht. Über Eingänge 37, 38 wird der Austast- und Synchroneinfügungsschaltung 33 ein Austastsignal BLANK und ein Synchronsignal SYNC zugeführt. Der Multiplexer 34 erhält über Eingänge 39, 40 die Signale 13.5_REF und 27_REF.

Die in Fig. 5 dargestellte Genlockschaltung hat die Aufgabe, aus dem digitalen Referenzsignal 4 : 2 : 2_REF oder aus einem ebenfalls zugeführten analogen Referenzsignal CVS_REF intern benötigte Synchronimpulse abzuleiten und mittels einer PLL-Schaltung einen regenerierten Referenztakt für die interne Signalverarbeitung und insbesondere für das Ausgangssignal zu erzeugen. Der Genlockschaltung sind über Eingänge 7, 8, 9 das zu synchronisierende Signal 4 : 2 : 2_IN, das Referenzsignal 4 : 2 : 2_REF sowie gegebenenfalls ein analoges Referenzsignal CVS_REF zuführbar.

Aus dem Signal 4 : 2 : 2_IN werden in einem ersten digitalen Synchronsignalseparator 44 Zeilenimpulse HI, Vollbildimpulse FI und ein Signal SI zur Kennzeichnung der Norm (625 oder 525 Zeilen) der jeweils zugeführten Komponentensignale abgeleitet. In entsprechender Weise werden in einem weiteren digitalen Synchronsignalseparator 45 aus dem Signal 4 : 2 : 2_REF die Signale HD, FD und SD abgeleitet. Schließlich dient ein analoger Synchronsignalseparator 46 zur Ableitung der Signale HA, FA und SA aus dem Signal CVS_REF, Synchronsignalseparatoren sind an sich bekannt und brauchen im Zusammenhang mit der vorliegenden Erfindung nicht näher erläutert zu werden. Geeignete Schaltungen sind beispielsweise in der nachveröffentlichten DE 38 32 330 A1 der Anmelderin angegeben.

Aus den somit abgeleiteten Synchronisierinformationen wird mit Hilfe eines Multiplexers 47 eine für den jeweiligen Betriebsfall geeignete ausgewählt und den weiteren Schaltungen zugeführt. Der Multiplexer 47 erhält dazu über einen Eingang 48 ein Auswahlsignal MODE SELECT vom Bediengerät 6 (Fig. 1). Die horizontalfrequenten Impulse H werden nach dem Multiplexer einem Feinphasenschieber 49 zugeführt, der über einen Eingang 50 mit Hilfe eines Steuersignals FINE DELAY ebenfalls vom Bediengerät steuerbar ist und das Signal H um eine gegenüber der Zeilendauer geringfügige Verzögerungszeit von beispielsweise bis zu 8 mal 10 ns verzögert, um die Einstellung der Phasenlage der Signale 27_REF und 13.5_REF zu ermöglichen.

Das Ausgangssignal H_FINE des Phasenschiebers 49 wird einer PLL-Schaltung zugeführt, welche aus einem Phasenvergleicher 51, einem steuerbaren Oszillator 52, einem Zweiteiler 54, einem Zähler 56 und einem Fensterdetektor 57 besteht und das Signal 27 _REF erzeugt, das am Ausgang 53 zur Verfügung steht. Mit Hilfe eines Zweiteilers 54 wird daraus das Signal 13.5_REF abgeleitet, das über den Ausgang 55 dem Eingangsprozessor 1 (Fig. 1) zugeführt wird. Die Frequenz des Signals 13.5_REF wird mit Hilfe des Zählers 56 weiter bis auf Horizontalfrequenz geteilt. Dazu ist bei der 625-Zeilen-Norm ein Teiler von 864 und bei der 525-Zeilen-Norm ein Teiler von 858 erforderlich. Das somit erzeugte horizontalfrequente Signal H_PLL wird dem zweiten Eingang des Phasenvergleichers 51 zugeführt. Der Zähler 56 wird auf den jeweiligen Teiler vom Signal S_REF umgeschaltet, das außerdem über einen Ausgang 64 der Schreib/Lese-Steuerschaltung (Fig. 7) zugeleitet wird.

Der Einrastzustand der PLL-Schaltung wird mit dem Fensterdetektor 57 überwacht. Eine geeignete Schaltung dafür ist in der Patentanmeldung P 38 22 293 beschrieben. Im eingerasteten Zustand der PLL-Schaltung sind H_FINE und H_PLL in Phase. Liegt jedoch die positive Flanke von H_FINE nicht innerhalb eines bestimmten Zeitfensters, welches durch den Zählerstand N = (N0 - DeltaF) bis (N0 + DeltaF) gebildet wird, so ist die PLL-Schaltung nicht eingerastet. Der Fensterdetektor 57 erzeugt daraufhin einen Impuls SET, der den Zähler 56 auf den Wert N0 setzt. Dadurch wird die PLL-Schaltung schneller zum Einrasten gebracht.

Der Zähler 56 gibt ferner bei einem vorgegebenen Zählerstand einen Impuls H_SAV ab, welcher den Beginn des Bildinhalts einer jeden Zeile, der sogenannten aktiven Zeile, kennzeichnet und dem Takteingang eines D-Flip-Flops 58 und einem H-Phasenschieber 59 zugeführt wird. Die Verzögerungszeit des H-Phasenschiebers 59 kann mit Hilfe eines dem Eingang 60 zugeführten Steuersignals HOR DELAY eingestellt werden. Der Phasenschieber 59 wird mit dem Taktsignal 13.5_REF getaktet und gibt an seinem Ausgang 60 ein Signal H_REF ab, das dem Eingangsprozessor 1 und der Schreib/Lese-Steuerschaltung 5 (Fig. 1) zugeführt wird.

Mit dem Signal H_REF wird ferner ein Flip-Flop 62 getaktet. Die erste Taktung des Signals F mit Hilfe des Flip-Flops 58 bringt die Impulse des Signals F zunächst in das Raster der H-Impulse. Die zweite Taktung mit Hilfe des Flip-Flops 62 überführt die F-Impulse dann in das durch den Phasenschieber 59 verschobene Raster der Impulse des Signals H_REF. Das somit entstandene Signal F_REF wird über einen Ausgang 63 der Genlockschaltung der Schreib/Lese-Steuerschaltung 5 (Fig. 1) zugeleitet.

Der Phasenschieber 59 kann in an sich bekannter Weise mit Hilfe eines Ringzählers realisiert werden, der im Falle der 625-Zeilen-Norm von 0 bis 863 zählt und nach dem Erreichen von N_MAX = 863 wieder von 0 beginnt. Die Anwendung eines solchen Ringzählers als Phasenschieber 59 wird mit Hilfe von in Fig. 6 dargestellten Zeitdiagrammen erläutert. Bei den Impulsen des Signals H_SAV wird der Zähler auf einen am Load-Eingang entstehenden Wert HOR DELAY zwischen 0 und 863 gesetzt. Bei einem Zählerstand N_MAX = 863 wird ein Impuls des Signals H_REF erzeugt, was je nach eingegebenem Wert von HOR DELAY früher oder später erfolgt. Um den Impuls H_REF durch Decodierung des Zählerstandes zu erzeugen, kann ein bei käuflichen Zählern vorgesehener MAX-Ausgang verwendet werden.

In Fig. 6 zeigt Zeile a) das Signal H_SAV und Zeile b) das Signal 13.5_REF, mit welchem der Phasenschieber 59 getaktet wird. Die Zeilen c) und d) stellen den Zählerstand N und das Signal H_REF für den Fall dar, daß als HOR DELAY der Wert 0 eingegeben ist. Wird HOR DELAY = 1 eingegeben, so wird der Zählerstand N_MAX eine Taktperiode früher erreicht, so daß H_REF gegenüber H_SAV um eine Taktperiode vorverlegt wird. Dieses ist in den Zeilen e) und f) der Fig. 6 dargestellt.

Vor dem Eingehen auf weitere einzelne Schaltungsteile wird die Einrichtung nach Fig. 1 weiter erläutert. Der Eingangsprozessor 1 und die Genlockschaltung 4 sind in der Lage, ein ankommendes Komponentensignal bezüglich eines horizontalfrequenten Referenzsignals zu synchronisieren. Die Ausgangssignale Y1, C1 des Eingangsprozessors 1 folgen dem Signal H_REF, dessen Phasenlage in 10-ns-Schritten und in Schritten des Taktsignals 13.5_REF von 74 ns eingestellt werden kann. Ebenso sind die Signale F_IN und F_REF in Phase mit dem Signal H_REF.

F_IN hat jedoch gegenüber F_REF noch einen beliebigen vertikalen Versatz, der mit dem Vollbildspeicher 2 und einem in der Schreib/Lese-Steuerschaltung 5 befindlichen Adressengenerator teilbild- oder vollbildgenau ausgeglichen wird. Dieses wird im folgenden unter Bezugnahme auf Fig. 7 genauer erläutert.

Über Eingänge 71, 72 erhält die Schreib/Lese-Steuerschaltung nach Fig. 7 die Signale H_REF und 13.5_REF von der Genlockschaltung 4. Von dem Eingangsprozessor 1 wird einem Eingang 74 das Signal F_IN zugeführt. Einem Ausgang 75 sind Adressen ADDR für den Vollbildspeicher 2 (Fig. 1) entnehmbar. Die Adressen weisen eine horizontale und eine vertikale Komponente auf. Durch diese orthogonale Adressierung ist eine vertikale Bildverschiebung in einfacher Weise möglich.

Die Erzeugung der vertikalen Komponenten der Adressen erfolgt beim Lesen mit Hilfe eines Zählers 76 und beim Schreiben mit Hilfe eines weiteren Zählers 77, deren 10 bit breiten Ausgangssignale über einen Umschalter 78 einem Nur-Lesespeicher 79 zuführbar sind. Die Zähler 76 und 77 werden jeweils mit dem Signal H_REF getaktet. Das Rücksetzen erfolgt im Falle des Zählers 76 bei der Betriebsart Synchronisierer mit dem Signal F_REF und im Falle des Zählers 77 mit dem Signal F_IN. Die Zähler 76, 77 haben einen Zählbereich von 0 bis 624 und stellen somit einen direkten Zusammenhang zu den Zeilennummern der Videosignale her. Der Zähler 76 ist als Ringzähler ausgebildet und kann nach Erreichen des maximalen Zählerstandes auf einen bei 80 zugeführten Wert VERT DELAY gesetzt werden. Dadurch kann eine vertikale Verschiebung der Ausgangssignale des Vollbildspeichers 2 gegenüber den Eingangssignalen eingestellt werden.

Da die horizontale Synchronisierung bereits durch den Eingangsprozessor 1 (Fig. 1) bewirkt wird, sind unterschiedliche horizontale Komponenten der Adressen beim Schreiben und Lesen nicht erforderlich. Für die Bildpunktadressierung innerhalb der Zeilen ist dementsprechend lediglich ein Zähler 81 vorgesehen, der mit dem Signal 13.5_REF getaktet und mit dem Signal H_REF rückgesetzt wird. Aus den Ausgangssignalen der Zähler 76 und 81 werden in jeweils einem Decoder 82, 83 Austast- und Synchronsignale A_V, S_V, S_F, A_H und S_H in an sich bekannter Weise erzeugt und über einen Ausgang 84 dem Ausgangsprozessor 3 (Fig. 1) zugeleitet.

Das Signal S_REF gelangt über einen weiteren Eingang 70 von der Genlockschaltung zur Schreib/Lese-Steuerschaltung und dient zur Umschaltung der Zähler 76, 77, 81 und der Decoder 82, 83 zwischen der 625 Zeilen/50 Hz-Norm und der 525 Zeilen/60 Hz-Norm. Außerdem wird mit dem Signal S_REF die Adressenerzeugung auf die jeweilige Norm umgestellt, wozu das Signal S_REF einem Eingang des Nur-Lesespeichers 79 zugeführt wird.

Die folgenden Erläuterungen beziehen sich auf eine Umcodierung der vertikalen Komponenten und auf die Zusammenfassung der von den Zählern 81 und 76 bzw. 77 erzeugten horizontalen und vertikalen Komponenten der Adressen zu einem gemeinsamen 16 bit breiten Signal ADDR. Da die interne Architektur der Schreib/Lesebausteine (RAM) des Vollbildspeichers 2 nicht der orthogonalen Struktur der Videosignale entspricht, sondern vielmehr einer eindimensionalen Speicherzeile, ist eine Umcodierung der Adressen erforderlich. Darüberhinaus kann nicht gleichzeitig in den Vollbildspeicher eingeschrieben und aus diesem ausgelesen werden. Es wird deshalb aus dem Zählerstand des Zählers 81 mit Hilfe des Decoders 83 ein Schreib/Lese-Signal R/W SEL gewonnen, welches den Umschalter 78 ansteuert und den logischen Pegel alle vier Takte des Signals 13.5_REF wechselt.

Die Umcodierung der Adressen erfolgt in zwei Schritten. Zunächst werden die zeitmultiplex vorliegenden vertikalen Komponenten F-ADDR über den Nur-Lesespeicher (PROM) 79 in einen V- und einen 2V-Anteil aufgespalten. Dabei kennzeichnet der 1 bit breite 2V-Anteil das Teilbild (beispielsweise LO = TB1, HI = TB2), während der V-Anteil V-ADDR die vertikale Lage des jeweiligen Bildelements innerhalb des jeweiligen Teilbildes darstellt. Die Adressen V-ADDR werden in dem Nur-Lesespeicher 79 nach folgenden Formeln erzeugt:
F-ADDR = 0...311 ---< V-ADDR = F-ADDR . 104; 2V = 0,
F-ADDR = 312...624 ---< V-ADDR = (F-ADDR - 312) . 104; 2V = 1.

Zu den Adressen V-ADDR werden die Adressen H-ADDR addiert, die Werte zwischen 0 und 103 einnehmen können. Dieser Wertebereich für die Adressen H-ADDR genügt, obwohl im Vollbildspeicher pro Zeile 832 Bildelemente abgelegt werden. Der Vollbildspeicher verfügt jedoch über eine Multiplexstruktur, bei welcher jeweils acht aufeinanderfolgende Bildpunkte unter einer Adresse geschrieben bzw. gelesen werden können. Deshalb werden von den 10 Binärstellen des Ausgangssignals des Zählers 81 nur 7 Binärstellen für die Adressen H-ADDR benötigt.

Auf eine Periode des Taktsignals H_REF entfallen zwar 864 Perioden des Taktsignals 13.5_REF, so daß Daten von 864 Bildelementen pro Zeile anfallen könnten. Gespeichert werden jedoch nur die Daten von 832 Bildelementen, nämlich von denjenigen, welche innerhalb der sogenannten aktiven Zeilenperiode liegen. Dadurch kann Aufwand bei der Auslegung des Vollbildspeichers 2 (Fig. 1) erspart werden.

Das Signal 2V wird über einen 2V-Modifikator 86 geleitet und als 16. Bit den Adressen ADDR zugefügt. Beim normalen Betrieb der erfindungsgemäßen Einrichtung, wobei dem Eingang zugeführte Komponentensignale derart verzögert werden, daß sie der erfindungsgemäßen Einrichtung synchron zu den zugeführten Referenzsignalen entnommen werden können, wird das Signal 2V durch den 2V-Modifikator 86 nicht verändert. Somit ergibt sich folgende Zuordnung zwischen den Bildelementen und den Speicheradressen ADDR:
Während des ersten Teilbildes:

Der 2V-Modifikator 86 ermöglicht für den Fall, daß das Eingangssignal ausfällt, ein Auslesen des letzten ungestörten Teilbildes aus dem Vollbildspeicher 2. Um einen Ausfall des Eingangssignals zu erkennen, ist das retriggerbare Mono-Flop 25 (Fig. 1) vorgesehen, was durch den im Eingangssignal enthaltenen Takt 27 _IN ständig getriggert wird, wodurch der Ausgang Q solange den Pegel LO behält, wie das Eingangssignal vorhanden ist. Bleibt dieses jedoch aus, so nimmt das Signal NOIN den Pegel HI ein. Das Signal NOIN und das Signal F_IN werden vom Eingangsprozessor Eingängen 91, 92 des 2V-Modifikators 86 zugeführt. Mit der ansteigenden Flanke des Signals NOIN wird sofort ein Signal FREEZE erzeugt und über den Ausgang 93 des 2V-Modifikators 86 an den Vollbildspeicher 2 gegeben, damit das Einschreiben der gestörten Bildelemente in den Vollbildspeicher sofort abgebrochen wird. Ferner wird während der ansteigenden Flanke des Signals NOIN das Signal F_IN abgefragt, womit festgestellt wird, in welchem Teilbild das Eingangssignal ausgefallen ist. In Abhängigkeit davon wird dann das jeweils andere, also das letzte ungestörte Teilbild aus dem Vollbildspeicher für die Dauer der Störung ausgelesen. Das Signal 2V am Ausgang 95 des 2V-Modifikators liegt dann während der Lesephase konstant auf HI oder LO.

Trifft ein Eingangssignal wieder ein, nimmt das Signal NOIN wieder den Pegel LO an. Vor der Wiederaufnahme des normalen Einschreib- und Lesebetriebes ist jedoch dafür Sorge zu tragen, daß der Inhalt eines vollständigen Teilbildes der nach der Störung empfangenen Signale sich im Vollbildspeicher 2 befindet, bevor dieser Teil des Speichers ausgelesen wird. Dazu wird mit dem Rücksetzen des Signals FREEZE auf LO bis zum Beginn desjenigen Teilbildes gewartet, in welchem die Störung auftrat. Danach werden die Signale dieses Teilbildes in den Vollbildspeicher eingeschrieben, während das Auslesen des anderen Teilbildes erfolgt. Erst wenn das Überschreiben des gestörten Teilbildes beendet ist, kann der Teilbildwechsel beim Auslesen wieder aufgenommen werden.

Die beschriebenen Vorgänge im Zusammenhang mit dem Ausbleiben des Eingangssignals lassen sich in vorteilhafter Weise mit einem Schaltwerk steuern, welches einen wesentlichen Teil des 2V-Modifikators darstellt. Im folgenden wird auf das Blockschaltbild des 2V-Modifikators gemäß Fig. 8 und das Zustandsdiagramm in Fig. 9 Bezug genommen. Der 2V-Modifikator gemäß Fig. 8 weist Eingänge 91, 92 für die Signale F_IN und NOIN auf. Das Signal 2V_IN ist über einen weiteren Eingang 94 zuführbar. Über Ausgänge 93, 95 können die Signale FREEZE und 2V_OUT abgenommen und dem Vollbildspeicher 2 zugeführt werden. Außer dem Schaltwerk 96 enthält der 2V-Modifikator zwei Multiplexer 97, 98. Letzterem wird das Signal R/W SEL über einen Eingang 99 vom Decoder 83 (Fig. 7) zugeführt.

Schaltwerke sind an sich bekannt, so daß sich eine Beschreibung von Schaltungseinzelheiten erübrigt. Das Schaltwerk 96 enthält im wesentlichen einen Zähler für die Zustände 0 bis 8, welche in dem Zustandsdiagramm gemäß Fig. 9 durch Kreise dargestellt sind. Welchen Zustand das Schaltwerk einnimmt, hängt von dem momentanen Zustand und von den Eingangsvariablen NOIN und F_IN ab. Durch entsprechendes Decodieren des Zustands entstehen die Ausgangsvariablen CLEAN FIELD, REPEAT und FREEZE. An den Ausgängen des Schaltwerks 96 sind diejenigen Zustände vermerkt, bei welchen die jeweilige Ausgangsvariable den Pegel HI einnimmt.

Bei einer Störung des Eingangssignals soll der 2V-Modifikator lediglich das Auslesen beeinflussen. Das bereits erwähnte Verhindern des Einlesens gestörter Eingangssignale wird über das Signal FREEZE im Vollbildspeicher direkt gesteuert. Das Signal 2V wird daher während des Schreibbetriebs des Vollbildspeichers über den Multiplexer 98 direkt vom Eingang 94 zum Ausgang 95 geleitet und somit nicht verändert. Dazu wird über den Steuereingang 99 des Multiplexers 98 das Signal R/W SEL zugeführt.

Der Multiplexer 97 bewirkt in seiner Stellung A in der Lesephase (dann ist Schalter 98 in der unteren Stellung), daß das Signal 2V ebenfalls unverändert durch den 2V-Modifikator geleitet wird. In der Stellung B des Multiplexers 97 wird das Signal CLEAN FIELD über den Ausgang 95 als Signal 2V an den Vollbildspeicher gegeben. Ist das Signal CLEAN FIELD = HI (Zustände 1, 2, 3, 4), so wird das zweite Teilbild ausgelesen, während bei CLEAN FIELD = LO das erste Teilbild ausgelesen wird. Bei REPEAT = LO (dieses ist beim Zustand 0 der Fall) befindet sich der Multiplexer 97 in der Stellung A.

Die folgenden Erläuterungen gehen von dem Fall aus, daß eine Unterbrechung des Eingangssignals im ersten Teilbild beginnt und später in einem ersten oder zweiten Teilbild endet. In diesem Fall werden nacheinander die Zustände 0, 1, 2, 3, 4, 0 durchlaufen. Vor dem Auftreten der Unterbrechung befindet sich das Schaltwerk im Normalzustand 0. Der Beginn der Unterbrechung im ersten Teilbild wird durch die Eingangsgrößen NOIN = 1 und F_IN = 0 signalisiert, worauf das Schaltwerk in den Zustand 1 wechselt. Dadurch wird FREEZE = HI und das Einschreiben in den Vollbildspeicher abgebrochen. Das Signal REPEAT schaltet den Multiplexer 97 auf den Eingang B, an dem das Signal CLEAN FIELD = HI anliegt, worauf aus dem Vollbildspeicher 2 das ungestörte zweite Teilbild ausgelesen wird. Für die Dauer der Unterbrechung bleibt das Schaltwerk im Zustand 1. Das Verweilen in einem Zustand wird in dem Zustandsdiagramm durch eine Schleife ELSE gedeutet, was besagt, daß bei denjenigen Werten der Eingangsgrößen, die nicht zu anderen Zuständen führen, keine Zustandsänderung erfolgt.

Das Ende der Unterbrechung wird durch NOIN = 0 angezeigt. Tritt dieses im zweiten Teilbild TB2 auf (F_IN = 1), so werden nacheinander die Zustände 3, 4 und 0 eingenommen. Endet die Störung jedoch im ersten Teilbild TB1 (F_IN = 0), so wird zuvor der Zustand 2 durchlaufen. Das Signal FREEZE wird beim Erreichen des Zustands 4 auf LO gesetzt, so daß zu Beginn des ursprünglich gestörten Teilbildes wieder mit dem Einschreiben begonnen wird. Dabei wird das bis zur Unterbrechung bereits eingeschriebene Teilbild überschrieben. Da das Ende einer Unterbrechung nicht an die Teilbildwechsel gebunden ist, sind die Zustände 2 bzw. 3 dem Zustand 4 vorgeschaltet. Dabei erfolgt der Übergang vom Zustand 1 auf den Zustand 2 bei Beendigung der Unterbrechung während des ersten Teilbildes TB1 und der Übergang vom Zustand 1 zum Zustand 3, wenn das Ende der Unterbrechung im zweiten Teilbild TB2 erfolgt.

Nachdem während des Zustandes 4 der Inhalt des ersten Teilbildes wieder in den Vollbildspeicher eingeschrieben wurde, erfolgt beim nächsten Teilbildwechsel (F_IN = 1) der Übergang zum Zustand 0 und damit zum Normalzustand. Das Signal REPEAT nimmt den Pegel LO ein und schaltet damit den Multiplexer 97 auf den Eingang A, so daß das Signal 2V unverändert über den Ausgang 95 zum Vollbildspeicher 2 geleitet wird. Beginnt eine Unterbrechung des Eingangssignals im zweiten Teilbild, so werden in entsprechender Weise die Zustände 5, 6, 7 und 8 durchlaufen.

Gemäß einer Weiterbildung kann die erfindungsgemäße Einrichtung als Teilbildsynchronisierer betrieben werden. Vor der Erläuterung dieser Betriebsart wird jedoch auf Unterschiede zwischen Vollbildsynchronisierern und Teilbildsynchronisierern im allgemeinen eingegangen. Ein Teilbildsynchronisierer ist in der Lage, einen Laufzeitunterschied zwischen dem Eingangs- und dem Referenzsignal teilbildgenau auszugleichen und benötigt deshalb nur einen Speicher von der Kapazität eines Teilbildes. Dieses hat Vor- und Nachteile. Der Vorteil ist, daß die maximale Durchlaufzeit vom Eingang bis zum Ausgang nur unwesentlich mehr als eine Teilbildperiode beträgt und somit die Bild/Ton-Synchronität nur geringfügig gestört wird.

Diesem Vorteil stehen jedoch zwei Nachteile des Teilbildsynchronisierers entgegen. Ist nämlich der Laufzeitunterschied zwischen dem Eingangssignal und dem Referenzsignal größer als eine Teilbildperiode, so ist eine Teilbildvertauschung erforderlich, bei welcher entweder ein Teilbild ausgelassen oder wiederholt werden muß, was sich in einem vertikalen Springen der Bildlage bemerkbar macht. Dabei ist jedoch die mit diesem Auslesen verbundene zeitliche Diskontinuität einer Bewegungssequenz nur halb so groß wie bei einem Vollbildsynchronisierer.

Der zweite Nachteil, der im allgemeinen mit einem Teilbildsynchronisierer verbunden ist, ist die Unfähigkeit, aus einem Teilbildspeicher bei einer Unterbrechung des Eingangssignals ein letztes ungestörtes Teilbild auszulesen. Bei dem Betrieb der erfindungsgemäßen Einrichtung als Teilbildsynchronisierer besteht dieser Nachteil jedoch nicht, da ein Vollbildspeicher zur Verfügung steht. Somit kann die erfindungsgemäße Einrichtung in vorteilhafter Weise auch als Teilbildsynchronisierer angewendet werden.

Zur Umschaltung von der Betriebsart Vollbildsynchronisierer (FRAME MODE) auf die Betriebsart Teilbildsynchronisierer (FIELD MODE) ist eine Modifizierung der Adressen V-ADDR beim Lesen erforderlich. Dieses ist jedoch nur dann notwendig, wenn der zeitliche Unterschied zwischen dem Eingangssignal und dem Referenzsignal größer als ein Teilbild ist. Dazu werden das Signal R/W SEL und ein weiteres Signal INVERT an zwei weitere Eingänge des Nur-Lesespeichers 79 (Fig. 7) gelegt. Im FRAME MODE ist das Signal INVERT = LO und wird erst durch das dem Eingang 90 zugeführte Befehlssignal FIELD MODE über den Rücksetzeingang eines D-Flip-Flops 87 freigegeben. Durch die Taktung des D-Flip-Flops 87 mit dem Signal F_IN erfolgt eine Abfrage des Signals F_REF bei jedem Impuls des Signals F_IN. Dieser Vorgang ist in Fig. 10 dargestellt.

Die Zeilen a) und b) bzw. e) und f) zeigen jeweils die Signale F_IN und F_REF mit den beiden verschiedenen Laufzeitunterschieden. In den Zeilen c) und d) bzw. g) und h) sind die aktiven Zeilen der jeweils ausgelesenen Teilbilder TB1 und TB2 angedeutet, wobei die Zeilenzahl der Übersichtlichkeit halber gegenüber der Wirklichkeit stark verringert ist. Im Fall A ist der Laufzeitunterschied zwischen dem Eingangssignal und dem Referenzsignal größer als ein Teilbild, worauf die Abfrage bei der in Fig. 10 mit einem Pfeil gekennzeichneten positiven Flanke des Signals F_IN INVERT = LO ergibt. Im Fall B ist der Laufzeitunterschied zwischen dem Eingangssignal und dem Referenzsignal größer als ein Teilbild, so daß die entsprechende Abfrage INVERT = HI ergibt.

Im FRAME MODE und im Fall A erzeugt der Synchronisierer am Ausgang immer eine Teilbildfolge, die mit F_REF übereinstimmt, während im FIELD MODE im Fall B die Teilbildzuordnung invertiert wird, da definitionsgemäß die maximale Laufzeit zwischen dem Eingangssignal und dem Ausgangssignal ein Teilbild nicht überschreiten soll.

Die Teilbildinversion kann jedoch nicht durch Invertieren der 2V-Adresse erzeugt werden. Dieses ist vor allem deshalb nicht möglich, weil in der Norm für das Komponentensignal die zeitliche Lage des Vollbildimpulses (im Zusammenhang mit der erfindungsgemäßen Einrichtung Signal F genannt) derart definiert ist, daß das erste Teilbild aus 312 Zeilen und das zweite Teilbild aus 313 Zeilen besteht. Wegen dieser Asymmetrie ist eine zusätzliche Veränderung der V-Adressen während der Lesephase erforderlich. Mit dem Nur-Lesespeicher 79 (Fig. 7) werden bei INVERT = HI und R/W SEL = HI die V- und 2V-Adressen dann wie folgt erzeugt:
F-ADDR = 0...311 ---< V-ADDR = (F-ADDR + 1) . 104; 2V = 1
F-ADDR = 312...624 ---< V-ADDR = (F-ADDR - 312) . 104; 2V = 0.

Fig. 11 stellt Zeitdiagramme zur Veranschaulichung der Unterschiede zwischen den normalen und den modifizierten V- und 2V-Adressen dar, wobei der Faktor 104 der Übersichtlichkeit halber wegen nicht berücksichtigt wurde. Außerdem ist in Fig. 11 der aktive Teil eines jeden Teilbildes sowohl für das normale Auslesen als auch für das invertierte Auslesen dargestellt.

Aus den Diagrammen ist erkennbar, daß die Teilbildinversion einer Verzögerung von 312 Zeilen bzw. einer Vorverlegung von 313 Zeilen entspricht. Um dieses zu erreichen, werden die Adressen F-ADDR von 0 bis 311 entsprechend der obigen Formel um 1 verschoben. Die Adresse V-ADDR = 312 tritt sowohl im ersten als auch im zweiten Teilbild auf, während die Adresse 0 im zweiten Teilbild bei der Teilbildinversion nicht ausgelesen wird. Beim invertierten Auslesen sind beide Teilbilder zeitlich um eine halbe Zeile vorverlegt, was einem vertikalen Springen der Bildlage um eine örtliche Zeile entspricht.

Die erfindungsgemäße Einrichtung ermöglicht eine weitere Betriebsart, die im folgenden LINE MODE genannt wird. Dabei soll das Eingangssignal nur auf die H-Lage des Referenzsignals gebracht werden, während die V- und 2V-Lage dem Eingangssignal entsprechen soll. Deshalb ist bei dieser Betriebsart lediglich der FIFO-Speicher 15 (Fig. 2) im Eingangsprozessor aktiv, während der Vollbildspeicher 2 (Fig. 1) die Signale unverzögert weitergibt. Dieses kann entweder durch eine Umgehung des Vollbildspeichers erreicht werden, was wegen der großen Bitbreite einen erheblichen Schaltungsaufwand bedeutet, oder durch eine Umschaltung der Adressierung des Vollbildspeichers. Letzteres wird dadurch erreicht, daß der Zähler 76 (Fig. 7), der Adressen für das Auslesen erzeugt, entsprechend dem Zähler 77 mit dem Signal F_IN rückgesetzt wird. Dadurch erzeugen beide Zähler die gleichen Adressen, so daß die in den Vollbildspeicher eingeschriebenen Signale sofort wieder ausgelesen werden. Zur Umschaltung des Zählers 76 wird über einen Eingang 88 (Fig. 7) das Signal LINE MODE zur Steuerung eines Multiplexers 89 zugeführt. Die Umschaltung der Betriebsart über den Zähler 76 hat den Vorteil, daß die Ausgangsbildlage wie beim Normalbetrieb über das Signal VERT DELAY verschiebbar ist.

Im folgenden werden die genannten Betriebsarten kurz zusammengefaßt:
Bei der Betriebsart Vollbildsynchronisierer (FRAME MODE) stimmt die Bildlage und die Lage der Synchronimpulse des Eingangssignals immer mit denen des Referenzsignals überein. In der Betriebsart Teilbildsynchronisierer (FIELD MODE) stimmt nur die Lage der H-Synchronimpulse überein, während die Bildlage invertiert sein kann.

In der Betriebsart Zeilensynchronisierer (LINE MODE oder auch H-PHASER MODE genannt) wird das Eingangssignal lediglich auf die H-Phase des Referenzsignals verzögert. Vorhandene Unterschiede bezüglich der Bildsynchronisierung zwischen dem Eingangssignal und dem Referenzsignal bleiben erhalten. In der Betriebsart Verzögerung (DELAY MODE) arbeitet die erfindungsgemäße Einrichtung als steuerbare Verzögerungsleitung. Das intern verwendete Referenzsignal wird aus dem Eingangssignal abgeleitet, so daß die Zuführung eines externen Referenzsignals nicht erforderlich ist. In allen Betriebsarten können sowohl der Bildinhalt als auch die Synchronsignale des Ausgangssignals bezüglich der Taktphase, der Horizontalphase und der Vertikalphase eingestellt werden.

Claims (14)

1. Einrichtung zum Synchronisieren von als Komponentensignale vorliegenden Videosignalen, wobei die Videosignale über einen FIFO-Speicher (15) geführt und in einem Vollbildspeicher (2) zwischengespeichert und synchron zugeführten Referenzsignalen ausgelesen werden, dadurch gekennzeichnet, daß die Videosignale mit dem FIFO-Speicher (15) derart verzögert werden, daß sie bezüglich der Horizontalphasenlage mit den Referenzsignalen übereinstimmen.

2. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das Einschreiben der Videosignale in den FIFO-Speicher (15) jeweils nach einem Löschen des FIFO-Speichers (15) mit einem aus den Videosignalen abgeleiteten bildsynchronen Impuls (F_RES) gestartet wird und mit einem aus den Videosignalen abgeleiteten Taktsignal (13,5_IN) erfolgt und daß das Auslesen aus dem FIFO-Speicher (15) mit einem Referenztaktsignal (13.5_REF) erfolgt und mit einem ersten Impuls eines horizontalfrequenten Referenzsignals (H_REF) gestartet wird, welcher auftritt, nachdem eine vorgegebene Zeit nach dem bildsynchronen Impuls (F_RES) abgelaufen ist.

3. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß ein das jeweils vorliegende Teilbild kennzeichnendes Signal (F) aus den Videosignalen abgeleitet und zusammen mit den Videosignalen (Y0, C0) mit Hilfe des FIFO-Speichers (15) verzögert wird.

3. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die zugeführten Komponentensignale parallele digitale Signale (4 : 2 : 2_IN) sind, wobei abwechselnd Luminanz- und Chrominanzwerte übertragen werden, und daß dem Vollbildspeicher jeweils ein Luminanzwert (Y1) und ein Chrominanzwert (C1) parallel zugeführt wird.

4. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß zum Einschreiben und zum Auslesen in den bzw. aus dem Vollbildspeicher (2) Adressen (ADDR) erzeugt werden, die jeweils aus einer Vertikalkomponente (V-ADDR) und einer Horizontalkomponente (H-ADDR) bestehen, daß eine Vertikalkomponente zum Einschreiben und eine Vertikalkomponente zum Auslesen mit Hilfe eines ersten Zählers (77) und eines zweiten Zählers (76) erzeugt werden, daß der erste Zähler (77) mit dem horizontalfrequenten Referenzsignal (H_REF) getaktet und von einem aus den Videosignalen abgeleiteten bildsynchronen Signal (F_IN) rückgesetzt wird und daß der zweite Zähler (76) von dem horizontalfrequenten Referenzsignal (H_REF) getaktet und von einem bildsynchronen Referenzsignal (F_REF) rückgesetzt wird.

6. Einrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die Ausgänge des ersten und des zweiten Zählers über einen Multiplexer mit dem Eingang eines Nur-Lesespeichers verbunden sind, dessen Ausgangssignale (V-ADDR) mit Horizontalkomponenten (H-ADDR) zu Adressen (ADDR) zusammengefaßt werden.

7. Einrichtung nach Anspruch 5, dadurch gekennzeichnet, daß für die Horizontalkomponenten (H-ADDR) der Adressen ein dritter Zähler (81) vorgesehen ist, welcher von einem Referenztaktsignal (13.5_REF) getaktet und von dem horizontalfrequenten Referenzsignal (H_REF) rückgesetzt wird.

8. Einrichtung nach Anspruch 5, dadurch gekennzeichnet, daß dem Rücksetzeingang des zweiten Zählers (76) ein Multiplexer (89) vorgeschaltet ist, mit dem von einem Steuersignal (LINE MODE) gesteuert wahlweise das von den Videosignalen abgeleitete bildsynchrone Signal (F_IN) oder das bildsynchrone Bezugssignal (F_REF) zuführbar ist.

9. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß eine Schaltung (25) zum Erkennen einer Unterbrechung der zugeführten Videosignale vorgesehen ist und daß während der Unterbrechung das Einschreiben von Signalen in den Vollbildspeicher (2) unterbleibt und ein wiederholtes Auslesen der Signale des zuletzt vollständig abgespeicherten Teilbildes vorgenommen wird.

10. Einrichtung nach Anspruch 9, dadurch gekennzeichnet, daß eine Schaltung (86) zum Verändern von Adressen, welche zum Auslesen aus dem Vollbildspeicher benutzt werden, vorgesehen ist, die mindestens einen Multiplexer für mindestens eine der Binärstellen der Adressen und ein Schaltwerk (96) aufweist, und daß dem Schaltwerk (96) als Eingangswerte das aus den Videosignalen abgeleitete bildsynchrone Signal (F_IN) und ein Signal (NOIN) zur Kennzeichnung der Unterbrechung zuführbar sind.

11. Einrichtung nach Anspruch 10, dadurch gekennzeichnet, daß bei Auftreten einer Unterbrechung der zugeführten Videosignale mit Hilfe des Schaltwerkes (96) folgende Schritte vorgenommen werden:

• 1. Unmittelbar nach Beginn der Unterbrechung wird ein Signal (FREEZE) zum Vollbildspeicher (2) geleitet, welches das Einschreiben verhindert;
• 2. durch Abfragen des bildsynchronen Signals (F_IN) wird festgestellt, in welchem Teilbild die Unterbrechung beginnt;
• 3. die folgenden Adressen zum Auslesen aus dem Vollbildspeicher werden derart geändert, daß das vor der Unterbechung eingeschriebene vollständige Teilbild ausgelesen wird;
• 4. nach dem Ende einer Unterbrechung erfolgt ein Umschalten zwischen dem Auslesen des anderen Teilbildes und des einen Teilbildes erst, wenn das eine Teilbild vollständig in den Vollbildspeicher (2) eingeschrieben ist.

12. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Referenzsignale aus den zugeführten Videosignalen ableitbar sind.

13. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß bei einem zugeführten Befehlssignal (FIELD MODE) zum Auslesen aus dem Vollbildspeicher (2) vorgesehene Adressen (ADDR) bei einem Phasenunterschied zwischen den zugeführten Videosignalen und den Referenzsignalen, der größer als ein Teilbild ist, derart geändert werden, daß jeweils dasjenige Teilbild aus dem Vollbildspeicher ausgelesen wird, welches nicht zu den Referenzsignalen paßt.

14. Einrichtung nach Anspruch 13, dadurch gekennzeichnet, daß bei Vorliegen des Befehlssignals bei einem Phasenunterschied von weniger als einem Teilbild nacheinander Adressen von 0 bis 311 für das erste Teilbild und von 0 bis 312 für das zweite Teilbild gebildet werden und daß bei Vorliegen eines Phasenunterschiedes, der größer als ein Teilbild ist, jeweils während eines den Referenzsignalen entsprechenden Vollbildes mit zunächst einem ersten und darauffolgend einem zweiten Teilbild nacheinander Adressen für die Zeilen 1 bis 312 des zweiten Teilbildes und für die Zeilen 0 bis 312 für das erste Teilbild gebildet werden.