DE4311480A1 - Schaltvorrichtung für digitale Signale - Google Patents
Schaltvorrichtung für digitale SignaleInfo
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Description
Die vorliegende Erfindung betrifft Schaltvorrichtungen für
digitale Signale.
Es ist bekannt, in einem Videoproduktionsgerät Videosignale
von Signalquellen, zum Beispiel Kameras, Videorekordern etc.
zu Signalempfängern, wie Videoeffektgeräten, Monitoren und
Videorekordern zu leiten, unter Verwendung einer n×m Schalt
matrix mit einem Satz von n Eingangsanschlüssen, welche mit
entsprechenden Signalquellen verbunden sind und einen Satz von
m Ausgangsanschlüssen, welche mit entsprechenden Signalempfän
gern verbunden sind. Die Schaltmatrix kann so konfiguriert
sein, daß jeder beliebige der n Eingangsanschlüsse mit jedem
Untersatz der m Ausgangsanschlüsse verbunden werden kann, ein
schließlich einem einzigen Ausgangsterminal. Auf diese Weise
kann ein zum Beispiel am Eingangsanschluß A empfangenes Video
signal an alle mit dem angegebenen Untersatz von Ausgangsan
schlüssen verbundene Empfänger verteilt werden. Ist es dann
erwünscht, Eingangsanschluß B, welcher ein anderes Videosignal
empfängt, mit dem Untersatz von Ausgangsanschlüssen zu verbin
den, dann kann die Konfiguration der Matrix so verändert wer
den, daß Eingangsanschluß B mit dem Untersatz von Ausgangsan
schlüssen anstelle von Eingangsanschluß A verbunden wird.
Schaltet eine Schaltmatrix von der Wahl des Eingangsanschlus
ses A auf die Wahl des Eingangsanschlusses B, aber die zwei
von den mit diesen Anschlüssen verbundenen Quellen erstellten
Videosignale sind nicht synchron, dann können die Synchroni
sierschaltungen die mit den Ausgangsanschlüssen verbundenen
Empfänger vielleicht nicht sofort mit dem neuen Videosignal
versorgen. Handelt es sich bei dem Empfänger um einen Monitor,
dann kann sich der vorübergehende Synchronisationsverlust in
Form eines Rollens oder Springens des auf dem Monitor ange
zeigten Bildes zeigen.
Um bei diesem Problem Abhilfe zu schaffen, wird in herkömm
lichen Schaltungen ein enger Gleichlauf zwischen Videosignalen
aufrechterhalten, welche an den Eingangsanschlüssen einer
Schaltmatrix empfangen werden. Bei einer herkömmlichen Schalt
matrix ist es üblich, die Eingangssignale in Gleichlauf bis
auf innerhalb eines Grades des Hilfsträgerzyklus, oder ca. 700 ps
zu halten. Aufgrund der Unterschiede der Weglänge durch die
Matrix war es früher auch erforderlich, die Ausbreitung von
Signalen durch den Kern der Schaltmatrix zu synchronisieren.
Videoschalter sind so ausgelegt, daß sie die momentane Stelle
im Videobild des durch den Schalter verlaufenden Signals ver
folgen. Dies ermöglicht, daß der Schalter immer im vertikalen
Intervall des Videosignales schaltet, um visuelle Störungen
für den Betrachter einer Anzeige, die auf dem Videosignal
basiert, zu minimalisieren. Bei Schaltern, welche zur Verwen
dung mit Signalen im NTSC-System ausgelegt sind, erfolgt das
Schalten normalerweise während Zeile 10 des Videobildes. Die
Beschränkungen, welche der relativen Taktung (zeitlichen Lage)
der Videosignale und der Taktung des Schaltvorganges auferlegt
sind, gewährleisten, daß die Degradierung des Videosignales
auf einem Schalter ziemlich klein gehalten wird.
Es ist üblich, Videosignale in einem Erzeugungsgerät in seri
eller digitaler Form zu verteilen. Bei einem bekannten seri
ellen digitalen Videoformat wird das zusammengesetzte Video
signal bei einer Frequenz von 14,3 MHz abgetastet, so daß jede
Videozeile in 910 Abtastungen aufgelöst wird, von denen 768
während des aktiven Intervalles auftreten. Jeder Abtastwert
wird auf zehn Bit quantisiert, so daß die Bitrate 143 Mbits/s
beträgt. Ein Vollbildausrichtungswort ("Frame Alignment Word",
FAW) wird am Ende des aktiven Intervalles einer jeden Video
zeile des seriellen digitalen zusammengesetzten Videosignals
eingefügt. Das FAW, welches als das Taktungsreferenzsignal
(TRS) bekannt ist, kann eine Bitsequenz sein, welche bei zehn-
Bit zusammengesetztem Video nicht auftreten kann oder wahr
scheinlich nicht auftreten wird, und kann eine 40-Bit Sequenz
sein.
Bei einem seriellen, digitalen, zusammengesetzten Videosignal
tritt das TRS bei derselben Frequenz auf wie der horizontale
Synchronisierimpuls in einem analogen Videosignal. Wenn das
TRS bezüglich den vorhergehenden TRS zu früh oder zu spät auf
tritt, dann wird die von dem Signal erstellte Anzeige degra
diert. Um eine synchrone Schaltung zwischen zwei seriellen,
digitalen, zusammengesetzten Videosignalen durchzuführen, ist
es erforderlich, daß das Intervall zwischen aufeinanderfolgen
den TRS des Ausgangssignals konstant bleibt. Dies impliziert,
daß der relative zeitliche Unterschied der geschalteten Sig
nale auf eine Zeit beschränkt werden muß, welche ein Viertel
der Bitperiode nicht übersteigt. Für serielle digitale, zu
sammengesetzte Videosignale entspricht dies einer Zeit von 900
bis 1750 Pikosekunden.
Frühere Verfahren zum Erhalten einer richtigen Zeiteinteilung
analoger Videosignale oder paralleler digitaler Videosignale
am Ausgang einer Schaltmatrix beinhalten das Einstellen der
Taktung an den Eingangsanschlüssen der Schaltmatrix, um eine
Bitsynchronizität an den Eingängen zu erzielen, bei Hochge
schwindigkeitssignalen können jedoch die unterschiedlichen
Weglängen durch die Matrix Verzögerungsunterschiede einführen,
die nicht hinnehmbar sind.
Es ist Aufgabe der vorliegenden Erfindung eine Lockerung des
Erfordernisses eines engen Gleichlaufes digitaler Signale an
den Eingängen einer Schaltmatrix und bei der Ausbreitung durch
die Matrix, unter Beibehaltung einer engen Synchronisierung am
Ausgang zu ermöglichen. Die Lösung dieser Aufgabe ergibt sich
aus den Ansprüchen und den folgenden Darlegungen. In der be
vorzugten Ausführungsform der Erfindung reicht es für digitale
Videosignale, die am Ausgang der Schaltmatrix von einem gege
benen Eingang empfangen werden, aus, wenn sie auf innerhalb
von H einer externen Taktreferenz synchronisiert werden, wobei
H die Periode des horizontalen Synchronisiersignales ist.
Gemäß der vorliegenden Erfindung umfaßt die Schaltvorrichtung
einen Schalter mit mindestens ersten und zweiten Eingangsan
schlüssen zum Empfangen entsprechender Datensignale, von denen
jedes aus aufeinanderfolgenden Vollbildern von nominal gleich
förmiger Dauer zusammengesetzt ist, mindestens einen Ausgangs
anschluß und eine Vorrichtung zum selektiven Verbinden ent
weder des ersten Eingangsterminals oder des zweiten Eingangs
terminals mit dem Ausgangsterminal. Die Vorrichtung umfaßt
auch eine Taktungsschaltung mit einem Eingangsanschluß,
welcher mit dem Ausgangsterminal des Schalters verbunden ist,
und auch einen Ausgangsanschluß. Die Taktungsschaltung leitet
in ihrem Betrieb auch ein Datensignal, welches an ihrem Ein
gangsanschluß empfangen wurde, an ihren Ausgangsanschluß
weiter und spricht auf ein Datensignal an, welches an ihrem
Eingangsanschluß vorliegt, um eine Verzögerung auf die Aus
breitung dieses Signals zu ihren Ausgangsanschluß zu legen, so
daß das Datensignal am Ausgangsanschluß der Taktungsschaltung
eine im wesentlichen gleichförmige Vollbildrate beibehält.
Die Erfindung umfaßt aber auch eine Schaltung zum Erhalten
eines vorbestimmten zeitlichen Verhältnisses zwischen einem
Synchronisierungssignal, welches das periodische Auftreten
eines Synchronisierungskodes einschließt, und einem digitalen
Signal, welches aus aufeinanderfolgenden Vollbildern zu
sammengesetzt ist, von denen die nominale Dauer gleich der
Periode des Synchronisierkodes ist, wobei jedes Vollbild ein
Vollbildausrichtungswort aufweist, eine Verzögerungsvorrich
tung, die so geschaltet ist, daß sie das digitale Signal
empfängt, wobei die Verzögerungsvorrichtung selektiv ein
stellbar ist, um eine steuerbare Verzögerung auf die Aus
breitung des digitalen Signales durch die Verzögerungsvorrich
tung aufzuerlegen, eine FAW-Erfassungsvorrichtung zum Erfassen
eines Vollbildausrichtungswortes in dem digitalen Signal, eine
Zeitmeßvorrichtung zum Messen der Zeit, welche zwischen dem
Auftreten eines Synchronisierkodes und dem Erfassen eines
Vollbildausrichtungswortes durch die FAW-Erfassungsvorrichtung
verstreicht, und eine Verzögerungseinstellungsvorrichtung,
welche auf die Zeitmeßvorrichtung anspricht, um die von der
Verzögerungsvorrichtung auferlegte Verzögerung einzustellen.
Schließlich bezieht sich die Erfindung auf eine Schaltung zum
selektiven Verzögern eines digitalen Signales, welches aus
aufeinanderfolgenden Vollbildern von nominal gleichförmiger
Dauer zusammengesetzt ist, wobei jedes Vollbild ein Vollbild
ausrichtungswort aufweist, eine Verzögerungsvorrichtung,
welche zum Empfang des digitalen Signals geschaltet ist, wobei
die Verzögerungsvorrichtung selektiv einstellbar ist, um eine
steuerbare Verzögerung auf die Ausbreitung des digitalen
Signales durch die Verzögerungsvorrichtung aufzuerlegen, eine
FAW-Erfassungsvorrichtung zum Erfassen des Auftretens eines
Vollbildausrichtungswortes in dem an die Verzögerungsvorrich
tung angelegten digitalen Signal, eine Zeitmeßvorrichtung zum
Messen der Zeit, welche im Anschluß an das Auftreten eines
ersten Vollbildausrichtungswortes bis zur Erfassung eines
zweiten Vollbildausrichtungswortes durch die FAW-Erfassungs
vorrichtung verstreicht, und eine Verzögerungseinstellungsvor
richtung, welche auf die Zeitmeßvorrichtung anspricht, um die
von der Verzögerungsvorrichtung auferlegte Verzögerung einzu
stellen.
Weitere Einzelheiten, Merkmale und Vorteile der Erfindung er
geben sich aus der folgenden Beschreibung der beispielhaften
Darstellungen in den Zeichnungen:
Es zeigen:
Fig. 1 ein Blockschaltbild der die Erfindung verkörpernden
Schaltvorrichtung,
Fig. 2 ein Blockschaltbild einer Auto-Taktungs-Schaltung,
welche Teil der Schaltvorrichtung aus Fig. 1 ist,
Fig. 3 ein Taktungsschaltbild, welches einen Betriebsmodus
der Schaltvorrichtung darstellt und
Fig. 4 ein Taktungsschaltbild, welches einen zweiten Be
triebsmodus darstellt.
Die Schaltungen sind in den Zeichnungen in vereinfachter Form
dargestellt. Dementsprechend sind gewisse routinemäßig vor
handene Merkmale, deren Notwendigkeit für den Fachmann offen
sichtlich ist, wie zum Beispiel Verzögerungen um sicherzu
stellen, daß logische Signale richtig getaktet sind, nicht
dargestellt.
Die in Fig. 1 gezeigte Schaltvorrichtung umfaßt eine n×m
Schaltmatrix 2 mit einem Satz von n Eingangsanschlüssen 6A-6E
und einem Satz von im Ausgangsanschlüssen 10. Fig. 1 zeigt fünf
Eingangsanschlüsse und fünf Ausgangsanschlüsse, wobei diese
Anzahl jedoch nur beispielhaft ist, da die Schaltmatrix viel
mehr als fünf Eingangsanschlüsse und weitaus mehr als fünf
Ausgangsanschlüsse haben könnte.
Fig. 1 zeigt auch einen Hauptsynchronisiergenerator 8
("Master-Sync-Generator"), der eine externe Referenz (REF)
erzeugt. Die externe Referenz hat eine Taktfrequenz von 143
MHz und weist ein Taktreferenzsignal (TRS) auf. Das TRS tritt
mit einer Frequenz von ca. 15,7 kHz auf und ist aus einer 40-
Bit Sequenz zusammengesetzt. Die externe Referenz ist der
"Haus-Sync", welcher durch die gesamte Erzeugungsvorrichtung
hindurch, in der die Schaltvorrichtung eingebaut ist, als
Taktungsreferenz dient. Der Hauptsynchronisiergenerator 8
erzeugt auch eine Quellentaktungsreferenz (STR), welche gleich
der externen Referenz ist, aber bezüglich der externen
Referenz um ein vorbestimmtes Intervall τ in der Zeit vorge
rückt ist. Die Quellentaktungsreferenz wird an die Video
signalquellen 12A-12E angelegt und jede erzeugt ein zusammen
gesetztes Videosignal in serieller digitaler Form. Das aktive
Intervall einer jeden horizontalen Zeile enthält 768 Daten
wörter von jeweils zehn Bits. In dem inaktiven Intervall
zwischen jeweils zwei aufeinanderfolgenden aktiven Intervallen
befindet sich ein TRS. Die Videosignale werden von den Quellen
12A-12E mit null Verzögerung bezüglich der Quellentaktungs
referenz erzeugt. Daher fällt an jeder Quelle 12 das TRS des
Videosignals mit dem TRS der Quellentaktungsreferenz zusammen.
Die von den Quellen 12A-12E erzeugten Videosignale werden je
weils an die Eingangsanschlüsse 6A-6E der Schaltmatrix 2 an
gelegt.
Die Benutzerschnittstelle 18 erzeugt Befehle, welche einen
Eingangsanschluß 6 wählen und einen Untersatz von Ausgangsan
schlüssen 10 festlegen. Eine Konfigurationssteuerung 22
spricht auf die von der Benutzerschnittstelle 18 erstellten
Befehle an, um die Schaltmatrix so zu konfigurieren, daß sie
den gewählten Eingangsanschluß mit dem festgelegten Untersatz
von Ausgangsanschlüssen verbindet. Das von der ausgewählten
Signalquelle erstellte Videosignal wird an den Untersatz von
Ausgangsanschlüssen 10 verteilt und entsprechend wird das
Videosignal an jedem Ausgangsanschluß empfangen. Die Be
nutzerschnittstelle kann anschließend einen Befehl erzeugen,
welcher einen anderen Eingangsanschluß zur Verbindung mit dem
festgelegten Untersatz von Ausgangsanschlüssen wählt. Die
Steuerung 22 spricht auf einen solchen Befehl an, indem sie
die Schaltmatrix zu Beginn von Zeile 10 des Videovollbildes
neu konfiguriert, so daß sie den neuen Eingangsanschluß mit
dem festgelegten Untersatz von Ausgangsanschlüssen verbindet.
Die Ausgangsanschlüsse 10 werden durch entsprechende Auto-
Taktungs-Schaltungen 26 mit Anschlüssen 28 verbunden, welche
mit entsprechenden Empfängern 30 verbunden sind. Jede Schal
tung 26 leitet ein Signal, welches an Anschluß 10 empfangen
wird, zu Anschluß 28, während sie dem Signal eine gesteuerte
Verzögerung auferlegt. Zum Zwecke der nachfolgenden Er
läuterung wird davon ausgegangen, daß die Ausbreitungsver
zögerung von den Signalquellen 12 zu den Ausgangsanschlüssen
10 der Schaltmatrix (d. h. die Verzögerung, bedingt durch
Kabellänge und andere Faktoren, einschließlich der Verzögerung
in der Schaltmatrix) erstreckt sich von tmin zu tmax und hat
einen mittleren Wert von tm, und daß die Verteilung der Ver
zögerungen so ist, daß tm = (tmax + tmin)/2. Es wird auch davon
ausgegangen, daß (tmax - tmin) = H und daß τ gleich tm +H/2
ist.
Die externe Referenz (REF) wird an die Auto-Taktungsschaltun
gen angelegt, und es wird angenommen, daß die Kabelausbrei
tungsverzögerung zwischen dem Hauptsynchronisiergenerator und
den Auto-Taktungsschaltungen vernachlässigbar klein ist. Daher
wird das TRS am Ende einer gegebenen Zeile des beispielsweise
von der Quelle 12A erzeugten Videosignals jeden beliebigen ge
wählten Ausgangsanschluß 10 der Schaltmatrix in einem Inter
vall von O bis H erreichen, ehe das entsprechende TRS der
externen Referenz die Auto-Taktungsschaltungen erreicht. Das
an einem bestimmten Ausgangsanschluß 10 empfangene Videosignal
ist jedoch nicht bezüglich eines Systemtaktes getaktet.
In Fig. 2, in der eine der Auto-Taktungsschaltungen 26 in
größerem Detail gezeigt ist, wird die externe Referenz an
einen Taktungsgenerator 32 angelegt, welcher ein 14,3 MHz
Pixeltaktsignal CLK und ein digitales Schwarzburstsignal DBB
erzeugt, das TRS und Dunkeltastung enthält. Das Pixeltakt
signal CLK und das digitale Schwarzburstsignal DBB sind be
züglich der externen Referenz getaktet. Der Taktungsgenerator
erstellt auch ein Referenz-TRS-Signal TRS, welches das TRS in
Übereinstimmung mit dem TRS der externen Referenz enthält.
Das von der Auto-Taktungsschaltung empfangene ungetaktete
serielle digitale Videosignal wird an einen Seriell-zu-
Parallel-Wandler 34 angelegt. Der Seriell-zu-Parallel-Wandler
weist eine Takt-Rückgewinnungsschaltung (nicht dargestellt)
auf, welche Taktinformation aus dem ungetakteten, seriellen,
digitalen Videosignal zurückgewinnt und diese Taktinformation
dazu verwendet, die seriellen Zehn-Bit-Wörter zu erfassen, die
das serielle, digitale Videosignal bilden. Die Zehn-Bit-Daten
wörter, einschließlich Video und TRS, werden unter Steuerung
des Pixeltaktsignales CLK in paralleler Form auf einen zehn
Bit breiten Datenbus 46 gelegt. Der Datenbus 46 ist mit einem
Eingangsport 42 einer Zeilenverzögerung 40 (FIFO) verbunden.
Die Datenwörter werden sequentiell in die Zeilenverzögerung 40
geladen, welche das an ihrem Eingangsport empfangene Video
signal um einen gewählten Betrag verzögert und das verzögerte
Videosignal an einen Ausgangsport 48 ausgibt. Die Zeilenver
zögerung fungiert als FIFQ-Schieberegister mit variabler Länge
mit 910×10 Speicherplätzen, durch die ein Datenwort auf
einen Pixeltakt hin progressiv durchgeschaltet wird. Der Aus
gangsport der Zeilenverzögerung kann jeden beliebigen der
Speicherplätze der Zeilenverzögerung als Reaktion auf einen an
einem Zeigereingang 68 empfangenen Zeiger abgreifen. Solche
Zeilenverzögerungen sind handelsüblich. Der Ausgangsport der
Zeilenverzögerung ist mit einem Eingang eines Multiplexers 100
(MUX) verbunden, dessen zweiter Eingang das digitale Schwarz
burstsignal DBB von dem Taktungsgenerator 32 empfängt. Der
Ausgang von Multiplexer 100 ist über einen Parallel-zu-
Seriell-Wandler 108 mit dem Anschluß 28 verbunden. Vorzugs
weise arbeitet der Parallel-zu-Seriell-Wandler 108 in Reaktion
auf die externe Referenz, um das Einführen von Taktungsfehlern
zu vermeiden.
Das ungetaktete parallele Videosignal wird auch an eine
Taktungssteuerschaltung 38 angelegt, welche den Betrag
steuert, um den die Zeilenverzögerung das Videosignal ver
zögert. Die Taktungssteuerschaltung 38 weist ein Zeiger
register 74 auf, welches eine Zahl von Zeigern speichert. Der
Ausgang des Zeigerregisters 74 ist mit dem Zeigereingang 68
von Zeilenverzögerung 40 verbunden. Daher wählt der aktuelle,
in Register 74 gespeicherte Zeiger den Platz in der Zeilenver
zögerung, welcher von dem Ausgangsport 48 angezapft ist und
steuert somit die von der Zeilenverzögerung auferlegte Ver
zögerung.
Die Taktungssteuerschaltung 38 umfaßt ferner einen Zähler 112,
welcher die Pixeltakte zählt, die von dem Taktungsgenerator 32
angelegt wurden. Ein Komparator 52 erfaßt, wenn ein TRS auf
dem Eingangsdatenbus 46 empfangen wird, indem er jede Sequenz
von vier Datenwörtern auf dem Bus 46 mit dem Ausgang einer
lokalen TRS-Musterquelle 50 vergleicht, welche die vier Zehn-
Bit-Datenwörter erzeugt, die der 40-Bit-Sequenz des TRS ent
sprechen. Der Komparator 52 setzt bei Empfang eines TRS auf
dem Bus 46 einen Ausgang einer logischen Eins. Der Ausgang von
Komparator 52 ist mit einem Eingang eines UND-Gatters 92,
Freigabeeingängen eines Addierers 76 (ADD) und eines Sub
trahierers 78, einem Eingang einer Multiplexer-Steuerlogik 106
und dem Stopeingang des Zählers 112 verbunden.
Das vom Taktungsgenerator 32 erzeugte Referenz-TRS-Signal TRS
und das TRS-Muster (in serieller Form) werden an einen
Komparator 110 angelegt, dessen Ausgang bei Erfassung eines
Referenz-TRS gesetzt wird. Der Zähler 112 wird jedesmal dann
zurückgestellt, wenn der Ausgang von Komparator 110 gesetzt
ist. Daher zählt der Zähler 112 die Anzahl von Taktimpulsen
(RCNT) seit dem Auftreten des vorhergehenden Referenz-TRS.
Ist die Ausbreitungsverzögerung im Multiplexer 100 eine Takt
periode und die Verzögerung im Parallel-zu-Seriell-Wandler 108
drei Taktperioden, dann wird ein Daten-TRS (Zeiger plus vier)
Taktperioden nach seiner Erfassung auf dem Bus 46 am Aus
gangsanschluß 28 ankommen.
Der Ausgang von Zähler 112 wird an einen Eingang von Addierer
116 (ADDER) angelegt, der auch die Konstante "vier" und die
Zahl der Zeiger empfängt, die im Zeigerregister 74 gespeichert
ist, und erstellt somit den Ausgang (RCNT plus Zeiger plus
vier). Der Ausgang von Addierer 116 wird an einen Eingang
eines Subtrahierers 70 (SUB) angelegt, der die Zahl LCNT (die
Zahl von Datenwörtern in einer Zeile des Videosignales, d. h.
910 im Fall des Beispiels) an seinem anderen Eingang empfängt.
Der Subtrahierer 70 subtrahiert (RCNT plus Zeiger plus vier)
von LCNT und erzeugt den absoluten Wert des Ergebnisses. Ein
Komparator 66 vergleicht die Zahl LCNT (Eingang A) mit (RCNT
plus Zeiger plus vier). Der Komparator 66 hat A = B und A < B
Ausgänge, die mit einer Multiplexersteuerlogik 106 verbunden
sind. Der A = B Ausgang von Komparator 66 ist auch mit einem
negierten Eingang von UND-Gatter 92 verbunden.
Ein Addierer 76 (ADD) und ein Subtrahierer 78 (SUB) empfangen
jeweils als Eingänge sowohl die im Zeigerregister 74 ge
speicherte Zahl der Zeiger als auch den Ausgang von Sub
trahierer 70. Die Ausgänge von Addierer 76 und Subtrahierer 78
sind mit entsprechenden Eingängen eines Multiplexers 88 (MUX)
verbunden. Der Ausgang von Multiplexer 88 wird an Zeiger
register 74 angelegt, welches als Reaktion auf den Ausgang von
UND-Gatter 92 geladen wird. Das UND-Gatter 92 setzt einen Ein
gang von Eins als Reaktion auf einen Ausgang von Eins von
Komparator 52, wenn der A = B Ausgang von Komparator 66 eine
logische Null ist. Somit wird der Ausgang von Addierer 76 oder
Subtrahierer 78 in das Zeigerregister 74 geladen, wenn ein
Daten-TRS erfaßt wird, es sei denn, das Daten-TRS wurde er
faßt, als (RCNT plus Zeiger plus vier) gleich LCNT war, in
welchem Fall die im Zeigerregister 74 gespeicherte Zahl unver
ändert bleibt.
Eine Multiplexersteuerlogik 106 steuert die Zustände der
Multiplexer 88 und 100 als Reaktion auf ihre diversen Ein
gänge. Die Multiplexersteuerlogik 106 hat drei mögliche Be
triebsmodi, welche nacheinander in Betracht gezogen werden.
Die Vorrichtung wird initialisiert, indem für ein Daten-TRS,
welches mit dem entsprechenden Referenz-TRS übereinstimmt, der
Zeiger gleich 455 gesetzt wird. Dies kann dadurch erreicht
werden, daß das Referenz-TRS-Signal zu dem A-Eingang von
Komparator 52 geschaltet wird und 455 in das Zeigerregister 74
geladen wird. Anschließend wird bei Erfassung eines Daten-TRS
durch Komparator 52, wenn die im Zähler 112 akkumulierte
Zählung gleich (LCNT minus Zeiger minus vier) ist, so daß der
Ausgang von Addierer 116 LCNT ist, das Daten-TRS als recht
zeitig eingestuft. Der A = B Ausgang von Komparator 66 ist
eine logische Eins und der A < B Ausgang ist eine logische
Null, wenn der Ausgang von Komparator 52 gesetzt ist. In
diesem Fall wählt der Multiplexer 100 die Zeilenverzögerung
40. Der A = B Ausgang von Komparator 66 verhindert das Laden
eines neuen Zeigerwertes in das Zeigerregister 74 und dement
sprechend bleibt der aktuelle Zeigerwert unverändert. Das
Daten-TRS erreicht den Ausgang 28, wenn die Zählung in Zähler
112 LCNT erreicht, d. h. wenn die Anzahl von Taktperioden seit
Erfassung des vorhergehenden Referenz-TRS gleich LCNT, oder
910 im Fall des Beispiels, ist. Somit wird das Daten-TRS
gleichzeitig mit dem Auftreten des nächsten Referenz-TRS am
Ausgang 28 vorliegen.
Wird ein Daten-TRS von Komparator 52 erfaßt, wenn die Zählung
in Zähler 112 weniger als (LCNT minus Zeiger minus vier) ist,
dann wird das Daten-TRS als vorzeitig erachtet, da es den Aus
gang 28 erreichen würde, bevor die Zählung LCNT erreicht, es
sei denn, der Zeiger wäre eingestellt. Als Reaktion auf den
Ausgang von Komparator 52 wird der Ausgang von Subtrahierer 70
in den Addierer 76 und den Subtrahierer 78 geladen. Der
Multiplexer 88 wählt den Addierer 76 und dementsprechend wird
ein neuer Zeiger gleich dem alten Zeiger plus einer Zahl, die
den Betrag darstellt, um den das Daten-TRS zu vorzeitig ist,
in das Zeigerregister 74 geladen. Zum Beispiel, wenn der
Zeiger auf 400 steht und das Daten-TRS erfaßt wird, wenn die
im Zähler 112 akkumulierte Zählung 420 ist, dann würde das
Daten-TRS den Ausgang 28 erreichen, wenn die Zählung 824
beträgt, es sei denn, der Zeiger wäre eingestellt. Der Ausgang
von Addierer 116 (824) wird von LCNT (910) subtrahiert und das
Ergebnis (86) wird zu dem aktuellen Zeigerwert (400) addiert,
um den neuen Zeigerwert (486) abzuleiten. Das Daten-TRS wird
den Ausgang 28 490 Taktperioden später erreichen, wenn die
Zählung in Zähler 112 910 erreicht.
Fig. 3 zeigt diese Betriebsweise bei der Auto-Taktung. In
Fig. 3 stellt die oberste Spur die externe Referenz dar und
die nächsten beiden Spuren stellen die an den Eingangsan
schlüssen 6A und 6B der Matrix empfangenen Videosignale dar.
In diesen drei Signalen treten die TRS im richtigen Intervall
Delta T0 auf. Die vierte Spur in Fig. 3 stellt das Signal an
einem Ausgangsanschluß der Matrix dar, unter Ignorierung von
Verzögerungen in der Matrix, bei dem ein Schalten von Ein
gangsanschluß A zu Eingangsanschluß B an dem gezeigten Schalt
punkt erfolgt. Die unterste Spur in Fig. 3 stellt den Ausgang
dar, den die Auto-Taktungsschaltung erstellt, worin Delta T1
die Verzögerung in der Auto-Taktungsschaltung vor dem Schalten
und Delta T2 die Verzögerung in der Auto-Taktungsschaltung
nach dem Schalten darstellt. Es ist zu sehen, daß durch die
Änderung der Verzögerung das richtige Intervall Delta T0
zwischen den TRS beibehalten wird. Die untere Spur in Fig. 3
zeigt, daß der Multiplexer 100 das digitale Schwarzburstsignal
aus der Zeit auswählt, zu der das Schalten erfolgt, bis zu der
Zeit, zu der das Daten-TRS des an Anschluß B empfangenen
Signals am Ausgang von Zeilenverzögerung 40 vorliegt, d. h.
acht Taktperioden, bevor der Ausgang von Zähler 112 910 er
reicht. Dadurch wird die Möglichkeit des Auftretens einer
anomalen Sequenz an Ausgang 28 vermieden.
Wenn der Ausgang von Addierer 116 LCNT erreicht, bevor ein
Daten-TRS erfaßt wird, dann wird das Daten-TRS als spät einge
stuft, da das Daten-TRS den Ausgang 28 erst erreichen könnte,
nachdem der Ausgang von Zähler 112 LCNT erreicht hat, es sei
denn, der Zeiger wäre eingestellt. Ist zum Beispiel der Zeiger
auf 600 und das Daten-TRS wird erfaßt, wenn die Zählung in
Zähler 112 350 ist, dann würde das Daten-TRS den Ausgang 28
bei einer Zählung von 954 erreichen (aber zum Rückstellen von
Zähler 112) und daher ist das Daten-TRS 44 Taktperioden ver
spätet. Bei Erfassung des Daten-TRS wird der Ausgang vom Sub
trahierer 70 in den Addierer 76 und Subtrahierer 78 geladen,
und der Multiplexer 88 wählt den Subtrahierer 78. Der Ausgang
von Subtrahierer 70 stellt den Betrag dar, um den das Daten-
TRS verspätet ist, und der Subtrahierer 78 subtrahiert diese
Zahl von dem aktuellen Zeigerwert, und die von der Zeilenver
zögerung 40 auferlegte Verzögerung wird entsprechend verrin
gert. Um eine anomale Sequenz zu vermeiden, wählt der Multi
plexer 100 das digitale Schwarzburstsignal ab der Zeit, zu der
der Zeiger verändert wird, bis RCNT gleich LCNT minus 8 ist.
Auf diese Weise wird das lokal erzeugte TRS den Ausgang 28
während des Intervalles von RCNT = LCNT - 3 bis RCNT = LCNT
erreichen.
Fig. 4 veranschaulicht diese Betriebsweise bei Auto-Taktung.
In Fig. 4 stellen die verschiedenen Spuren die Signale an
denselben Punkten dar, wie sie in Verbindung mit Fig. 3 er
wähnt wurden.
Es ist daher zu sehen, daß, ganz gleich, ob das Daten-TRS auf
dem Bus 46 zu früh, rechtzeitig, oder verspätet ist, das
Signal am Ausgangsanschluß von Schaltung 26 die "Bildein
stellungs"-Rahmung des Signalformates einhält. Weiterhin sind
die Ausgangsvideosignale bezüglich der externen Taktungs
referenz synchronisiert und so wird ein Drift (ein Abweichen)
vermieden.
Es versteht sich, daß die Erfindung nicht auf die bestimmte
hierbeschriebene Ausführungsform beschränkt ist, und daß
Veränderungen an ihr vorgenommen werden können, ohne von dem
Umfang der Erfindung, wie er in den beigefügten Ansprüchen und
ihren Äquivalenten definiert ist, abzugehen. Obwohl es vorzu
ziehen ist, daß die Taktung des Daten-TRS während jeder Zeile
des Videosignales geprüft und erforderlichenfalls korrigiert
wird, wäre es zum Beispiel möglich, das Daten-TRS nur während
des vertikalen Intervalles oder nur, nachdem ein Schalten in
der Schaltmatrix erfolgt ist, zu prüfen. Außerdem stammt die
Taktungsreferenz vielleicht nicht von einer externen Quelle,
sondern von einem der Videosignale, zum Beispiel dem Ausgang
der Auto-Taktungsschaltung.
In den beschriebenen Ausführungsformen ist der maximale
Korrekturbereich auf ±H/2 beschränkt, da die Auto-Taktungs
schaltung nicht zwischen Zeilen des digitalen Videosignales
unterscheiden kann. Ein Taktungsfehler von größer als ±H/2
wird bewirken, daß das System eine Zeile phasenverschoben
synchronisiert. Ist mit dem TRS eine Zeilenidentifizierungs
zahl assoziiert, die die Nummer der aktuellen Zeile angibt,
dann kann die Zeilenidentifizierungszahl dekodiert werden, um
eine Ambiguität aufgrund von übermäßigen Taktungsfehlern zu
vermeiden. Auf diese Weise kann der Korrekturbereich auf
mehrere horizontale Zeilen erweitert werden. Dies ist jedoch
allgemein unnötig, da die zu korrigierenden Fehler aufgrund
von Unterschieden in der Weglänge durch die Schaltmatrix
und/oder Unterschiede in der Taktung der Eingänge an die
Matrix üblicherweise klein sind.
Es ist oben ausgeführt, daß die Quellen 12A-12F Videosignale
erzeugen, welche bezüglich der Quellentaktungsreferenz null
Verzögerung haben. Diese Aussage gilt für Fernsehkameras und
Videorekorder. Andere Videosignalquellen jedoch erzeugen
Videosignale, die bezüglich der Quellentaktungsreferenz ver
zögert wären, und dieser Verzögerung müßte Rechnung getragen
werden, indem der Vorlauf der Quellentaktungsreferenz erhöht
wird.
Obwohl die Erfindung unter Bezugnahme auf ein zusammenge
setztes digitales Videosignal beschrieben wurde, läßt sich die
Erfindung auch auf digitale Videosignale mit anderen Formaten
anwenden. Die Erfindung kann zum Beispiel auf die Taktung
eines digitalen Komponenten-Videosignals angewandt werden, bei
dem ein Vollbildausrichtungswort sowohl am Ende eines jeden
aktiven Videointervalles als auch am Anfang eines jeden
aktiven Videointervalles vorhanden ist. Ein Komponentensignal
unterliegt strengeren Anforderungen als ein zusammengesetztes
Signal, da die Datenstruktur des Komponentensignals weitaus
komplexer ist, wobei jedoch das Prinzip, durch das Taktungs
fehler entfernt werden, das gleiche ist. Des weiteren kann die
Erfindung auf digitale Signale angewandt werden, die keine
Videosignale sind. Die in Fig. 2 gezeigte Auto-Taktungs
schaltung wird in paralleler Form implementiert, da dies be
züglich der Taktfrequenzen praktische Vorteile hat. Die Auto-
Taktungsschaltung kann jedoch alternativ auch in serieller
Form implementiert werden.
Claims (12)
1. Schaltvorrichtung, gekennzeichnet durch:
einen Schalter (2) mit mindestens ersten und zweiten Eingangsanschlüssen (6A, 6B) zum Empfangen entsprechender Datensignale, von denen jedes aus aufeinanderfolgenden Vollbildern von nominal gleichförmiger Dauer zusammen gesetzt ist, mindestens einem Ausgangsanschluß (10) und einer Vorrichtung zum selektiven Verbinden entweder des ersten Eingangsanschlusses (6A) oder des zweiten Ein gangsanschlusses (6B) mit dem Ausgangsanschluß (10), und
eine Taktungsschaltung (26) mit einem Eingangsanschluß, welcher mit dem Ausgangsanschluß verbunden ist, und auch einem Ausgangsanschluß (28) wobei die Taktungsschaltung im Betrieb ein an ihrem Eingangsanschluß empfangenes Datensignal zu ihrem Ausgangsanschluß leitet und auf ein Datensignal, welches an ihrem Eingangsanschluß vorliegt, anspricht, um eine Verzögerung auf die Ausbreitung dieses Signals zu ihren Ausgangsanschluß aufzuerlegen, so daß das Signal am Ausgangsanschluß der Taktungsschaltung eine im wesentlichen gleichförmige Bildfrequenz beibehält.
einen Schalter (2) mit mindestens ersten und zweiten Eingangsanschlüssen (6A, 6B) zum Empfangen entsprechender Datensignale, von denen jedes aus aufeinanderfolgenden Vollbildern von nominal gleichförmiger Dauer zusammen gesetzt ist, mindestens einem Ausgangsanschluß (10) und einer Vorrichtung zum selektiven Verbinden entweder des ersten Eingangsanschlusses (6A) oder des zweiten Ein gangsanschlusses (6B) mit dem Ausgangsanschluß (10), und
eine Taktungsschaltung (26) mit einem Eingangsanschluß, welcher mit dem Ausgangsanschluß verbunden ist, und auch einem Ausgangsanschluß (28) wobei die Taktungsschaltung im Betrieb ein an ihrem Eingangsanschluß empfangenes Datensignal zu ihrem Ausgangsanschluß leitet und auf ein Datensignal, welches an ihrem Eingangsanschluß vorliegt, anspricht, um eine Verzögerung auf die Ausbreitung dieses Signals zu ihren Ausgangsanschluß aufzuerlegen, so daß das Signal am Ausgangsanschluß der Taktungsschaltung eine im wesentlichen gleichförmige Bildfrequenz beibehält.
2. Vorrichtung nach Anspruch 1, worin die Taktungsschaltung
(26) eine Verzögerungssteuervorrichtung (38) umfaßt, um
ein Vollbildausrichtungswort zu erfassen, welches das
Ende eines Vollbildes des von der Taktungsschaltung
empfangenen Signals darstellt, und um zu bestimmen, ob
das Vollbildausrichtungswort innerhalb eines vorbe
stimmten Zeitbereiches bezüglich eines vorherigen Voll
bildausrichtungswortes aufgetreten ist, und, falls nicht,
zum Erstellen eines Verzögerungssignals, und eine Ver
zögerungsvorrichtung (40, 74) zum selektiven Auferlegen
einer Verzögerung auf die Ausbreitung des Datensignals zu
dem Ausgangsanschluß der Taktungsschaltung als Reaktion
auf das Verzögerungssignal.
3. Vorrichtung nach Anspruch 2, worin die Verzögerungs
schaltung ein angezapftes FIFO-Schieberegister (40) und
ein Zeigerregister (74) zum Speichern eines Zeigerwortes
zum Auswählen einer Anzapfung als Ausgang des Schiebe
registers umfaßt.
4. Vorrichtung nach Anspruch 3, worin die Taktungsschaltung
eine Vorrichtung (70, 112) zum Erzeugen eines Zeiger-
Offset-Wortes umfaßt, welches die Differenz zwischen der
Zeit des Auftretens des Vollbildausrichtungswortes und
der erwarteten Zeit des Auftretens eines Taktungs
referenzwortes darstellt, sowie eine Vorrichtung (76, 78)
zum additiven Kombinieren des Zeiger-Offset-Wortes mit
dem im Zeigerregister (74) gespeicherten Zeigerwort, um
ein neues Zeigerwort zu erzeugen und zum Laden des neuen
Zeigerwortes in das Zeigerregister.
5. Vorrichtung nach Anspruch 1, worin die Taktungsschaltung
(26) eine Taktungssteuerschaltung (38) umfaßt, um ein
Vollbildausrichtungswort zu erfassen, welches ein Ende
eines Vollbildes des Datensignals darstellt, und um zu
bestimmen, ob das Vollbildausrichtungswort innerhalb
eines vorbestimmten Zeitbereiches bezüglich eines vorher
gehenden Vollbildausrichtungswortes eines Taktungs
referenzsignals aufgetreten ist, und, falls nicht, zum
Erstellen eines Verzögerungseinstellsignales, sowie eine
Verzögerungsschaltung (40, 74) zum selektiven Auferlegen
einer Verzögerung auf die Ausbreitung des Datensignals zu
dem Ausgangsanschluß der Taktungsschaltung, und eine Vor
richtung (76, 78) zum Einstellen der von der Ver
zögerungsschaltung als Reaktion auf das Verzögerungsein
stellsignal auferlegten Verzögerung.
6. Vorrichtung nach Anspruch 1, worin der Schalter mehrere
Ausgangsanschlüsse (10) hat und selektiv betrieben werden
kann, um den ersten Eingangsanschluß oder den zweiten
Eingangsanschluß mit einem Untersatz der Ausgangsan
schlüsse zu verbinden, und die Vorrichtung auch eine
Vielzahl von Taktungsschaltungen (26) umfaßt, welche
jeweils mit den Ausgangsanschlüssen verbunden sind.
7. Schaltung zum Aufrechterhalten eines vorbestimmten
Taktungsverhältnisses zwischen einem Synchronisierungs
signal, welches aus periodischen Synchronisierkodes
besteht, und einem digitalen Signal, welches aus auf
einanderfolgenden Vollbildern zusammengesetzt ist, deren
nominale Dauer gleich der Periode des Synchronisierkodes
ist, wobei jedes Vollbild ein Vollbildausrichtungswort
aufweist, und die Schaltung folgendes umfaßt
eine Verzögerungsvorrichtung (40), welche zum Empfangen des digitalen Signals geschaltet ist, wobei die Verzögerungsvorrichtung selektiv einstellbar ist, um eine steuerbare Verzögerung auf die Ausbreitung des digitalen Signals durch die Verzögerungsvorrichtung aufzuerlegen,
eine FAW-Erfassungsvorrichtung (52) zum Erfassen eines Vollbildausrichtungswortes in dem digitalen Signal,
eine Zeitmeßvorrichtung (70, 110, 112, 116) zum Messen der Zeit, die zwischen dem Auftreten eines Synchronisierkodes und dem Erfassen eines Vollbildaus richtungswortes durch die FAW-Erfassungsvorrichtung verstreicht, und
eine Verzögerungseinstellvorrichtung (76, 78), die auf die Zeitmeßvorrichtung anspricht, um die von der Ver zögerungsvorrichtung auferlegte Verzögerung einzustellen.
eine Verzögerungsvorrichtung (40), welche zum Empfangen des digitalen Signals geschaltet ist, wobei die Verzögerungsvorrichtung selektiv einstellbar ist, um eine steuerbare Verzögerung auf die Ausbreitung des digitalen Signals durch die Verzögerungsvorrichtung aufzuerlegen,
eine FAW-Erfassungsvorrichtung (52) zum Erfassen eines Vollbildausrichtungswortes in dem digitalen Signal,
eine Zeitmeßvorrichtung (70, 110, 112, 116) zum Messen der Zeit, die zwischen dem Auftreten eines Synchronisierkodes und dem Erfassen eines Vollbildaus richtungswortes durch die FAW-Erfassungsvorrichtung verstreicht, und
eine Verzögerungseinstellvorrichtung (76, 78), die auf die Zeitmeßvorrichtung anspricht, um die von der Ver zögerungsvorrichtung auferlegte Verzögerung einzustellen.
8. Schaltung nach Anspruch 7, worin die Verzögerungsvor
richtungen ein angezapftes FIFO-Schieberegister (40) und
ein Zeigerregister (74) zum Speichern eines Zeigerworts
für die Wahl einer Anzapfung als Ausgang des Schiebe
registers umfassen.
9. Schaltung nach Anspruch 8, worin die Zeitmeßvorrichtungen
ein Zeiger-Offset-Wort erzeugen, und die Verzögerungs
einstellvorrichtung so betrieben werden kann, daß sie das
Zeiger-Offset-Wort additiv mit dem im Zeigerregister ge
speicherten Zeigerwort kombinieren, um ein neues Zeiger
wort zu erzeugen und das neue Zeigerwort in das Zeiger
register zu laden.
10. Schaltung zum selektiven Verzögern eines digitalen
Signals, welches aus aufeinanderfolgenden Vollbildern von
nominal gleichförmiger Dauer zusammengesetzt ist, wobei
jedes Vollbild ein Vollbildausrichtungswort aufweist, und
die Schaltung folgendes umfaßt:
Verzögerungsvorrichtungen (40, 74), welche zum Empfang des digitalen Signals geschaltet sind, wobei die Verzögerungsvorrichtung selektiv einstellbar ist, um eine steuerbare Verzögerung auf die Ausbreitung des digitalen Signals durch die Verzögerungsvorrichtung aufzuerlegen,
eine FAW-Erfassungsvorrichtung (52) zum Erfassen des Auftretens eines Vollbildausrichtungswortes in dem an die Verzögerungsvorrichtungen angelegten digitalen Signal,
Zeitmeßvorrichtungen (112, 70) zum Messen der Zeit, die im Anschluß an das Auftreten eines ersten Vollbild ausrichtungswortes bis zum Erfassen eines nachfolgenden Vollbildausrichtungswortes durch die FAW-Erfassungsvor richtung verstreicht, und
Verzögerungseinstellvorrichtungen (76, 78), welche auf die Zeitmeßvorrichtungen ansprechen, um die von den Verzögerungsvorrichtungen auferlegte Verzögerung einzu stellen.
Verzögerungsvorrichtungen (40, 74), welche zum Empfang des digitalen Signals geschaltet sind, wobei die Verzögerungsvorrichtung selektiv einstellbar ist, um eine steuerbare Verzögerung auf die Ausbreitung des digitalen Signals durch die Verzögerungsvorrichtung aufzuerlegen,
eine FAW-Erfassungsvorrichtung (52) zum Erfassen des Auftretens eines Vollbildausrichtungswortes in dem an die Verzögerungsvorrichtungen angelegten digitalen Signal,
Zeitmeßvorrichtungen (112, 70) zum Messen der Zeit, die im Anschluß an das Auftreten eines ersten Vollbild ausrichtungswortes bis zum Erfassen eines nachfolgenden Vollbildausrichtungswortes durch die FAW-Erfassungsvor richtung verstreicht, und
Verzögerungseinstellvorrichtungen (76, 78), welche auf die Zeitmeßvorrichtungen ansprechen, um die von den Verzögerungsvorrichtungen auferlegte Verzögerung einzu stellen.
11. Schaltung nach Anspruch 10, worin die Verzögerungsvor
richtung ein angezapftes FIFO-Schieberegister (40) und
ein Zeigerregister (74) zum Speichern eines Zeigerwortes
zum Wählen einer Anzapfung als Ausgang des Schiebe
registers umfaßt.
12. Schaltung nach Anspruch 11, worin die Zeitmeßvorrichtung
ein Zeiger-Offset-Wort erzeugt, und die Verzögerungs
einstellvorrichtung so betrieben werden kann, daß sie das
Zeiger-Offset-Wort additiv mit dem in dem Zeigerregister
gespeicherten Zeigerwort kombiniert, um ein neues Zeiger
wort zu erzeugen und das neue Zeigerwort in das Zeiger
register zu laden.
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Application Number | Priority Date | Filing Date | Title |
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