JPH0698358A - デジタル信号用スイッチング装置 - Google Patents
デジタル信号用スイッチング装置Info
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- JPH0698358A JPH0698358A JP5107692A JP10769293A JPH0698358A JP H0698358 A JPH0698358 A JP H0698358A JP 5107692 A JP5107692 A JP 5107692A JP 10769293 A JP10769293 A JP 10769293A JP H0698358 A JPH0698358 A JP H0698358A
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- H—ELECTRICITY
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- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/06—Generation of synchronising signals
- H04N5/067—Arrangements or circuits at the transmitter end
- H04N5/073—Arrangements or circuits at the transmitter end for mutually locking plural sources of synchronising signals, e.g. studios or relay stations
- H04N5/0736—Arrangements or circuits at the transmitter end for mutually locking plural sources of synchronising signals, e.g. studios or relay stations using digital storage buffer techniques
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- H04N5/00—Details of television systems
- H04N5/222—Studio circuitry; Studio devices; Studio equipment
- H04N5/262—Studio circuits, e.g. for mixing, switching-over, change of character of image, other special effects ; Cameras specially adapted for the electronic generation of special effects
- H04N5/268—Signal distribution or switching
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Studio Circuits (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronizing For Television (AREA)
- Processing Of Color Television Signals (AREA)
Abstract
(57)【要約】
【目的】 スイッチング・マトリックスの入力における
デジタル信号の同期条件と、このマトリックスの伝搬に
おける同期条件とを緩和し、出力同期を確実に維持す
る。 【構成】 デジタル・マトリックス２は、データ信号を
夫々受ける少なくとも２個の入力端子６、少なくとも１
個の出力端子１０、及び入力端子の１つを出力端子に選
択的に接続する手段を有する。自動タイミング回路２６
は、スイッチの出力端子に接続された入力端子及び出力
端子を有する。この回路２６は、入力端子のデータ信号
に応答して、データ信号を遅延させて出力端子に伝搬さ
せて、この出力端子のデータ信号のフレーム・レートを
ほぼ均一に維持する。
デジタル信号の同期条件と、このマトリックスの伝搬に
おける同期条件とを緩和し、出力同期を確実に維持す
る。 【構成】 デジタル・マトリックス２は、データ信号を
夫々受ける少なくとも２個の入力端子６、少なくとも１
個の出力端子１０、及び入力端子の１つを出力端子に選
択的に接続する手段を有する。自動タイミング回路２６
は、スイッチの出力端子に接続された入力端子及び出力
端子を有する。この回路２６は、入力端子のデータ信号
に応答して、データ信号を遅延させて出力端子に伝搬さ
せて、この出力端子のデータ信号のフレーム・レートを
ほぼ均一に維持する。
Description
【０００１】
【産業上の利用分野】本発明は、デジタル信号用スイッ
チング装置に関する。
チング装置に関する。
【０００２】
【従来の技術】ビデオ製作施設において、ｎ×ｍスイッ
チング・マトリックスを介して、カメラやＶＴＲなどの
信号源からのビデオ信号を、ビデオ効果装置やモニタや
ＶＴＲなどの信号レシーバに送ることが知られている。
なお、このｎ×ｍスイッチング・マトリックスは、信号
源に各々接続されたｎ個１組の入力端子と、信号レシー
バに各々接続されたｍ個１組の出力端子とを具えてい
る。このスイッチング・マトリックスでは、ｎ個の入力
端子の任意の１個をｍ個の出力端子の任意の部分的集合
（サブセット）に接続できるように構成できる。この構
成において、例えば、入力端子Ａが受けたビデオ信号
を、出力端子の特定のサブセットに接続されたレシーバ
の総てに分配することができる。そして、異なるビデオ
信号を受ける入力端子Ｂを出力端子のサブセットに接続
するのが望ましい場合、入力端子Ｂを入力端子Ａの代わ
りに出力端子のサブセットに接続するように、マトリッ
クスの構成を変更できる。
チング・マトリックスを介して、カメラやＶＴＲなどの
信号源からのビデオ信号を、ビデオ効果装置やモニタや
ＶＴＲなどの信号レシーバに送ることが知られている。
なお、このｎ×ｍスイッチング・マトリックスは、信号
源に各々接続されたｎ個１組の入力端子と、信号レシー
バに各々接続されたｍ個１組の出力端子とを具えてい
る。このスイッチング・マトリックスでは、ｎ個の入力
端子の任意の１個をｍ個の出力端子の任意の部分的集合
（サブセット）に接続できるように構成できる。この構
成において、例えば、入力端子Ａが受けたビデオ信号
を、出力端子の特定のサブセットに接続されたレシーバ
の総てに分配することができる。そして、異なるビデオ
信号を受ける入力端子Ｂを出力端子のサブセットに接続
するのが望ましい場合、入力端子Ｂを入力端子Ａの代わ
りに出力端子のサブセットに接続するように、マトリッ
クスの構成を変更できる。
【０００３】スイッチング・マトリックスが入力端子Ａ
の選択から入力端子Ｂの選択に切り替わったが、これら
端子に接続された信号源が供給する２つのビデオ信号が
非同期の場合、出力端子に接続されたレシーバの同期回
路は、新しいビデオ信号に直ちにロックしないかもしれ
ない。レシーバがモニタの場合、モニタに表示された画
像が回転したりジャンプするので、同期が一時的に失わ
れているのは明らかである。この問題を緩和するため
に、スイッチング・マトリックスの入力端子が受けたビ
デオ信号間の同期をしっかりと維持することが従来技術
である。従来のスイッチング・マトリックスにおいて、
通常、入力信号の同期は、副搬送波サイクルの１度、即
ち約７００ｐｓ（ピコ秒）以内に維持する。マトリック
スの経路長の違いにより、スイッチング・マトリックス
のコアを経由する信号の伝搬を同期させることが予め必
要であった。
の選択から入力端子Ｂの選択に切り替わったが、これら
端子に接続された信号源が供給する２つのビデオ信号が
非同期の場合、出力端子に接続されたレシーバの同期回
路は、新しいビデオ信号に直ちにロックしないかもしれ
ない。レシーバがモニタの場合、モニタに表示された画
像が回転したりジャンプするので、同期が一時的に失わ
れているのは明らかである。この問題を緩和するため
に、スイッチング・マトリックスの入力端子が受けたビ
デオ信号間の同期をしっかりと維持することが従来技術
である。従来のスイッチング・マトリックスにおいて、
通常、入力信号の同期は、副搬送波サイクルの１度、即
ち約７００ｐｓ（ピコ秒）以内に維持する。マトリック
スの経路長の違いにより、スイッチング・マトリックス
のコアを経由する信号の伝搬を同期させることが予め必
要であった。
【０００４】スイッチャを通過する信号のビデオ・フレ
ーム内の瞬間的な位置を追跡し続けるように、ビデオ・
スイッチャを設計している。これにより、スイッチャ
は、ビデオ信号の垂直インターバル期間内に常に切り替
えができようになり、ビデオ信号に基づく表示の観察者
への視覚的な妨害を最小にする。ＮＴＳＣシステムの信
号を扱うように設計されたスイッチャにおいて、通常、
ビデオ・フレームのライン１０の期間にスイッチングを
行う。ビデオ信号の相対的タイミング及びスイッチング
動作のタイミングに課せられた条件により、スイッチに
おけるビデオ信号の劣化を最小に維持できる。
ーム内の瞬間的な位置を追跡し続けるように、ビデオ・
スイッチャを設計している。これにより、スイッチャ
は、ビデオ信号の垂直インターバル期間内に常に切り替
えができようになり、ビデオ信号に基づく表示の観察者
への視覚的な妨害を最小にする。ＮＴＳＣシステムの信
号を扱うように設計されたスイッチャにおいて、通常、
ビデオ・フレームのライン１０の期間にスイッチングを
行う。ビデオ信号の相対的タイミング及びスイッチング
動作のタイミングに課せられた条件により、スイッチに
おけるビデオ信号の劣化を最小に維持できる。
【０００５】製作施設内において、直列デジタル形式で
ビデオ信号を分配するのが一般的である。既知の直列デ
ジタル・ビデオ形式において、１４．３ＭＨｚの周波数
で複合アナログビデオ信号をサンプリングして、各ビデ
オ・ラインを９１０個のサンプルに分解する。この９１
０個のサンプルの内、７６８個はアクティブな期間中に
生じる。１４３メガビット／秒のビット・レートで、各
サンプル値を１０ビットに量子化する。フレーム・アラ
イメント・ワード（ＦＡＷ）を直列デジタル・コンポー
ネント・ビデオ信号の各ビデオ・ラインのアクティブ期
間の終わりにて挿入する。タイミング基準信号（ＴＲ
Ｓ）として知られているＦＡＷは、発生することのない
か、非常にまれにしか発生しない１０ビットのデジタル
複合ビデオ形式の一連のビットでもよいし、４０ビット
・シーケンスでもよい。
ビデオ信号を分配するのが一般的である。既知の直列デ
ジタル・ビデオ形式において、１４．３ＭＨｚの周波数
で複合アナログビデオ信号をサンプリングして、各ビデ
オ・ラインを９１０個のサンプルに分解する。この９１
０個のサンプルの内、７６８個はアクティブな期間中に
生じる。１４３メガビット／秒のビット・レートで、各
サンプル値を１０ビットに量子化する。フレーム・アラ
イメント・ワード（ＦＡＷ）を直列デジタル・コンポー
ネント・ビデオ信号の各ビデオ・ラインのアクティブ期
間の終わりにて挿入する。タイミング基準信号（ＴＲ
Ｓ）として知られているＦＡＷは、発生することのない
か、非常にまれにしか発生しない１０ビットのデジタル
複合ビデオ形式の一連のビットでもよいし、４０ビット
・シーケンスでもよい。
【０００６】
【発明が解決しようとする課題】直列デジタル複合ビデ
オ信号において、ＴＲＳは、アナログ・ビデオ信号内の
水平同期パルスと同じ周波数で発生する。ＴＲＳが前の
ＴＲＳに対して早すぎるか遅すぎて発生すると、この信
号による表示が劣化する。２つの直列デジタル複合ビデ
オ信号間を同期して切り替えるためには、出力信号の連
続したＴＲＳ間の間隔を一定に維持する必要がある。こ
れは、切り替えられた信号の相対的なタイミング差を、
ビット周期の４分の１を越さない時間に制限しなければ
ならないことを意味する。直列デジタル複合ビデオ信号
にとって、これは９００〜１７５０ピコ秒の時間に相当
する。
オ信号において、ＴＲＳは、アナログ・ビデオ信号内の
水平同期パルスと同じ周波数で発生する。ＴＲＳが前の
ＴＲＳに対して早すぎるか遅すぎて発生すると、この信
号による表示が劣化する。２つの直列デジタル複合ビデ
オ信号間を同期して切り替えるためには、出力信号の連
続したＴＲＳ間の間隔を一定に維持する必要がある。こ
れは、切り替えられた信号の相対的なタイミング差を、
ビット周期の４分の１を越さない時間に制限しなければ
ならないことを意味する。直列デジタル複合ビデオ信号
にとって、これは９００〜１７５０ピコ秒の時間に相当
する。
【０００７】スイッチング・マトリックスの出力におけ
るアナログ・ビデオ信号又は並列デジタル・ビデオ信号
のタイミングを適切に維持する従来の方法では、入力に
おけるビット同期を達成するために、スイッチング・マ
トリックスの入力端子でのタイミングを調整していた。
しかし、高速信号により、マトリックスの種々の経路長
により、許容できない異なる遅延が生じた。
るアナログ・ビデオ信号又は並列デジタル・ビデオ信号
のタイミングを適切に維持する従来の方法では、入力に
おけるビット同期を達成するために、スイッチング・マ
トリックスの入力端子でのタイミングを調整していた。
しかし、高速信号により、マトリックスの種々の経路長
により、許容できない異なる遅延が生じた。
【０００８】したがって、本発明の目的は、スイッチン
グ・マトリックスの入力におけるデジタル信号の厳しい
同期条件と、このマトリックスの伝搬における厳しい同
期条件とを緩和すると共に、出力における同期を確実に
維持するデジタル信号用スイッチング装置の提供にあ
る。
グ・マトリックスの入力におけるデジタル信号の厳しい
同期条件と、このマトリックスの伝搬における厳しい同
期条件とを緩和すると共に、出力における同期を確実に
維持するデジタル信号用スイッチング装置の提供にあ
る。
【０００９】
【課題を解決するための手段】本発明の好適な実施例
は、スイッチング・マトリックスの所定の入力からの出
力端に受けたデジタル・ビデオ信号を、外部タイミング
基準のＨ以内に充分同期させることができる。なお、Ｈ
は、水平同期信号の周期である。
は、スイッチング・マトリックスの所定の入力からの出
力端に受けたデジタル・ビデオ信号を、外部タイミング
基準のＨ以内に充分同期させることができる。なお、Ｈ
は、水平同期信号の周期である。
【００１０】本発明の第１の観点によれば、スイッチン
グ装置は、公称的には均一な期間の連続したフレームで
夫々構成されたデータ信号の各々を受ける少なくとも第
１及び第２入力端子と、少なくとも１個の出力端子と、
第１入力端子又は第２入力端子の何れかを出力端子に選
択的に接続する手段とを具えている。この装置は、ま
た、スイッチの出力端子に接続された入力端子と、出力
端子とを有するタイミング回路も具えている。タイミン
グ回路は、その入力端子に受けたデータ信号を出力端子
に伝送する。そして、タイミング回路の出力端子のデー
タ信号がほぼ均一なフレーム・レートを維持するよう
に、その入力端子のデータ信号に応答して、その入力端
子の信号に伝搬遅延を与える。
グ装置は、公称的には均一な期間の連続したフレームで
夫々構成されたデータ信号の各々を受ける少なくとも第
１及び第２入力端子と、少なくとも１個の出力端子と、
第１入力端子又は第２入力端子の何れかを出力端子に選
択的に接続する手段とを具えている。この装置は、ま
た、スイッチの出力端子に接続された入力端子と、出力
端子とを有するタイミング回路も具えている。タイミン
グ回路は、その入力端子に受けたデータ信号を出力端子
に伝送する。そして、タイミング回路の出力端子のデー
タ信号がほぼ均一なフレーム・レートを維持するよう
に、その入力端子のデータ信号に応答して、その入力端
子の信号に伝搬遅延を与える。
【００１１】本発明の第２の観点によれば、同期コード
が周期的に発生する同期信号と、公称期間が同期コード
の周期と等しい連続したフレーム（各フレームはフレー
ム・アライメント・ワードＦＡＷを含んでいる）から成
るデジタル信号との間の所定タイミング関係を保持する
回路は、デジタル信号を受けるように接続された遅延手
段を含んでおり、この遅延手段は、その遅延手段を通過
するデジタル信号の伝搬遅延を制御可能とするように選
択的に調整可能である。また、所定タイミングを保持す
る回路は、デジタル信号内のフレーム・アライメント・
ワードを検出するＦＡＷ検出手段と、同期コードの発生
時点とＦＡＷ検出手段がフレーム・アライメント・ワー
ドを検出する時点との経過時間を測定する時間測定手段
と、この時間測定手段に応答して遅延手段による遅延を
調整する遅延調整手段とを具えている。
が周期的に発生する同期信号と、公称期間が同期コード
の周期と等しい連続したフレーム（各フレームはフレー
ム・アライメント・ワードＦＡＷを含んでいる）から成
るデジタル信号との間の所定タイミング関係を保持する
回路は、デジタル信号を受けるように接続された遅延手
段を含んでおり、この遅延手段は、その遅延手段を通過
するデジタル信号の伝搬遅延を制御可能とするように選
択的に調整可能である。また、所定タイミングを保持す
る回路は、デジタル信号内のフレーム・アライメント・
ワードを検出するＦＡＷ検出手段と、同期コードの発生
時点とＦＡＷ検出手段がフレーム・アライメント・ワー
ドを検出する時点との経過時間を測定する時間測定手段
と、この時間測定手段に応答して遅延手段による遅延を
調整する遅延調整手段とを具えている。
【００１２】本発明の第３の観点によれば、各フレーム
がフレーム・アライメント・ワードを含んでいる公称的
に均一な期間の連続したフレームから構成されたデジタ
ル信号を選択的に遅延させる回路は、デジタル信号を受
けるように接続された遅延手段を含んでおり、この遅延
手段は、その遅延手段を通過するデジタル信号の伝搬遅
延を制御可能とするように選択的に調整可能である。ま
た、この遅延を行う回路は、遅延手段に供給されたデジ
タル信号内のフレーム・アライメント・ワードの発生を
検出するＦＡＷ検出手段と、第１フレーム・アライメン
ト・ワードの発生からＦＡＷ検出手段が第２フレーム・
アライメント・ワードを検出するまでの経過時間を測定
する時間測定手段と、この時間測定手段に応答して遅延
手段による遅延を調整する遅延調整手段とを具えてい
る。
がフレーム・アライメント・ワードを含んでいる公称的
に均一な期間の連続したフレームから構成されたデジタ
ル信号を選択的に遅延させる回路は、デジタル信号を受
けるように接続された遅延手段を含んでおり、この遅延
手段は、その遅延手段を通過するデジタル信号の伝搬遅
延を制御可能とするように選択的に調整可能である。ま
た、この遅延を行う回路は、遅延手段に供給されたデジ
タル信号内のフレーム・アライメント・ワードの発生を
検出するＦＡＷ検出手段と、第１フレーム・アライメン
ト・ワードの発生からＦＡＷ検出手段が第２フレーム・
アライメント・ワードを検出するまでの経過時間を測定
する時間測定手段と、この時間測定手段に応答して遅延
手段による遅延を調整する遅延調整手段とを具えてい
る。
【００１３】
【実施例】本発明をより良く理解すると共に、本発明が
どのように作用するかを説明するために、添付図を参照
して本発明の実施例を説明する。なお、添付図におい
て、回路は簡略化した示してある。よって、ロジック信
号が適切にタイミング合わせされるのを確実にするため
の遅延などのように当業者に明らかな通常の機能や必要
性については図示しない。
どのように作用するかを説明するために、添付図を参照
して本発明の実施例を説明する。なお、添付図におい
て、回路は簡略化した示してある。よって、ロジック信
号が適切にタイミング合わせされるのを確実にするため
の遅延などのように当業者に明らかな通常の機能や必要
性については図示しない。
【００１４】図１は、本発明を実施したスイッチング装
置のブロック図である。この図１に示すスイッチング装
置は、ｎ個１組の入力端子６Ａ〜６Ｅと、ｍ個１組の出
力端子１０とを有するｎ×ｍスイッチング・マトリック
ス（スイッチ）２を具えている。図１は、５個の入力端
子と５個の出力端子とを示しているが、これは単なる例
示に過ぎず、スイッチング・マトリックスは、５個より
多くの入力端子と５個より多い出力端子とを有すること
ができる。
置のブロック図である。この図１に示すスイッチング装
置は、ｎ個１組の入力端子６Ａ〜６Ｅと、ｍ個１組の出
力端子１０とを有するｎ×ｍスイッチング・マトリック
ス（スイッチ）２を具えている。図１は、５個の入力端
子と５個の出力端子とを示しているが、これは単なる例
示に過ぎず、スイッチング・マトリックスは、５個より
多くの入力端子と５個より多い出力端子とを有すること
ができる。
【００１５】図１は、外部基準（ＲＥＦ）信号を発生す
るマスタ同期発生器８も示している。この外部基準信号
は、クロック・レートが１４３ＭＨｚであり、タイミン
グ基準信号（ＴＲＳ）を含んでいる。ＴＲＳは、その周
波数が約１５．７ＫＨｚであり、４０ビットのシーケン
スで構成されている。外部基準信号は「ハウス同期」で
あり、スイッチング装置が設置される製作施設における
時間基準として作用する。マスタ同期発生器８は、信号
源タイミング基準（ＳＴＲ）信号も発生する。この信号
源タイミング基準信号は、外部基準信号と同じである
が、外部基準信号に対して所定期間τだけそのタイミン
グが進んでいる。信号源タイミング基準信号をビデオ信
号源１２Ａ〜１２Ｅに供給する。ビデオ信号源の各々
は、直列デジタル形式の複合ビデオ信号を発生する。各
水平ラインのアクティブ期間中には、各々が１０ビット
のデータ・ワードが７６８個含まれる。非アクティブに
おいては、各２つの連続的なアクティブ期間の間の期間
はＴＲＳである。信号源１２Ａ〜１２Ｅは、信号源タイ
ミング基準信号に対してゼロ遅延でビデオ信号を発生す
る。よって、各信号源１２において、ビデオ信号のＴＲ
Ｓは、信号源タイミング基準信号のＴＲＳと一致する。
信号源１２Ａ〜１２Ｅが発生したビデオ信号をスイッチ
ング・マトリックス２の入力端子６Ａ〜７６Ｅの各々に
供給する。
るマスタ同期発生器８も示している。この外部基準信号
は、クロック・レートが１４３ＭＨｚであり、タイミン
グ基準信号（ＴＲＳ）を含んでいる。ＴＲＳは、その周
波数が約１５．７ＫＨｚであり、４０ビットのシーケン
スで構成されている。外部基準信号は「ハウス同期」で
あり、スイッチング装置が設置される製作施設における
時間基準として作用する。マスタ同期発生器８は、信号
源タイミング基準（ＳＴＲ）信号も発生する。この信号
源タイミング基準信号は、外部基準信号と同じである
が、外部基準信号に対して所定期間τだけそのタイミン
グが進んでいる。信号源タイミング基準信号をビデオ信
号源１２Ａ〜１２Ｅに供給する。ビデオ信号源の各々
は、直列デジタル形式の複合ビデオ信号を発生する。各
水平ラインのアクティブ期間中には、各々が１０ビット
のデータ・ワードが７６８個含まれる。非アクティブに
おいては、各２つの連続的なアクティブ期間の間の期間
はＴＲＳである。信号源１２Ａ〜１２Ｅは、信号源タイ
ミング基準信号に対してゼロ遅延でビデオ信号を発生す
る。よって、各信号源１２において、ビデオ信号のＴＲ
Ｓは、信号源タイミング基準信号のＴＲＳと一致する。
信号源１２Ａ〜１２Ｅが発生したビデオ信号をスイッチ
ング・マトリックス２の入力端子６Ａ〜７６Ｅの各々に
供給する。
【００１６】ユーザ・インタフェース（Ｉ／Ｆ）１８
は、入力端子６を選択すると共に出力端子１０のサブセ
ットを特定するコマンドを発生する。構成制御器２２
は、ユーザ・インタフェース１８が発生したコマンドに
応答し、スイッチング・マトリックスが選択された入力
端子を出力端子の特定のサブセットに接続するように、
スイッチング・マトリックスを構成する。選択された信
号源が供給するビデオ信号を出力端子１０のサブセット
に分配するので、各出力端子がビデオ信号を受ける。そ
の後、ユーザ・インタフェースは、出力端子の特定のサ
ブセットに接続する異なる入力端子を選択するコマンド
を発生する。制御器２２は、ビデオ・フレームのライン
１０の開始にて、スイッチング・マトリックスを再構成
することにより、かかるコマンドに応答するので、スイ
ッチング・マトリックスは新たな入力端子を出力端子の
特定のサブセットに接続する。
は、入力端子６を選択すると共に出力端子１０のサブセ
ットを特定するコマンドを発生する。構成制御器２２
は、ユーザ・インタフェース１８が発生したコマンドに
応答し、スイッチング・マトリックスが選択された入力
端子を出力端子の特定のサブセットに接続するように、
スイッチング・マトリックスを構成する。選択された信
号源が供給するビデオ信号を出力端子１０のサブセット
に分配するので、各出力端子がビデオ信号を受ける。そ
の後、ユーザ・インタフェースは、出力端子の特定のサ
ブセットに接続する異なる入力端子を選択するコマンド
を発生する。制御器２２は、ビデオ・フレームのライン
１０の開始にて、スイッチング・マトリックスを再構成
することにより、かかるコマンドに応答するので、スイ
ッチング・マトリックスは新たな入力端子を出力端子の
特定のサブセットに接続する。
【００１７】自動タイミング回路２６を介して、出力端
子１０を端子２８に接続する。これら端子２８は、レシ
ーバ３０に夫々接続されている。各回路２６は、端子１
０で受けた信号を端子２８に伝搬するが、これら信号に
対して制御された遅延を与える。後述の目的のために、
信号源１２からスイッチング・マトリックスの出力端子
１０までの伝搬遅延（即ち、ケーブルの長さ及びその他
の要素による遅延でありスイッチング・マトリックスの
遅延も含んだ遅延）の範囲をｔmin からｔmaxまでと
し、その平均をｔm とし、ｔm ＝（ｔmax ＋ｔmin ）／
２となるように遅延を分配すると仮定する。また、（ｔ
max ＋ｔmin ）＝Ｈと仮定すると共に、τをｔm ＋Ｈ／
２に等しいと仮定する。
子１０を端子２８に接続する。これら端子２８は、レシ
ーバ３０に夫々接続されている。各回路２６は、端子１
０で受けた信号を端子２８に伝搬するが、これら信号に
対して制御された遅延を与える。後述の目的のために、
信号源１２からスイッチング・マトリックスの出力端子
１０までの伝搬遅延（即ち、ケーブルの長さ及びその他
の要素による遅延でありスイッチング・マトリックスの
遅延も含んだ遅延）の範囲をｔmin からｔmaxまでと
し、その平均をｔm とし、ｔm ＝（ｔmax ＋ｔmin ）／
２となるように遅延を分配すると仮定する。また、（ｔ
max ＋ｔmin ）＝Ｈと仮定すると共に、τをｔm ＋Ｈ／
２に等しいと仮定する。
【００１８】外部基準（ＲＥＦ）信号を自動タイミング
回路２６に供給する。マスタ同期発生器及び自動タイミ
ング回路間のケーブル伝搬遅延は無視できると仮定す
る。よって、信号源１２Ａが発生するビデオ信号の所定
ラインの終わりにおけるＴＲＳは、例えば、外部基準信
号の対応するＴＲＳが自動タイミング回路に達する前
に、０からＨの期間内で、スイッチング・マトリックス
の任意の選択した出力端子１０に達する。しかし、特定
の出力端子１０が受けたビデオ信号は、システム・クロ
ックに対してタイミングが合っていない。
回路２６に供給する。マスタ同期発生器及び自動タイミ
ング回路間のケーブル伝搬遅延は無視できると仮定す
る。よって、信号源１２Ａが発生するビデオ信号の所定
ラインの終わりにおけるＴＲＳは、例えば、外部基準信
号の対応するＴＲＳが自動タイミング回路に達する前
に、０からＨの期間内で、スイッチング・マトリックス
の任意の選択した出力端子１０に達する。しかし、特定
の出力端子１０が受けたビデオ信号は、システム・クロ
ックに対してタイミングが合っていない。
【００１９】図２は、自動タイミング回路２６の１個の
詳細を示している。外部基準信号をタイミング発生器３
２に供給する。このタイミング発生器３２は、１４．３
ＭＨｚのピクセル・クロック信号ＣＬＫと、ＴＲＳ及び
ブランキングを含んだデジタル黒バースト信号ＤＢＢと
を発生する。ピクセル・クロック信号ＣＬＫ及びデジタ
ル黒バースト信号ＤＢＢは、外部基準信号に対してタイ
ミングが合っている。タイミング発生器は、基準ＴＲＳ
信号ＴＲＳも発生する。この信号は、外部基準信号のＴ
ＲＳと一致したＴＲＳを含んでいる。
詳細を示している。外部基準信号をタイミング発生器３
２に供給する。このタイミング発生器３２は、１４．３
ＭＨｚのピクセル・クロック信号ＣＬＫと、ＴＲＳ及び
ブランキングを含んだデジタル黒バースト信号ＤＢＢと
を発生する。ピクセル・クロック信号ＣＬＫ及びデジタ
ル黒バースト信号ＤＢＢは、外部基準信号に対してタイ
ミングが合っている。タイミング発生器は、基準ＴＲＳ
信号ＴＲＳも発生する。この信号は、外部基準信号のＴ
ＲＳと一致したＴＲＳを含んでいる。
【００２０】自動タイミング回路が受けたタイミングの
合わない直列デジタル・ビデオ信号を直列並列（Ｓ／
Ｐ）変換器３４に供給する。この直列並列変換器は、ク
ロック回復回路（図示せず）を含んでいる。クロック回
復回路は、タイミングが合わない直列デジタル・ビデオ
信号からクロック情報を回復し、このクロック情報を用
いて、直列デジタル・ビデオ信号を形成する１０ビット
直列ワードを取り込む。ビデオ及びＴＲＳを含んだ１０
ビット・データ・ワードは、ピクセル・クロック信号Ｃ
ＬＫの制御により、１０ビット幅のデータ・バス４６に
並列形式で出力される。このデータ・バス４６は、ライ
ン遅延器４０の入力ポート４２に接続される。このデー
タ・ワードは、ライン遅延器４０に順次ロードされる。
このライン遅延器は、その入力ポートに受けたビデオ信
号を選択した時間だけ遅延し、遅延したビデオ信号を出
力ポート４８に出力する。ライン遅延器４０は、９１０
×１０の蓄積位置を有する可変長ＦＩＦＯ（ファースト
・イン・ファースト・アウト）シフト・レジスタとして
動作する。これら蓄積位置を介して、データ・ワードは
ピクセル・クロックに応答してステップ状に進む。ライ
ン遅延器の出力ポートは、ポインタ入力端６８が受けた
ポインタに応答して、ライン遅延器の蓄積位置の任意の
１個をタップできる。かかるライン遅延器は市販されて
いる。このライン遅延器の出力ポートをマルチプレクサ
（ＭＵＸ）１００の一方の入力端に接続する。このマル
チプレクサの第２入力端は、タイミング発生器３２から
のデジタル黒バースト信号ＤＢＢを受ける。マルチプレ
クサ１００の出力端は、並列直列（Ｐ／Ｓ）変換器１０
８を介して端子２８に接続する。好適には、並列直列変
換器１０８は、タイミング・エラーを生じるのを防止す
るため、外部基準信号に応答して動作する。
合わない直列デジタル・ビデオ信号を直列並列（Ｓ／
Ｐ）変換器３４に供給する。この直列並列変換器は、ク
ロック回復回路（図示せず）を含んでいる。クロック回
復回路は、タイミングが合わない直列デジタル・ビデオ
信号からクロック情報を回復し、このクロック情報を用
いて、直列デジタル・ビデオ信号を形成する１０ビット
直列ワードを取り込む。ビデオ及びＴＲＳを含んだ１０
ビット・データ・ワードは、ピクセル・クロック信号Ｃ
ＬＫの制御により、１０ビット幅のデータ・バス４６に
並列形式で出力される。このデータ・バス４６は、ライ
ン遅延器４０の入力ポート４２に接続される。このデー
タ・ワードは、ライン遅延器４０に順次ロードされる。
このライン遅延器は、その入力ポートに受けたビデオ信
号を選択した時間だけ遅延し、遅延したビデオ信号を出
力ポート４８に出力する。ライン遅延器４０は、９１０
×１０の蓄積位置を有する可変長ＦＩＦＯ（ファースト
・イン・ファースト・アウト）シフト・レジスタとして
動作する。これら蓄積位置を介して、データ・ワードは
ピクセル・クロックに応答してステップ状に進む。ライ
ン遅延器の出力ポートは、ポインタ入力端６８が受けた
ポインタに応答して、ライン遅延器の蓄積位置の任意の
１個をタップできる。かかるライン遅延器は市販されて
いる。このライン遅延器の出力ポートをマルチプレクサ
（ＭＵＸ）１００の一方の入力端に接続する。このマル
チプレクサの第２入力端は、タイミング発生器３２から
のデジタル黒バースト信号ＤＢＢを受ける。マルチプレ
クサ１００の出力端は、並列直列（Ｐ／Ｓ）変換器１０
８を介して端子２８に接続する。好適には、並列直列変
換器１０８は、タイミング・エラーを生じるのを防止す
るため、外部基準信号に応答して動作する。
【００２１】タイミングの合っていない並列ビデオ信号
をタイミング制御回路３８にも供給する。このタイミン
グ制御回路３８は、ライン遅延器４０がビデオ信号を遅
延させる量を制御する。タイミング制御回路３８は、数
ポインタを蓄積するポインタ・レジスタ７４を含んでい
る。ポインタ・レジスタ７４の出力端は、ライン遅延器
４０のポインタ入力端６８に接続する。よって、レジス
タ７４に蓄積された現在のポインタがライン遅延器の位
置を選択し、ライン遅延器は出力ポート４８をタップす
るので、ライン遅延器による遅延を制御する。
をタイミング制御回路３８にも供給する。このタイミン
グ制御回路３８は、ライン遅延器４０がビデオ信号を遅
延させる量を制御する。タイミング制御回路３８は、数
ポインタを蓄積するポインタ・レジスタ７４を含んでい
る。ポインタ・レジスタ７４の出力端は、ライン遅延器
４０のポインタ入力端６８に接続する。よって、レジス
タ７４に蓄積された現在のポインタがライン遅延器の位
置を選択し、ライン遅延器は出力ポート４８をタップす
るので、ライン遅延器による遅延を制御する。
【００２２】タイミング制御回路３８は、カウンタ１１
２も含んでおり、このカウンタはタイミング発生器３２
が発生するピクセル・クロックを計数する。比較器５２
は、バス４６の４つのデータ・ワードの各シーケンスを
局部的ＴＲＳパターン信号源５０の出力信号と比較し
て、入力データ・バス４６がＴＲＳ信号を受ける時点を
検出する。局部的ＴＲＳパターン信号源は、ＴＲＳ信号
の４０ビット・シーケンスに対応する４つの１０ビット
ワードを発生する。バス４６がＴＲＳ信号を受けると、
比較器５２はロジック１の出力を発生する。比較器５２
の出力端はアンド・ゲート９２の一方の入力端、加算器
７６及び減算器７８のイネーブル入力端、マルチプレク
サ制御ロジック１０６の入力端、並びにカウンタ１１２
のストップ入力端に接続される。
２も含んでおり、このカウンタはタイミング発生器３２
が発生するピクセル・クロックを計数する。比較器５２
は、バス４６の４つのデータ・ワードの各シーケンスを
局部的ＴＲＳパターン信号源５０の出力信号と比較し
て、入力データ・バス４６がＴＲＳ信号を受ける時点を
検出する。局部的ＴＲＳパターン信号源は、ＴＲＳ信号
の４０ビット・シーケンスに対応する４つの１０ビット
ワードを発生する。バス４６がＴＲＳ信号を受けると、
比較器５２はロジック１の出力を発生する。比較器５２
の出力端はアンド・ゲート９２の一方の入力端、加算器
７６及び減算器７８のイネーブル入力端、マルチプレク
サ制御ロジック１０６の入力端、並びにカウンタ１１２
のストップ入力端に接続される。
【００２３】タイミング発生器３２が発生する基準ＴＲ
Ｓ信号ＴＲＳ及び局部的ＴＲＳパターン信号源５０のＴ
ＲＳパターン（直列形式）を比較器１１０に供給し、基
準ＴＲＳ信号が検出されると、この比較器１１０が出力
を発生する。比較器１１０の出力信号が発生する度に、
カウンタ１１２をリセットする。よって、カウンタ１１
２が、前の基準ＴＲＳ信号が発生後のクロック・パルス
の数（ＲＣＮＴ）を計数する。
Ｓ信号ＴＲＳ及び局部的ＴＲＳパターン信号源５０のＴ
ＲＳパターン（直列形式）を比較器１１０に供給し、基
準ＴＲＳ信号が検出されると、この比較器１１０が出力
を発生する。比較器１１０の出力信号が発生する度に、
カウンタ１１２をリセットする。よって、カウンタ１１
２が、前の基準ＴＲＳ信号が発生後のクロック・パルス
の数（ＲＣＮＴ）を計数する。
【００２４】マルチプレクサ１００内の伝搬遅延が１ク
ロック期間であり、並列直列変換器１０８内の遅延が３
クロック期間ならば、データＴＲＳがバス４６に検出さ
れた後、（ポインタ＋４）クロック期間だけ、データＴ
ＲＳが出力端子２８に達する。
ロック期間であり、並列直列変換器１０８内の遅延が３
クロック期間ならば、データＴＲＳがバス４６に検出さ
れた後、（ポインタ＋４）クロック期間だけ、データＴ
ＲＳが出力端子２８に達する。
【００２５】カウンタ１１２の出力信号を加算器１１６
の一方の入力端に供給する。加算器１１６は、定数４及
びポインタ・レジスタ７４に蓄積された数ポインタも受
け、出力（ＲＣＮＴ＋ポインタ＋４）を発生する。加算
器１１６の出力信号を減算器７０の一方の入力端に供給
する。この減算器７０は、他方の入力端に数ＬＣＮＴ
（ビデオ信号の１ライン内のデータ・ワードの数、即
ち、この例の場合９１０）を受ける。減算器７０は、Ｌ
ＣＮＴから（ＲＣＮＴ＋ポインタ＋４）を減算し、その
結果の絶対値を発生する。比較器６６は、数ＬＣＮＴ
（入力Ａ）と（ＲＣＮＴ＋ポインタ＋４）とを比較す
る。比較器６６は、マルチプレクサ制御ロジック１０６
に接続されたＡ＝Ｂ出力端（Ａ＝Ｂの時に出力を発生す
る端子）及びＡ＞Ｂ出力端（Ａ＞Ｂの時に出力を発生す
る端子）を有する。比較器６６のＡ＝Ｂ出力端を、アン
ド・ゲート９２の反転入力端にも接続する。
の一方の入力端に供給する。加算器１１６は、定数４及
びポインタ・レジスタ７４に蓄積された数ポインタも受
け、出力（ＲＣＮＴ＋ポインタ＋４）を発生する。加算
器１１６の出力信号を減算器７０の一方の入力端に供給
する。この減算器７０は、他方の入力端に数ＬＣＮＴ
（ビデオ信号の１ライン内のデータ・ワードの数、即
ち、この例の場合９１０）を受ける。減算器７０は、Ｌ
ＣＮＴから（ＲＣＮＴ＋ポインタ＋４）を減算し、その
結果の絶対値を発生する。比較器６６は、数ＬＣＮＴ
（入力Ａ）と（ＲＣＮＴ＋ポインタ＋４）とを比較す
る。比較器６６は、マルチプレクサ制御ロジック１０６
に接続されたＡ＝Ｂ出力端（Ａ＝Ｂの時に出力を発生す
る端子）及びＡ＞Ｂ出力端（Ａ＞Ｂの時に出力を発生す
る端子）を有する。比較器６６のＡ＝Ｂ出力端を、アン
ド・ゲート９２の反転入力端にも接続する。
【００２６】加算器７６及び減算器７８の各々は、ポイ
ンタ・レジスタ７４に蓄積された数ポインタ及び減算器
７０の出力信号の両方を入力として受ける。加算器７６
及び減算器７８の出力端は、マルチプレクサ８８の夫々
の入力端に接続される。マルチプレクサ８８の出力信号
をポインタ・レジスタ７４に供給するが、これは、アン
ド・ゲート９２の出力信号に応答してロードされる。比
較器６６のＡ＝Ｂ出力信号がロジック０ならば、アンド
・ゲート９２は、比較器５２の１出力信号に応答して、
１出力信号を発生する。よって、（ＲＣＮＴ＋ポインタ
＋４）がＬＣＮＴに等しいときにデータＴＲＳが検出さ
れない限り（この場合、ポインタ・レジスタ７４に蓄積
された数は、変更されずに維持される）、データＴＲＳ
が検出されたとき、加算器７６又は減算器７８の出力信
号がポインタ・レジスタ７４にロードされる。
ンタ・レジスタ７４に蓄積された数ポインタ及び減算器
７０の出力信号の両方を入力として受ける。加算器７６
及び減算器７８の出力端は、マルチプレクサ８８の夫々
の入力端に接続される。マルチプレクサ８８の出力信号
をポインタ・レジスタ７４に供給するが、これは、アン
ド・ゲート９２の出力信号に応答してロードされる。比
較器６６のＡ＝Ｂ出力信号がロジック０ならば、アンド
・ゲート９２は、比較器５２の１出力信号に応答して、
１出力信号を発生する。よって、（ＲＣＮＴ＋ポインタ
＋４）がＬＣＮＴに等しいときにデータＴＲＳが検出さ
れない限り（この場合、ポインタ・レジスタ７４に蓄積
された数は、変更されずに維持される）、データＴＲＳ
が検出されたとき、加算器７６又は減算器７８の出力信
号がポインタ・レジスタ７４にロードされる。
【００２７】マルチプレクサ制御ロジック１０６は、そ
の可変入力信号に応答して、マルチプレクサ８８及び１
００の状態を制御する。マルチプレクサ制御ロジック１
０６は、３つの可能な動作モードがある。次に、この点
を考察する。
の可変入力信号に応答して、マルチプレクサ８８及び１
００の状態を制御する。マルチプレクサ制御ロジック１
０６は、３つの可能な動作モードがある。次に、この点
を考察する。
【００２８】対応する基準信号ＴＲＳと一致するデータ
ＴＲＳに対して、ポインタを４５５に設定することによ
り、本装置は初期化される。これは、基準ＴＲＳ信号を
比較器５２のＡ入力端に切り替えると共に、４５５をポ
インタ・レジスタ７４にロードすることにより達成され
る。その後、カウンタ１１２に累積された計数ＲＣＮＴ
が（ＬＣＮＴ＋ポインタ＋４）に等しいときに比較器５
２がデータＴＲＳを検出して、加算器１１６の出力信号
がＬＣＮＴであると、データＴＲＳは時間通りと見做せ
る。比較器５２が出力を発生するとき、比較器６６のＡ
＝Ｂ出力信号はロジック１であり、Ａ＞Ｂ出力信号はロ
ジック０である。この場合、マルチプレクサ１００は、
ライン遅延器４０を選択する。比較器６６のＡ＝Ｂ出力
信号は、新たなポインタ値がポインタ・レジスタ７４に
ロードされるのを防ぐので、現在のポインタ値が変化し
ないで残る。カウンタ１１２の計数がＬＣＮＴに達する
と、即ち、前の基準ＴＲＳの検出からのクロック期間数
がＬＣＮＴ、この例の場合９１０に等しいと、データＴ
ＲＳが出力端子２８に到達する。よって、データＴＲＳ
は、次の基準ＴＲＳの発生と同時に出力端子２８に現れ
る。
ＴＲＳに対して、ポインタを４５５に設定することによ
り、本装置は初期化される。これは、基準ＴＲＳ信号を
比較器５２のＡ入力端に切り替えると共に、４５５をポ
インタ・レジスタ７４にロードすることにより達成され
る。その後、カウンタ１１２に累積された計数ＲＣＮＴ
が（ＬＣＮＴ＋ポインタ＋４）に等しいときに比較器５
２がデータＴＲＳを検出して、加算器１１６の出力信号
がＬＣＮＴであると、データＴＲＳは時間通りと見做せ
る。比較器５２が出力を発生するとき、比較器６６のＡ
＝Ｂ出力信号はロジック１であり、Ａ＞Ｂ出力信号はロ
ジック０である。この場合、マルチプレクサ１００は、
ライン遅延器４０を選択する。比較器６６のＡ＝Ｂ出力
信号は、新たなポインタ値がポインタ・レジスタ７４に
ロードされるのを防ぐので、現在のポインタ値が変化し
ないで残る。カウンタ１１２の計数がＬＣＮＴに達する
と、即ち、前の基準ＴＲＳの検出からのクロック期間数
がＬＣＮＴ、この例の場合９１０に等しいと、データＴ
ＲＳが出力端子２８に到達する。よって、データＴＲＳ
は、次の基準ＴＲＳの発生と同時に出力端子２８に現れ
る。
【００２９】カウンタ１１２の計数が（ＬＣＮＴ―ポイ
ンタ―４）よりも小さいときに比較器５２がデータＴＲ
Ｓを検出すると、ポインタを調整しない限り、計数がＬ
ＣＮＴに達する前にデータＴＲＳが出力端子２８に到達
するので、データＴＲＳが早いと見做される。比較器５
２の出力信号に応答して、減算器７０の出力信号を加算
器７６及び減算器７８にロードする。マルチプレクサ８
８は加算器７６を選択するので、データＴＲＳが早いだ
けの量を表す数に古いポインタを加算した値に等しい新
たなポインタをポインタ・レジスタ７４にロードする。
例えば、カウンタ１１２に累積された計数が４２０のと
きに、ポインタが４００で、データＴＲＳが検出される
と、ポインタが調整されない限り、計数が８２４のとき
にデータＴＲＳが出力端子２８に到達しているだろう。
加算器１１６の出力（８２４）をＬＣＮＴ（９１０）か
ら減算し、その結果（８６）を現在のポインタ値（４０
０）に加算して、新たなポインタ値（４８６）を導出す
る。カウンタ１１２の出力が９１０に達すると、４９０
クロック期間後にデータＴＲＳが出力端子２８に到達す
る。
ンタ―４）よりも小さいときに比較器５２がデータＴＲ
Ｓを検出すると、ポインタを調整しない限り、計数がＬ
ＣＮＴに達する前にデータＴＲＳが出力端子２８に到達
するので、データＴＲＳが早いと見做される。比較器５
２の出力信号に応答して、減算器７０の出力信号を加算
器７６及び減算器７８にロードする。マルチプレクサ８
８は加算器７６を選択するので、データＴＲＳが早いだ
けの量を表す数に古いポインタを加算した値に等しい新
たなポインタをポインタ・レジスタ７４にロードする。
例えば、カウンタ１１２に累積された計数が４２０のと
きに、ポインタが４００で、データＴＲＳが検出される
と、ポインタが調整されない限り、計数が８２４のとき
にデータＴＲＳが出力端子２８に到達しているだろう。
加算器１１６の出力（８２４）をＬＣＮＴ（９１０）か
ら減算し、その結果（８６）を現在のポインタ値（４０
０）に加算して、新たなポインタ値（４８６）を導出す
る。カウンタ１１２の出力が９１０に達すると、４９０
クロック期間後にデータＴＲＳが出力端子２８に到達す
る。
【００３０】図３は、自動タイミング回路の動作のこの
様子を表す。この図３おいて、上の３つのトレースは外
部基準信号を表し、次の２つのトレースはマトリックス
の入力端子６Ａ及び６Ｂが受けたビデオ信号を表す。こ
れら３つの信号において、ＴＲＳは適切な期間ΔＴ０毎
に発生する。図３の４番目のトレースは、マトリックス
の遅延を無視して、マトリックスの出力端子における信
号を表す。なお、入力端子Ａから入力端子Ｂへの切り替
えは、図示の切り替え点で生じる。図３の下のトレース
は、自動タイミング回路が供給する出力を表す。なお、
ΔＴ１は、切り替え前の自動タイミング回路内の遅延を
表し、ΔＴ２は、切り替え後の自動タイミング回路内の
遅延を表す。遅延の変化はＴＲＳ間の適切な間隔ΔＴ０
を表していることが判るだろう。図３の下のトレース
は、端子Ｂが受けた信号のデータＴＲＳがライン遅延器
４０の出力端に現れるまで、即ち、カウンタ１１２の出
力信号が９１０に達する前の８クロック周期まで、切り
替えが行われた時点から、マルチプレクサ１００がデジ
タル黒バースト信号を選択することを示す。これによ
り、出力端子２８に異常なシーケンスが発生する可能性
を避ける。
様子を表す。この図３おいて、上の３つのトレースは外
部基準信号を表し、次の２つのトレースはマトリックス
の入力端子６Ａ及び６Ｂが受けたビデオ信号を表す。こ
れら３つの信号において、ＴＲＳは適切な期間ΔＴ０毎
に発生する。図３の４番目のトレースは、マトリックス
の遅延を無視して、マトリックスの出力端子における信
号を表す。なお、入力端子Ａから入力端子Ｂへの切り替
えは、図示の切り替え点で生じる。図３の下のトレース
は、自動タイミング回路が供給する出力を表す。なお、
ΔＴ１は、切り替え前の自動タイミング回路内の遅延を
表し、ΔＴ２は、切り替え後の自動タイミング回路内の
遅延を表す。遅延の変化はＴＲＳ間の適切な間隔ΔＴ０
を表していることが判るだろう。図３の下のトレース
は、端子Ｂが受けた信号のデータＴＲＳがライン遅延器
４０の出力端に現れるまで、即ち、カウンタ１１２の出
力信号が９１０に達する前の８クロック周期まで、切り
替えが行われた時点から、マルチプレクサ１００がデジ
タル黒バースト信号を選択することを示す。これによ
り、出力端子２８に異常なシーケンスが発生する可能性
を避ける。
【００３１】データＴＲＳが検出される前に、加算器１
１６の出力信号がＬＣＮＴに達すると、データＴＲＳは
遅いと見做される。これは、ポインタが調整されていな
い限り、カウンタ１１２の出力信号がＬＣＮＴに達した
後まで、データＴＲＳは出力端子２８に到達できないか
らである。例えば、カウンタ１１２の計数値が３５０の
とき、ポインタが６００であり、データＴＲＳが検出さ
れると、９５４の計数値でデータＴＲＳが出力端子２８
に到達（しかし、カウンタ１１２をリセットするためで
ある）するので、データＴＲＳは４４クロック周期だけ
遅い。データＴＲＳが検出されると、減算器７０の出力
信号が加算器７６及び減算器７８にロードされ、マルチ
プレクサ８８は減算器７８を選択する。減算器７０の出
力信号がデータＴＲＳの遅れた量（数）を表し、減算器
７８がこの数を現在のポインタ値から減算し、ライン遅
延器４０による遅延を減らす。異常なシーケンスを避け
るために、ポインタが変化したときからＲＣＮＴがＬＣ
ＮＴ―８に等しくなるまで、マルチプレクサ１００はデ
ジタル黒バースト信号を選択する。この際、ＲＣＮＴ＝
ＬＣＮＴ―３からＲＣＮＴ＝ＬＣＮＴの期間まで、局部
的に発生したＴＲＳが出力端子２８に到達する。
１６の出力信号がＬＣＮＴに達すると、データＴＲＳは
遅いと見做される。これは、ポインタが調整されていな
い限り、カウンタ１１２の出力信号がＬＣＮＴに達した
後まで、データＴＲＳは出力端子２８に到達できないか
らである。例えば、カウンタ１１２の計数値が３５０の
とき、ポインタが６００であり、データＴＲＳが検出さ
れると、９５４の計数値でデータＴＲＳが出力端子２８
に到達（しかし、カウンタ１１２をリセットするためで
ある）するので、データＴＲＳは４４クロック周期だけ
遅い。データＴＲＳが検出されると、減算器７０の出力
信号が加算器７６及び減算器７８にロードされ、マルチ
プレクサ８８は減算器７８を選択する。減算器７０の出
力信号がデータＴＲＳの遅れた量（数）を表し、減算器
７８がこの数を現在のポインタ値から減算し、ライン遅
延器４０による遅延を減らす。異常なシーケンスを避け
るために、ポインタが変化したときからＲＣＮＴがＬＣ
ＮＴ―８に等しくなるまで、マルチプレクサ１００はデ
ジタル黒バースト信号を選択する。この際、ＲＣＮＴ＝
ＬＣＮＴ―３からＲＣＮＴ＝ＬＣＮＴの期間まで、局部
的に発生したＴＲＳが出力端子２８に到達する。
【００３２】図４は、自動タイミング回路の動作のこの
方法を示す。この図４において、異なるトレースは、図
３に関連して参照したのと同じ点における信号を表す。
方法を示す。この図４において、異なるトレースは、図
３に関連して参照したのと同じ点における信号を表す。
【００３３】よって、バースト４６のデータＴＲＳが早
いか、時間通りか、遅いかが判る。また、回路２６の出
力端子の信号は、この信号フォーマットのフレーミング
規則を維持する。さらに、出力ビデオ信号は外部タイミ
ング基準信号に対して同期しており、ドリフトを防げ
る。
いか、時間通りか、遅いかが判る。また、回路２６の出
力端子の信号は、この信号フォーマットのフレーミング
規則を維持する。さらに、出力ビデオ信号は外部タイミ
ング基準信号に対して同期しており、ドリフトを防げ
る。
【００３４】本発明は、上述の特定実施例に限定される
ものではなく、特許請求の範囲及びそれに均等と認めら
れる本発明の要旨から逸脱することなく、種々の変更が
可能なことが理解できよう。例えば、データＴＲＳのタ
イミングを試験し、もし必要ならば、ビデオ信号の各ラ
イン期間中に補正するのが好ましいが、垂直期間中の
み、又は、スイッチング・マトリックス内で切り替えを
行った後のみ、データＴＲＳを試験することも可能であ
る。さらに、タイミング基準を外部信号源や、ビデオ信
号源の１つ、例えば、自動タイミング回路の出力から発
生しなくてもよい。
ものではなく、特許請求の範囲及びそれに均等と認めら
れる本発明の要旨から逸脱することなく、種々の変更が
可能なことが理解できよう。例えば、データＴＲＳのタ
イミングを試験し、もし必要ならば、ビデオ信号の各ラ
イン期間中に補正するのが好ましいが、垂直期間中の
み、又は、スイッチング・マトリックス内で切り替えを
行った後のみ、データＴＲＳを試験することも可能であ
る。さらに、タイミング基準を外部信号源や、ビデオ信
号源の１つ、例えば、自動タイミング回路の出力から発
生しなくてもよい。
【００３５】上述の実施例において、自動タイミング回
路がデジタル・ビデオ信号のライン間を区別できないの
で、最大補正レンジは±Ｈ／２に制限される。±Ｈ／２
より大きなタイミング・エラーにより、システムは位相
が外れて１ラインにロックする。ＴＲＳは、それに関連
したライン識別数を有して、現在のライン数を指示する
場合、ライン識別数をデコードして、過度のタイミング
・エラーによる曖昧さを防ぐ。この方法において、補正
レンジを多数の水平ラインにまで広げることができる。
しかし、これは一般的には不要である。その理由は、ス
イッチング・マトリックスを通過する経路長の差及び／
又はマトリックスへの入力信号のタイミングの差により
補正すべきエラーが、通常小さいからである。
路がデジタル・ビデオ信号のライン間を区別できないの
で、最大補正レンジは±Ｈ／２に制限される。±Ｈ／２
より大きなタイミング・エラーにより、システムは位相
が外れて１ラインにロックする。ＴＲＳは、それに関連
したライン識別数を有して、現在のライン数を指示する
場合、ライン識別数をデコードして、過度のタイミング
・エラーによる曖昧さを防ぐ。この方法において、補正
レンジを多数の水平ラインにまで広げることができる。
しかし、これは一般的には不要である。その理由は、ス
イッチング・マトリックスを通過する経路長の差及び／
又はマトリックスへの入力信号のタイミングの差により
補正すべきエラーが、通常小さいからである。
【００３６】上述では、信号源１２Ａ〜１２Ｆは、信号
源タイミング基準に対して遅延のないビデオ信号を発生
するとした。この記述は、テレビジョン・カメラ及びビ
デオ・テープ・レコーダでは有効である。しかし、他の
ビデオ信号源は、信号源タイミング基準に対して遅延し
たビデオ信号を発生する。そして、信号源タイミング基
準の進みを増やすことにより、この遅延を解消する必要
がある。
源タイミング基準に対して遅延のないビデオ信号を発生
するとした。この記述は、テレビジョン・カメラ及びビ
デオ・テープ・レコーダでは有効である。しかし、他の
ビデオ信号源は、信号源タイミング基準に対して遅延し
たビデオ信号を発生する。そして、信号源タイミング基
準の進みを増やすことにより、この遅延を解消する必要
がある。
【００３７】複合デジタル・ビデオ信号に関連して本発
明を説明したが、本発明は他のホーマットのデジタル・
ビデオ信号にも適用できる。例えば、本発明をコンポー
ネント・デジタル・ビデオ信号のタイミング合わせに適
用してもよい。この際、フレーム・アライメント・ワー
ドは、各アクティブ・ビデオ期間の終わりと、各アクテ
ィブ・ビデオ期間の初めに存在する。コンポーネント信
号は、複合信号よりもより厳しい条件を受ける。それ
は、コンポーネント信号のデータ構造が非常に複雑であ
るが、タイミング・エラーを除去する原理的が同じため
である。さらに、本発明は、ビデオ信号以外のデジタル
信号にも適用できる。図２に示した自動タイミング回路
は、クロック・レートに対して実質的な利点を有するの
で、並列形式でも実現できる。しかし、自動タイミング
回路は、直列形式で実現してもよい。
明を説明したが、本発明は他のホーマットのデジタル・
ビデオ信号にも適用できる。例えば、本発明をコンポー
ネント・デジタル・ビデオ信号のタイミング合わせに適
用してもよい。この際、フレーム・アライメント・ワー
ドは、各アクティブ・ビデオ期間の終わりと、各アクテ
ィブ・ビデオ期間の初めに存在する。コンポーネント信
号は、複合信号よりもより厳しい条件を受ける。それ
は、コンポーネント信号のデータ構造が非常に複雑であ
るが、タイミング・エラーを除去する原理的が同じため
である。さらに、本発明は、ビデオ信号以外のデジタル
信号にも適用できる。図２に示した自動タイミング回路
は、クロック・レートに対して実質的な利点を有するの
で、並列形式でも実現できる。しかし、自動タイミング
回路は、直列形式で実現してもよい。
【００３８】
【発明の効果】上述の如く、本発明のデジタル信号用ス
イッチング装置によれば、スイッチング・マトリックス
の入力におけるデジタル信号の厳しい同期条件と、この
マトリックスの伝搬における厳しい同期条件とを緩和す
ると共に、出力における同期を確実に維持できる。
イッチング装置によれば、スイッチング・マトリックス
の入力におけるデジタル信号の厳しい同期条件と、この
マトリックスの伝搬における厳しい同期条件とを緩和す
ると共に、出力における同期を確実に維持できる。
【図１】本発明のスイッチング装置の実施例のブロック
図である。
図である。
【図２】図１のスイッチング装置の一部である自動タイ
ミング回路のブロック図である。
ミング回路のブロック図である。
【図３】本発明のスイッチング装置の動作の１つのモー
ドを示すタイミング図である。
ドを示すタイミング図である。
【図４】本発明のスイッチング装置の動作の第２モード
を示すタイミング図である。
を示すタイミング図である。
２ デジタル・スイッチング・マトリックス（スイッ
チ） ８ マスタ同期発生器 １２ 信号源 １８ ユーザ・インタフェース ２２ 構成制御器 ２６ 自動タイミング回路 ３０ レシーバ ４０ ＦＩＦＯ ７４ ポインタ・レジスタ
チ） ８ マスタ同期発生器 １２ 信号源 １８ ユーザ・インタフェース ２２ 構成制御器 ２６ 自動タイミング回路 ３０ レシーバ ４０ ＦＩＦＯ ７４ ポインタ・レジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 レオン・ジェイ・スタンジャー アメリカ合衆国 ユタ州 84025 ファー ミントン ウッドランド・ドライブ イー 546
Claims (12)
- 【請求項１】 通常均一な期間の連続したフレームで各
々構成されるデータ信号を夫々受ける少なくとも第１及
び第２入力端子、少なくとも１個の出力端子、上記第１
入力端子又は上記第２入力端子を上記出力端子に選択的
に接続する手段を有するスイッチと、 該スイッチの上記出力端子に接続された入力端子及び出
力端子を有し、上記入力端子に受けたデータ信号を上記
出力端子に伝搬するように動作し、入力端子のデータ信
号に応答して、上記出力端子への上記データ信号の伝搬
を遅延させ、上記出力端子の上記データ信号のフレーム
・レートをほぼ均一に維持するタイミング回路とを具え
たスイッチング装置。 - 【請求項２】 上記タイミング回路は、 該タイミング回路が受けた上記データ信号のフレームの
終わりを表すフレーム・アライメント・ワードを検出
し、該フレーム・アライメント・ワードが前のフレーム
・アライメント・ワードに対して所定の時間範囲内に発
生したかを判断し、そうでない場合、遅延信号を発生す
る遅延制御手段と、 上記遅延信号に応答して、上記タイミング回路の上記出
力端子への上記データ信号の伝搬を選択的に遅延させる
遅延手段とを具えたことを特徴とする請求項１のスイッ
チング装置。 - 【請求項３】 上記遅延手段は、 タップ付きファースト・イン・ファースト・アウト・シ
フト・レジスタと、 ポインタ・ワードを蓄積して、上記シフト・レジスタの
出力のタップを選択するポインタ・レジスタとを具えた
ことを特徴とする請求項２のスイッチング装置。 - 【請求項４】 上記タイミング回路は、 上記フレーム・アライメント・ワードの発生時点及びタ
イミング基準ワードの発生の期待時点との差を表すポイ
ンタ・オフセット・ワードを発生する手段と、 上記ポインタ・オフセット・ワードと上記ポインタ・レ
ジスタに蓄積されたポインタ・アドレスとを加算的に組
み合わせ、新たなポインタ・ワードを発生し、該新たな
ポインタ・ワードを上記ポインタ・レジスタにロードす
る手段とを具えたことを特徴とする請求項３のスイッチ
ング装置。 - 【請求項５】 上記タイミング回路は、 上記データ信号のフレームの終わりを示すフレーム・ア
ライメント・ワードを検出し、該フレーム・アライメン
ト・ワードがタイミング基準信号の前のフレーム・アラ
イメント・ワードに対して所定の時間範囲内で発生した
かを判断し、そうでなければ、遅延調整信号を発生する
タイミング制御回路と、 上記タイミング回路の上記出力端子への上記データ信号
の伝搬を選択的に遅延させる遅延回路と、 上記遅延調整信号に応答して、上記遅延回路の遅延を調
整する手段とを具えたことを特徴とする請求項１のスイ
ッチング装置。 - 【請求項６】 上記スイッチが、複数の出力端子を有
し、上記第１入力端子又は上記第２入力端子を上記出力
端子の部分的集合に選択的に接続し、 上記出力端子に夫々接続された複数のタイミング回路を
更に具えたことを特徴とする請求項１のスイッチング装
置。 - 【請求項７】 周期的な同期コードを含む同期信号と、
公称期間が上記同期コードの周期と等しい連続的なフレ
ームから構成され、該フレームの各々がフレーム・アラ
イメント・ワードを有するデジタル信号との間の所定時
間関係を維持する回路であって、 上記デジタル信号を受けるように接続され、上記デジタ
ル信号の伝搬を制御可能に遅延させるように選択的に調
整可能な遅延手段と、 上記デジタル信号内のフレーム・アライメント・ワード
を検出するＦＡＷ検出手段と、 同期コードの発生と、上記ＦＡＷ検出手段によるフレー
ム・アライメント・ワードの検出との間の経過時間を測
定する時間測定手段と、 該時間測定手段に応答して、上記遅延手段による遅延を
調整する遅延調整手段とを具えた回路。 - 【請求項８】 上記遅延手段は、 タップ付きファースト・イン・ファースト・アウト・シ
フト・レジスタと、 ポインタ・ワードを蓄積し、上記シフト・レジスタの出
力としてタップを選択するポインタ・レジスタとを具え
たことを特徴とする請求項７の回路。 - 【請求項９】 上記時間測定手段は、ポインタ・オフセ
ット・ワードを発生し、 上記遅延調整手段は、上記ポインタ・オフセット・ワー
ドを上記ポインタ・レジスタに蓄積されたポインタ・ワ
ードと加算的に組み合わせて、新たなポインタ・ワード
を発生し、該新たなポインタ・ワードを上記ポインタ・
レジスタにロードすることを特徴とする請求項８の回
路。 - 【請求項１０】 公称的に均一な期間の連続したフレー
ムから構成され、該フレームの各々がフレーム・アライ
メント・ワードを有するデジタル信号を選択的に遅延さ
せる回路であって、 上記デジタル信号を受けるように接続され、上記デジタ
ル信号の伝搬を制御可能に遅延させるように選択的に調
整可能な遅延手段と、 該遅延手段に供給された上記デジタル信号内のフレーム
・アライメント・ワードの発生を検出するＦＡＷ検出手
段と、 第１フレーム・アライメント・ワードの発生から、上記
ＦＡＷ検出手段による次のフレーム・アライメント・ワ
ードの検出までの経過時間を測定する時間測定手段と、 該時間測定手段に応答して、上記遅延手段による遅延を
調整する遅延調整手段とを具えた回路。 - 【請求項１１】 上記遅延手段は、 タップ付きファースト・イン・ファースト・アウト・シ
フト・レジスタと、 ポインタ・ワードを蓄積し、上記シフト・レジスタの出
力としてタップを選択するポインタ・レジスタとを具え
たことを特徴とする請求項１０の回路。 - 【請求項１２】 上記時間測定手段は、ポインタ・オフ
セット・ワードを発生し、 上記遅延調整手段は、上記ポインタ・オフセット・ワー
ドを上記ポインタ・レジスタに蓄積されたポインタ・ワ
ードと加算的に組み合わせて、新たなポインタ・ワード
を発生し、該新たなポインタ・ワードを上記ポインタ・
レジスタにロードすることを特徴とする請求項１１の回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/866,703 | 1992-04-10 | ||
| US07/866,703 US5440591A (en) | 1992-04-10 | 1992-04-10 | Switching apparatus for digital signals |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0698358A true JPH0698358A (ja) | 1994-04-08 |
| JP2918213B2 JP2918213B2 (ja) | 1999-07-12 |
Family
ID=25348218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5107692A Expired - Fee Related JP2918213B2 (ja) | 1992-04-10 | 1993-04-09 | デジタル信号用スイッチング装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5440591A (ja) |
| JP (1) | JP2918213B2 (ja) |
| DE (1) | DE4311480A1 (ja) |
| GB (1) | GB2266026B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5796795A (en) * | 1994-11-30 | 1998-08-18 | Gte Laboratories Incorporated | Data transferring circuit which aligns clock and data |
| US5896388A (en) * | 1995-02-13 | 1999-04-20 | Ncr Corporation | Method and apparatus using GPS to reshape isochronous data at the receiving ends of an ATM network |
| US6130725A (en) * | 1997-09-05 | 2000-10-10 | Grass Valley (U.S.) Inc. | Switching reference generation using a scanning sync separator |
| US7245664B1 (en) * | 1999-05-20 | 2007-07-17 | Hitachi Kokusai Electric Inc. | Transmission control method of coded video signals and transmission system |
| US20030002541A1 (en) * | 2001-06-07 | 2003-01-02 | Fowler Michael L. | Mid-connect architecture with point-to-point connections for high speed data transfer |
| US20040023558A1 (en) * | 2001-06-07 | 2004-02-05 | Fowler Michael L. | Mid-connect architecture with point-to-point connections for high speed data transfer |
| GB2415314B (en) * | 2001-08-08 | 2006-05-03 | Adder Tech Ltd | Video switch |
| GB0119331D0 (en) * | 2001-08-08 | 2001-10-03 | Adder Tech Ltd | KVM switch |
| US6788350B2 (en) * | 2001-11-01 | 2004-09-07 | Sony Corporation | Apparatus and method for implementing a unified clock recovery system |
| US20060193263A1 (en) * | 2005-02-25 | 2006-08-31 | Microsoft Corporation | Method and system to simulate delays in geographically distributed computing environments |
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| JPH04207872A (ja) * | 1990-11-30 | 1992-07-29 | Toshiba Corp | 映像信号切替装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2455822B1 (fr) * | 1979-05-03 | 1987-06-26 | Cit Alcatel | Dispositif de synchronisation de multiplex dans un central de commutation temporelle |
| FR2502426A1 (fr) * | 1981-03-20 | 1982-09-24 | Trt Telecom Radio Electr | Systeme de transmission d'informations entre une station principale et des stations secondaires operant selon un procede amrt |
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| GB2152321B (en) * | 1983-11-14 | 1988-01-13 | Transimage International Limit | Improvements in or relating to selection of video sources |
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| US4670786A (en) * | 1984-04-26 | 1987-06-02 | Qsi Systems, Inc. | Video-camera synchronizing system |
| US4701907C1 (en) * | 1986-02-03 | 2002-08-27 | Collins Mary | Dynamically reconfigurable time-space-time digital switch and network |
-
1992
- 1992-04-10 US US07/866,703 patent/US5440591A/en not_active Expired - Lifetime
-
1993
- 1993-04-05 GB GB9307092A patent/GB2266026B/en not_active Expired - Fee Related
- 1993-04-07 DE DE4311480A patent/DE4311480A1/de not_active Withdrawn
- 1993-04-09 JP JP5107692A patent/JP2918213B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04207872A (ja) * | 1990-11-30 | 1992-07-29 | Toshiba Corp | 映像信号切替装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2266026B (en) | 1996-09-11 |
| GB9307092D0 (en) | 1993-05-26 |
| US5440591A (en) | 1995-08-08 |
| GB2266026A (en) | 1993-10-13 |
| JP2918213B2 (ja) | 1999-07-12 |
| DE4311480A1 (de) | 1993-10-14 |
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