JP3125270B2 - Ｐａｌ信号のｙｃ分離回路における動き検出回路、およびメモリ制御回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＰＡＬ(Phase Alt
ernation Line Color Television) 方式に対応したテレ
ビジョン（ＴＶ）、あるいはビデオテープレコーダ（Ｖ
ＴＲ）で用いられる３次元ＹＣ分離回路において、輝度
信号と搬送色信号が多重化されたコンポジット信号より
分離された搬送色信号による動き検出を行なうための回
路、およびこの動き検出回路に含まれる３次元メモリを
制御するための回路に関するものである。

【０００２】

【従来の技術】近年、ＴＶの大型化、ワイド化に伴い、
高画質をアピールしたＴＶ、あるいはＶＴＲが続々と市
場に投入されているが、その大部分は、ＹＣ分離回路に
代表されるメモリを利用したデジタル信号処理技術によ
るものが主流である。ここに、ＹＣ分離回路とは、ＰＡ
Ｌ方式の複合カラーテレビジョン信号に重畳されている
輝度信号（Ｙ信号）と搬送色信号（Ｃ信号）とを分離す
る回路をいう。

【０００３】例えば、特開平４−１７０８９０号公報で
は、色副搬送波（約４．４３ＭＨｚ）の４倍で、かつ、
カラーバーストの位相に同期したサンプリング周波数で
動作するＹＣ分離回路が提案されている。かかる公開公
報で開示されている技術では、性能よくＹＣ分離を行な
うべく、映像信号の垂直方向の画素間で演算を行なう２
次元処理と、時間方向に配列された画素間で処理を行な
う３次元処理とを高精度に切り替えており、３次元分離
時の動き検出には、２フレーム間の差分を利用してい
る。

【０００４】

【発明が解決しようとする課題】上記公開公報の技術に
おいて、３次元ＹＣ分離を達成するために、２フレーム
分の容量のメモリを利用しているのは、以下のような理
由による。ＰＡＬ方式では、色副搬送波の周波数が
｛（１１３５／４）＋（１／６２５）｝・ｆＨ（ｆＨ：
水平同期周波数）である。そのため、図９に示すよう
に、フィールド内のライン単位では２ライン周期で、ま
た、フィールド間では２フレーム周期で位相が反転する
からである。

【０００５】しかしながら、２フレームの差分では、時
間的な距離が長い。そのため、速い動きに対しては、動
き検出の精度が低くなってしまい、結果的に大きな画質
の向上は望めない。

【０００６】一方、１フィールド分のメモリのみを使用
して動き検出をすることで、２フレーム分のメモリを使
用することに比べて、システムコストを大幅に下げるこ
とが可能となる。そして、さらにメモリ容量を削減する
手段として、映像信号のうち、同期信号部分（主に垂直
同期信号）をはずして、メモリに書き込む方法が考えら
れる。すなわち、垂直同期信号期間において、メモリマ
スク信号を出力することにより、メモリへのリード（読
み出し）／ライト（書き込み）を禁止すればよい。

【０００７】しかし、メモリのリセットタイミングが３
１２ライン毎であるのに対し、映像信号のライン数は６
２５ラインであるため、メモリがリセットするタイミン
グが映像信号に対して同期しない。その結果、１フィー
ルドおきに、１ラインずつずれていくことになる。

【０００８】具体的には、図５に示すように、映像信号
を３１２ラインずつ並べた場合を想定すると、第１フィ
ールドの２３ライン目でメモリにリセットがかかると、
第３フィールドでは、２２ライン目でリセットがかかる
ようになる。

【０００９】ここで、搬送色信号の位相は、図５に示す
ように、３１２ライン毎に並べると、水平方向に１８０
°反転している。そのため、メモリにリセットがかかっ
た後の書き込みと読み出しのラインは、例えば、２３ラ
イン目→３３５ライン目→２２ライン目という具合に、
常に、水平方向で一致する必要がある。

【００１０】リセットタイミングがメモリへのリード／
ライトを禁止する期間以外であれば、常に、３１２ライ
ン遅延することになるが、メモリへのリード／ライトを
禁止する期間にリセットがかかると、１フィールドおき
に、３１３ライン分遅延してしまう。

【００１１】例えば、図５に示す第４フィールドの３３
４ライン目でリセットがかかれば、このラインがメモリ
のアドレスの０番地から書き込まれ、次にリセットがか
かる２１ライン目は、メモリへのリード／ライトを禁止
する期間である。そのため、実際には、２２ライン目で
３３４ライン目のデータがアドレスの０番地から読み出
され、動き検出回路が周期的に誤動作を起こしてしま
う。

【００１２】本発明は、上記技術的課題に鑑みなされた
もので、フィールド内の２ライン間で差分演算し、搬送
色信号を分離し、フィールド間で搬送色信号の動きを検
出することにより、時間的な距離を大幅に短くして、動
き検出の精度を高めることができる、ＰＡＬ信号のＹＣ
分離回路における動き検出回路を提供することを第１の
目的とする。また、本発明は、動き検出回路に誤動作を
起こさせることなく、ＹＣ分離を達成するためのメモリ
の容量をさらに削減することができる、ＰＡＬ信号のＹ
Ｃ分離回路におけるメモリ制御回路を提供することを第
２の目的とする。

【００１３】

【課題を解決するための手段】上記第１の目的を達成す
るために、請求項１に記載の発明にかかる、ＰＡＬ信号
のＹＣ分離回路における動き検出回路は、コンポジット
信号が入力される入力端子と、該入力端子に入力された
コンポジット信号を２ライン分遅延させる第１のメモリ
と、上記入力端子に入力されたコンポジット信号を３１
２ライン分遅延させる第２のメモリと、該第２のメモリ
が出力する３１２ライン分遅延出力を２ライン分遅延さ
せる第３のメモリと、上記第２のメモリが出力する，上
記コンポジット信号の３１２ライン分遅延出力と、上記
第３のメモリが出力する，上記コンポジット信号の３１
４ライン分遅延出力とに基づいて、減算処理を行なう第
１の減算器と、上記コンポジット信号と、上記第１のメ
モリが出力する，上記コンポジット信号の２ライン分遅
延出力とに基づいて、減算処理を行なう第２の減算器
と、上記第１の減算器の出力を帯域制限する第１のバン
ドパスフィルタと、上記第２の減算器の出力を帯域制限
する第２のバンドパスフィルタと、上記第１のバンドパ
スフィルタの出力と、上記第２のバンドパスフィルタの
出力とに基づいて、加算処理を行なう加算器と、この加
算器の出力の絶対値をとり、当該絶対値と、予め設定さ
れたしきい値とを比較し、この比較結果に基づいて、動
き検出信号を出力する比較回路とを含むものである。

【００１４】また、上記第２の目的を達成するために、
請求項２に記載の発明にかかる、ＰＡＬ信号のＹＣ分離
回路におけるメモリ制御回路は、請求項１に記載の動き
検出回路の上記第１ないし第３のメモリを制御するメモ
リ制御回路であって、ＰＡＬ信号の１ライン分のサンプ
リング数をＮ個（Ｎ：正の整数）、１フィールド分のラ
イン数を３１２本、および１フレーム分のライン数を６
２５本としたときに、第１のリセット信号によりリセッ
トされた後、カウントを開始するラインカウンタと、こ
のラインカウンタがＮカウントしたときに、上記第１の
リセット信号を出力するラインカウントデコーダと、第
２のリセット信号によりリセットされた後、上記ライン
カウントデコーダから上記第１のリセット信号が入力さ
れると、ライン数をカウントするフレームカウンタと、
このフレームカウンタが６２５カウントしたときに、上
記第２のリセット信号を出力するフレームカウントデコ
ーダと、上記第１ないし第３のメモリをリセットさせる
メモリリセット信号によりリセットされた後、カウント
を開始するフィールドカウンタと、このフィールドカウ
ンタがＮ×３１２カウントしたときに、第３のリセット
信号を出力するフィールドカウントデコーダと、上記フ
レームカウンタのカウント値が特定のカウント値になっ
たことを条件として、上記フィールドカウンタがＮ×
（３１２−Ｍ）カウント（Ｍ：正の整数）したときに、
第４のリセット信号を出力するフィールドスタートデコ
ーダと、上記第３のリセット信号、および上記第４のリ
セット信号の両者を入力とし、上記メモリリセット信号
を出力する論理和ゲートと、上記フレームカウンタの出
力を所定の値でデコードし、垂直同期信号期間における
上記第１ないし第３のメモリに対する読み出し／書き込
みを禁止するメモリマスク信号を出力するマスク信号発
生回路とを含むものである。

【００１５】また、請求項３に記載の発明にかかる、Ｐ
ＡＬ信号のＹＣ分離回路におけるメモリ制御回路は、請
求項１に記載の動き検出回路の上記第１ないし第３のメ
モリを制御するためのメモリ制御回路であって、ＰＡＬ
信号の１ライン分のサンプリング数をＮ個（Ｎ：正の整
数）、１フィールド分のライン数を３１２本、および１
フレーム分のライン数を６２５本としたときに、水平同
期信号と垂直同期信号の位相から現フィールドの偶数／
奇数を判別するフィールド判別回路と、上記水平同期信
号の出力の変化点を検出したときにリセットされた後、
カウントを開始する第１のラインカウンタと、上記垂直
同期信号と、上記フィールド判別回路の出力とに基づい
て、フレームのスタート位置を検出し、上記水平同期信
号が入力されると、カウントを行なう第１のフレームカ
ウンタと、この第１のフレームカウンタの出力値と、上
記垂直同期信号期間における上記第１ないし第３のメモ
リに対する読み出し／書き込みを禁止するメモリマスク
信号の変化点とを比較し、この比較結果に基づいて、当
該メモリマスク信号との同期状態を検出する同期状態検
出回路と、上記第１のリセット信号によりリセットされ
た後、カウントを開始し、上記同期状態検出回路の出力
が入力されると、上記第１のラインカウンタのカウント
値がロードされる第２のラインカウンタと、この第２の
ラインカウンタがＮカウントしたときに、上記第１のリ
セット信号を出力するラインカウントデコーダと、上記
第２のリセット信号によりリセットされた後、上記第１
のリセット信号が入力されると、ライン数をカウント
し、上記同期状態検出回路の出力が入力されると、上記
第１のフレームカウンタのカウント値がロードされる第
２のフレームカウンタと、この第２のフレームカウンタ
が６２５カウントしたときに、上記第２のリセット信号
を出力するフレームカウントデコーダと、上記第１ない
し第３のメモリをリセットさせるメモリリセット信号に
よりリセットされた後、カウントを開始するフィールド
カウンタと、このフィールドカウンタがＮ×３１２カウ
ントしたときに、第３のリセット信号を出力するフィー
ルドカウントデコーダと、上記第２のフレームカウンタ
のカウント値が特定のカウント値になったことを条件と
して、上記フィールドカウンタがＮ×（３１２−Ｍ）カ
ウント（Ｍ：正の整数）したときに、第４のリセット信
号を出力するフィールドスタートデコーダと、上記第３
のリセット信号、および第４のリセット信号の両者を入
力とし、上記メモリリセット信号を出力する論理和ゲー
トと、上記第２のフレームカウンタの出力を所定の値で
デコードし、上記メモリマスク信号を出力するマスク信
号発生回路とを含むものである。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態を添付
図面に基づき詳細に説明する。 実施の形態１．図１は本発明の実施の形態１にかかる、
ＰＡＬ信号のＹＣ分離回路における動き検出回路の構成
を示すブロック図である。

【００１７】同図を参照して、本実施の形態１のＰＡＬ
信号のＹＣ分離回路における動き検出回路は、端子１ａ
を通じて入力されたコンポジット信号を記憶するフィー
ルドメモリ（第２のメモリ）１０、およびラインメモリ
（第３のメモリ）１１，ラインメモリ（第１のメモリ）
１２と、フィールドメモリ１０からの出力と、ラインメ
モリ１１からの出力とに基づいて、減算処理を行なう減
算器１３と、コンポジット信号と、ラインメモリ１２か
らの出力とに基づいて、減算処理を行なう減算器１４
と、減算器１３の出力を帯域制限するバンドパスフィル
タ１５（以下、「ＢＰＦ１５」という。）と、減算器１
４の出力を帯域制限するバンドパスフィルタ１６（以
下、「ＢＰＦ１６」という。）と、ＢＰＦ１５の出力
と、ＢＰＦ１６の出力とに基づいて、加算処理を行なう
加算器１７と、加算器１７の出力の絶対値をとり、絶対
値と、予め設定されたしきい値とを比較し、この比較結
果に基づいて、色の動き検出信号を端子１ｃを通じて出
力する比較回路１８とを備えている。

【００１８】フィールドメモリ１０は、３１２ライン分
の遅延段数を有するＦＩＦＯ(FirstIn First Out)構造
とされている。ラインメモリ１１、およびラインメモリ
１２は、いずれも２ライン分の遅延段数を有するＦＩＦ
Ｏ構造とされている。ＢＰＦ１５、およびＢＰＦ１６
は、いずれも搬送色信号成分（中心周波数約４．４３Ｍ
Ｈｚ）を抜き出すためのものである。

【００１９】以下、上記動き検出回路の動き検出動作に
ついて説明する。ＰＡＬ方式の色信号位相は、２ライン
周期、あるいは２フレーム周期で反転することは先にも
述べたが、動き検出の動作を分かりやすく説明するため
に、図２に示すように、あるフィールドを境に色相が１
８０°変化した場合を考える。

【００２０】図２において、四角で囲んだラインの０Ｈ
は端子１ａの信号を表し、２Ｈはラインメモリ１２の出
力を表し、３１２Ｈはフィールドメモリ１０の出力を表
し、３１４Ｈはラインメモリ１１の出力を表している。

【００２１】また、説明の便宜上、図２中、□の搬送色
信号の値をＡとすると，■の搬送色信号の値は□の搬送
色信号の値の反転値である−Ａとなる。

【００２２】まず、第１フィールドと第２フィールドと
の間の演算では、減算器１３の出力は「−２Ａ」とな
り、減算器１４の出力は「２Ａ」となる。輝度信号は直
流成分のみから成ると想定すると、ＢＰＦ１５の出力は
「−２Ａ」であり、ＢＰＦ１６の出力は「２Ａ」であ
る。そのため、加算器１７の出力は「０」となる。

【００２３】次に、第３フィールドと第４フィールドと
の間の演算では、減算器１３の出力は「２Ａ」となり、
減算器１４の出力は「０」となる。輝度信号は直流成分
のみから成ると想定すると、ＢＰＦ１５の出力は「２
Ａ」であり、ＢＰＦ１６の出力は「０」である。そのた
め、加算器１７の出力は「２Ａ」となる。

【００２４】続く、第５フィールドと第６フィールドと
の間の演算では、減算器１３の出力は「−２Ａ」とな
り、減算器１４の出力は「０」となる。輝度信号は直流
成分のみから成ると想定すると、ＢＰＦ１５の出力は
「−２Ａ」であり、ＢＰＦ１６の出力は「０」である。
そのため、加算器１７の出力は「−２Ａ」となる。ここ
で、端子１ｂには、しきい値が設定されている。この端
子１ｂに設定されるしきい値は、映像信号が動画か静止
画か否かを判断するパラメータである。

【００２５】ここに、しきい値として、例えば、０＜Ｂ
＜２Ａを満たすＢという固定値が設定されているとする
と、第１フィールドと第２フィールドとの間の映像信号
は、比較回路１８により、静止画と判断されて、端子１
ｃに動き検出信号として、例えば、「１」が出力され
る。一方、第３フィールドと第４フィールドとの間、お
よび第５フィールドと第６フィールドとの間の映像信号
は、比較回路１８により、動画と判断されて、端子１ｃ
に動き検出信号として、例えば、「０」が出力される。

【００２６】すなわち、上記動き検出回路では、フィー
ルド内の２ライン間，及びこの２ラインから３１２ライ
ン離れた２ライン間のそれぞれの差分をとり、これら２
つの差分値を演算する。それゆえ、静止画、および動画
のいずれの場合も、換言すると、フィールド間、および
フィールド内の色相の変化のいずれの場合であっても、
色信号の変化を正確に検出できるようになる。

【００２７】したがって、本実施の形態１の動き検出回
路によれば、フィールド内の２ライン間で差分演算し、
搬送色信号を分離し、フィールド間で搬送色信号の動き
を検出できるので、時間的な距離を従来よりも大幅に短
くして、動き検出の精度を高めることができる。

【００２８】因みに、図２のような例では、従来の２フ
レーム間で動き検出を行なう場合では、第４フィールド
から第７フィールドまでの４フィールドの下半分が動き
として検出されるが、本実施の形態１の動き検出回路で
は、動きとして検出されるのは第４フィールドのみとな
り、時間的な距離が従来の１／４となる。すなわち、精
度の低い２次元的処理を主に用いる期間が１／４とな
る。

【００２９】図３は本発明の実施の形態１にかかる、Ｐ
ＡＬ信号のＹＣ分離回路におけるメモリ制御回路の構成
を示すブロック図である。同図を参照して、本実施の形
態１のＰＡＬ信号のＹＣ分離回路におけるメモリ制御回
路は、図１に示すフィールドメモリ１０を制御するため
の回路であって、ＰＡＬ信号の１ライン分のサンプリン
グ数をＮ個（Ｎ：正の整数）、１フィールド分のライン
数を３１２本、および１フレーム分のライン数を６２５
本としたときに、第１のリセット信号によりリセットさ
れた後、カウントを開始するラインカウンタ（Ｎ進カウ
ンタ）４０と、ラインカウンタ４０がＮ回カウントした
ときに、第１のリセット信号を出力するラインカウント
デコーダ４１と、第２のリセット信号によりリセットさ
れた後、ラインカウントデコーダ４１から第１のリセッ
ト信号が入力されると、ライン数をカウントするフレー
ムカウンタ（６２５進カウンタ）４２と、フレームカウ
ンタ４２が６２５回カウントしたときに、第２のリセッ
ト信号を出力するフレームカウントデコーダ４３と、フ
ィールドメモリ１０をリセットさせるためのメモリリセ
ット信号によりリセットされた後、カウントを開始する
フィールドカウンタ４４と、フィールドカウンタ４４が
Ｎ×３１２回カウントしたときに、第３のリセット信号
を出力するフィールドカウントデコーダ４５と、フレー
ムカウンタ４２のカウント値が特定のカウント値になっ
たことを条件として、フィールドカウンタ４４がＮ×
（３１２−Ｍ）回カウント（Ｍ：正の整数）したとき
に、第４のリセット信号を出力するフィールドスタート
デコーダ４６と、第３のリセット信号、および第４のリ
セット信号の両者を入力とし、メモリリセット信号を端
子４ａを通じて出力するＯＲゲート４７と、フレームカ
ウンタ４２の出力を所定の値でデコードし、垂直同期信
号期間におけるフィールドメモリ１０に対するリード
（読み出し）／ライト（書き込み）を禁止するメモリマ
スク信号を端子４ｂを通じて出力するマスク信号発生回
路４８とを備えている。

【００３０】以下、上記メモリ制御回路の動作について
説明する。映像信号の３１２ラインのうちには、垂直同
期信号期間が２４ライン含まれており、この期間は、３
次元処理する必要がない。そのため、上記メモリ制御回
路では、図４に示すように、例えば、垂直同期信号の３
１０ライン目から３３３ライン目までの間、および垂直
同期信号の６２３ライン目から２１ライン目までの間に
おいて、メモリマスク信号を出力して、フィールドメモ
リ１０に対するリード／ライトを禁止する。

【００３１】詳細には、ラインカウンタ４０は、１クロ
ックごとに、カウントアップし、このカウント信号をラ
インカウントデコーダ４１に出力する。その後、ライン
カウンタ４０のカウント数がＮ回（Ｎは１ライン分のサ
ンプル数）に達すると、ラインカウントデコーダ４１
は、デコードした第１のリセット信号をラインカウンタ
４０、およびフレームカウンタ４２に出力する。そし
て、ラインカウンタ４０は、ラインカウントデコーダ４
１でデコードされた第１のリセット信号によりリセット
される。この第１のリセット信号によりリセットされた
後、ラインカウンタ４０は、再びカウントアップを開始
する。

【００３２】フレームカウンタ４２は、ラインカウント
デコーダ４１でデコードされた第１のリセット信号が入
力されるごとに、ライン数をカウントアップし、このカ
ウント信号をフレームカウントデコーダ４３、フィール
ドスタートデコーダ４６、およびマスク信号発生回路４
８に出力する。その後、フレームカウンタ４２は、フレ
ームカウンタ４２のカウント値が６２５回に達すると、
フレームカウントデコーダ４３でデコードされた第２の
リセット信号によりリセットされる。この第２のリセッ
ト信号によりリセットされた後、フレームカウンタ４２
は、再びカウントアップを開始する。

【００３３】マスク信号発生回路４８は、フレームカウ
ンタ４２の出力に基づき、垂直同期信号期間のラインを
デコードする。このマスク信号発生回路４８にて、垂直
同期信号期間の３１０ライン目がデコードされると、図
４に示すように、端子４ｂに対してメモリマスク信号が
出力される。このとき、メモリマスク信号は、ハイレベ
ルとなる。そして、マスク信号発生回路４８にて、垂直
同期信号の３３３ライン目がデコードされると、メモリ
マスク信号は、ローレベルとなる。その後、マスク信号
発生回路４８にて、垂直同期信号の６２３ライン目がデ
コードされると、図４に示すように、端子４ｂに対して
メモリマスク信号が出力される。このとき、メモリマス
ク信号は、ハイレベルとなる。そして、マスク信号発生
回路４８にて、垂直同期信号の２１ライン目がデコード
されると、メモリマスク信号は、ローレベルとなる。こ
のように、マスク信号発生回路４８で上述したライン数
をデコードすれば、端子４ｂにメモリマスク信号が得ら
れる。

【００３４】一方、メモリリセット信号は、リセット信
号位置が垂直同期信号期間以外にあるときには、フィー
ルドカウンタ４４がＮ×３１２回カウントするごとに、
フィールドカウントデコーダ４５でデコードされて出力
される。しかしながら、メモリリセット信号の周期は、
３１２ラインであるのに対し、映像信号の１フィールド
は、３１２ラインと３１３ラインとの繰り返しであるか
ら、メモリリセット信号は、メモリマスク信号とは非同
期な関係となる。そのため、周期的に垂直同期信号期間
内にリセット信号位置がきてしまう。

【００３５】具体的には、例えば、図５に示した位置か
らリセットが始まったとすると、リセット信号は、２３
ライン、３３５ライン、２２ライン、および３３４ライ
ンで出力されることになる。この位置でメモリがリセッ
トされている限りは、フィールドメモリ１０は３１２ラ
インの遅延となる。そのため、常に、正常な信号処理が
可能となる。しかし、垂直同期信号期間内の２１ライン
目でリセットがかかると、２２ライン目からフィールド
メモリ１０のリード／ライトが始まる。そのため、フィ
ールドメモリ１０は、３１３ライン分遅延させてしまう
ことになり、正常な信号処理ができなくなる。

【００３６】このような状態に陥らないようにするため
に、上記メモリ制御回路では、あるフィールドにおい
て、映像信号の始まりである３３４ライン目でリセット
がかかったことを検出して、そのフィールドの最終ライ
ンである６２２ライン目で再びリセット信号を出力する
ようになっている。このようにするのは、３１２−２４
＝２８８ラインで強制的にメモリリセット信号を出力す
ることで、等価的に３１２ライン分の遅延を作り出すこ
とができるからである。

【００３７】詳細には、フィールドカウンタ４４は、メ
モリリセット信号によりリセットされた後、カウントを
開始する。このカウント信号は、フィールドカウントデ
コーダ４５、およびフィールドスタートデコーダ４６に
出力される。

【００３８】フィールドカウントデコーダ４５は、フィ
ールドカウンタ４４のカウント値がＮ×３１２回に達す
ると、ＯＲゲート４７に第３のリセット信号を出力す
る。このとき、フィールドスタートデコーダ４６は、フ
ィールドカウントデコーダ４５からＯＲゲート４７に対
して第３のリセット信号が出力されたことを検出し、こ
のときのフレームライン数を読み取り、この読み取った
フレームライン数と、予め設定しておいた特定のライン
数とを比較し、両者が一致するか否かを判別する。この
判別結果は、フィールドスタートデコーダ４６に一時的
に蓄えられる。

【００３９】ところで、フィールドスタートデコーダ４
６が読み取ったフレームライン数、および予め設定して
おいた特定のライン数の両者が一致すると判別するタイ
ミングは、例えば、フレームカウンタ４２のカウント値
が３３４回に達したときである。このように、読み取っ
たフレームライン数、および予め設定しておいた特定の
ライン数の両者が一致することを条件として、フレーム
カウンタ４２のカウント値が６２２回に達すると、フィ
ールドスタートデコーダ４６は、強制的にＯＲゲート４
７に第４のリセット信号を出力する。

【００４０】そうすると、ＯＲゲート４７は、フィール
ドカウントデコーダ４５からの第３のリセット信号と、
フィールドスタートデコーダ４６からの第４のリセット
信号との両者を入力として、論理和をとり、端子４ａに
対してメモリリセット信号を出力する。

【００４１】このように、フィールドカウントデコーダ
４５の出力と、フィールドスタートデコーダ４６の出力
とをＯＲゲート４７で論理和をとることにより、端子４
ａに出力されるメモリリセット信号は、映像信号期間内
のみに出力されることとなり、フィールドメモリの遅延
量は、常に、３１２ラインとなる。

【００４２】すなわち、上記メモリ制御回路では、映像
信号のラインとフレームとに同期したラインカウンタ４
０とフレームカウンタ４２とを基準に、垂直同期信号部
分のカウント値をデコードし、フィールドメモリ１０へ
のリード／ライトを禁止するメモリマスク信号を得ると
ともに、垂直同期信号期間にかかった場合には、フィー
ルドメモリ１０をリセットさせるタイミングを映像信号
期間にシフトすることができるので、常に、連続した３
１２ライン周期の遅延を実現するメモリリセット信号を
得ることができる。

【００４３】したがって、本実施の形態１のメモリ制御
回路によれば、１フィールドのうち垂直同期信号を除い
た映像信号部分のみを効率良くフィールドメモリ１０に
書き込むことができるので、動き検出回路に誤動作を起
こさせることなく、ＹＣ分離を達成するためのフィール
ドメモリ１０の容量を削減することができる。

【００４４】ところで、上記実施の形態１のメモリ制御
回路は、映像信号の水平同期信号と垂直同期信号とに同
期したフリーランカウンタによって、フィールドメモリ
を制御するように構成されたもので、水平同期信号及び
垂直同期信号との同期をとるための同期手段については
問わないのに対し、次に提案する実施の形態２のメモリ
制御回路は、水平同期信号と垂直同期信号とへの同期を
図るべく、実施の形態１のメモリ制御回路の構成に、水
平同期信号と垂直同期信号とへの同期手段を付加したも
のである。

【００４５】実施の形態２．図６は本発明の実施の形態
２にかかる、ＰＡＬ信号のＹＣ分離回路におけるメモリ
制御回路の構成を示すブロック図である。

【００４６】同図を参照して、本実施の形態２のＰＡＬ
信号のＹＣ分離回路におけるメモリ制御回路は、図１に
示すフィールドメモリ１０を制御するための回路であっ
て、ＰＡＬ信号の１ライン分のサンプリング数をＮ個、
１フィールド分のライン数を３１２本、および１フレー
ム分のライン数を６２５本としたときに、端子７ａを通
じて入力された水平同期信号と、端子７ｂを通じて入力
された垂直同期信号との位相から現フィールドの偶数／
奇数を判別するフィールド判別回路７０と、水平同期信
号の出力の変化点を検出したときにリセットされた後、
カウントを開始する第１のラインカウンタ７１と、垂直
同期信号と、フィールド判別回路７０の出力とに基づい
て、フレームのスタート位置を検出し、水平同期信号が
入力されると、カウントを行なう第１のフレームカウン
タ７２と、第１のフレームカウンタ７２の出力値と、メ
モリマスク信号の変化点とを比較し、この比較結果に基
づいて、メモリマスク信号との同期状態を検出する同期
状態検出回路７３と、第１のリセット信号によりリセッ
トされた後、カウントを開始し、同期状態検出回路７３
の出力が入力されると、第１のラインカウンタ７１のカ
ウント値がロードされる第２のラインカウンタ７４と、
第２のラインカウンタ７４がＮ回カウントしたときに、
第１のリセット信号を出力するラインカウントデコーダ
４１と、第２のリセット信号によりリセットされた後、
第１のリセット信号が入力されると、ライン数をカウン
トし、同期状態検出回路７３の出力が入力されると、第
１のフレームカウンタ７２のカウント値がロードされる
第２のフレームカウンタ７５と、この第２のフレームカ
ウンタ７５が６２５回カウントしたときに、第２のリセ
ット信号を出力するフレームカウントデコーダ４３と、
メモリリセット信号によりリセットされた後、カウント
を開始するフィールドカウンタ４４と、フィールドカウ
ンタ４４がＮ×３１２回カウントしたときに、第３のリ
セット信号を出力するフィールドカウントデコーダ４５
と、第２のフレームカウンタ７５のカウント値が特定の
カウント値になったことを条件として、フィールドカウ
ンタ４４がＮ×（３１２−Ｍ）回カウントしたときに、
第４のリセット信号を出力するフィールドスタートデコ
ーダ４６と、第３のリセット信号、および第４のリセッ
ト信号の両者を入力とし、メモリリセット信号を端子４
ａを通じて出力するＯＲゲート４７と、第２のフレーム
カウンタ７５の出力を所定の値でデコードし、メモリマ
スク信号を端子４ｂを通じて出力するマスク信号発生回
路４８とを備えている。

【００４７】以下、上記メモリ制御回路の動作について
説明する。なお、ラインカウントデコーダ４１、フレー
ムカウントデコーダ４３、フィールドカウンタ４４、フ
ィールドカウントデコーダ４５、フィールドスタートデ
コーダ４６、およびマスク信号発生回路４８は、実施の
形態１で説明した回路動作と同じであるので、その説明
は省略する。

【００４８】フィールド判別回路７０は、端子７ａから
入力された水平同期信号と、端子７ｂから入力された垂
直同期信号との位置関係により、現フィールドがＯＤＤ
（奇数）フィールド、あるいはＥＶＥＮ（偶数）フィー
ルドか否かを判別し、この判別信号を第１のフレームカ
ウンタ７２に出力する。ラインカウンタ７１は、水平同
期信号でリセットされた後、水平同期信号の１クロック
ごとに、カウントを行ない、カウント信号を第２のライ
ンカウンタ７４に出力する。

【００４９】第１のフレームカウンタ７２は、ＯＤＤフ
ィールドの垂直同期信号でリセットされた後、水平同期
信号ごとに、カウントを行ない、カウント信号を同期状
態検出回路７３、および第２のフレームカウンタ７５に
出力する。

【００５０】同期状態検出回路７３は、図７に示すよう
に、同期状態検出エリアを第１のフレームカウンタ７２
の出力から作り出し、メモリマスク信号の立ち下がりが
このエリア内に入っているかどうかを検出する。

【００５１】メモリマスク信号と同期状態にあれば、Ｙ
Ｃ分離回路は、正常な動作をする。一方、メモリマスク
信号と同期状態になければ、映像信号部分をマスクして
いることになる。そのため、第２のラインカウンタ７４
と第２のフレームカウンタ７５に対して補正が必要とな
る。

【００５２】図８は上記補正方法を示したタイミングチ
ャートである。同図を参照して、メモリマスク信号と同
期状態にないときの同期状態検出回路７３の出力を、例
えば、「１」とし、それがＯＤＤフィールドで検出され
た場合、次に映像信号としてメモリに書き込みを開始す
る３１０ライン目を第１のフレームカウンタ７２がカウ
ントしたときに、このカウント値を第２のフレームカウ
ンタ７５にロードするとともに、第１のラインカウンタ
７１のカウント値も第２のラインカウンタ７４にロード
する。これは、ＥＶＥＮフィールドで検出された場合に
も、６２３ライン目で同様な補正動作をする。

【００５３】なお、メモリマスク信号と同期状態になっ
た後は、再び、メモリマスク信号と同期状態がはずれる
まで、第２のラインカウンタ７４と第２のフレームカウ
ンタ７５とは、フリーランで動作する。

【００５４】上記メモリ制御回路では、水平同期信号、
および垂直同期信号から偶数／奇数のフィールド判別を
行なうとともに、水平同期信号、および垂直同期信号に
同期した第１のラインカウンタと第１のフレームカウン
タとを動作させ、メモリマスク信号との同期状態を検出
し、メモリマスク信号と同期状態がずれた場合、第２の
ラインカウンタと第２のフレームカウンタとに対して補
正を行なうので、電源投入時等でも、常に、映像信号の
フレームに同期したメモリマスク信号を得ることができ
る。

【００５５】したがって、本実施の形態２のメモリ制御
回路によれば、電源投入時等で映像信号とメモリマスク
信号との間に同期関係がなくても、映像信号とメモリマ
スク信号とを同期状態で必ず引込むことができるので、
動き検出回路に誤動作を起こさせることなく、ＹＣ分離
を達成するためのフィールドメモリ１０の容量削減を実
現しつつ、回路動作の安定性を高めることができる。

【００５６】なお、本発明は、上記各実施の形態に限定
されるものではなく、本発明の請求の範囲内での種々の
設計変更、および修正を加え得ることは勿論である。

【００５７】

【発明の効果】以上の説明から明らかな通り、請求項１
に記載の発明によると、フィールド内の２ライン間で差
分をとって、搬送色信号を分離した後、３１２ライン離
れた２ライン間で色の動き量を算出し、その動き量と、
しきい値との比較により、搬送色信号で検出した動き検
出信号を得ることができる。そのため、従来の２フレー
ム動き検出に比べて、１／４の時間的な距離で動き検出
ができる結果、分離精度が向上する。

【００５８】請求項２に記載の発明によると、映像信号
のラインとフレームとに同期したラインカウンタとフレ
ームカウンタとを基準に、垂直同期信号部分のカウント
値をデコードし、メモリへの読み出し／書き込みを禁止
するメモリマスク信号を得るとともに、垂直同期信号期
間にかかった場合には、メモリをリセットさせるタイミ
ングを映像信号期間にシフトすることにより、常に、連
続した３１２ライン周期の遅延を実現するメモリリセッ
ト信号を得ることができる。そのため、１フィールドの
うち、垂直同期信号を除いた映像信号部分のみを効率良
くメモリに書き込むことができる結果、動き検出回路に
誤動作を起こさせることなく、ＹＣ分離を達成するため
のメモリの容量を削減することができる。

【００５９】請求項３に記載の発明によると、水平同期
信号、および垂直同期信号から偶数／奇数のフィールド
判別を行なうとともに、水平同期信号、および垂直同期
信号に同期した第１のラインカウンタと第１のフレーム
カウンタとを動作させ、メモリマスク信号との同期状態
を検出し、メモリマスク信号と同期状態がずれた場合、
第１のラインカウンタと第２のフレームカウンタとに対
して補正を行なうことにより、電源投入時等でも、常
に、映像信号のフレームに同期したメモリマスク信号を
得ることができる。そのため、電源投入時等で映像信号
とメモリマスク信号とが同期していない状態からでも、
安定して映像信号とメモリマスク信号とを同期状態に引
き込める結果、動き検出回路に誤動作を起こさせること
なく、ＹＣ分離を達成するためのメモリの容量削減を実
現しつつ、回路動作の安定性を高めることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１にかかる、ＰＡＬ信号の
ＹＣ分離回路における動き検出回路の構成を示すブロッ
ク図である。

【図２】搬送色信号の動きによるフィールドごとの位相
変化を説明するための図である。

【図３】本発明の実施の形態１にかかる、ＰＡＬ信号の
ＹＣ分離回路におけるメモリ制御回路の構成を示すブロ
ック図である。

【図４】水平同期信号とメモリマスク信号とのタイミン
グを表す波形図である。

【図５】メモリリセット信号、メモリマスク信号、ライ
ン、およびフィールドの関係を説明するための図であ
る。

【図６】本発明の実施の形態２にかかる、ＰＡＬ信号の
ＹＣ分離回路におけるメモリ制御回路の構成を示すブロ
ック図である。

【図７】水平同期信号、垂直同期信号、および各種制御
信号のタイミングを表す波形図である。

【図８】フレームカウンタとラインカウンタとの動作を
説明するためのタイミングチャートである。

【図９】ＰＡＬ方式の搬送色信号のフィールドごとの位
相変化を説明するための図である。

【符号の説明】

１０ 第２のメモリ １１ 第３のメモリ １２ 第１のメモリ １３，１４ 減算器 １５，１６ バンドパスフィルタ １７ 加算器 １８ 比較回路 ４０，７１，７４ ラインカウンタ ４１ ラインカウントデコーダ ４２，７２，７５ フレームカウンタ ４３ フレームカウントデコーダ ４４ フィールドカウンタ ４５ フィールドカウントデコーダ ４６ フィールドスタートデコーダ ４７ ＯＲゲート ４８ マスク信号発生回路 ７０ フィールド判別回路 ７３ 同期状態検出回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 9/78 H04N 11/04

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 コンポジット信号が入力される入力端子
   と、 該入力端子に入力されたコンポジット信号を２ライン分
   遅延させる第１のメモリと、 上記入力端子に入力されたコンポジット信号を３１２ラ
   イン分遅延させる第２のメモリと、 該第２のメモリが出力する３１２ライン分遅延出力を２
   ライン分遅延させる第３のメモリと、 上記第２のメモリが出力する，上記コンポジット信号の
   ３１２ライン分遅延出力と、上記第３のメモリが出力す
   る，上記コンポジット信号の３１４ライン分遅延出力と
   に基づいて、減算処理を行なう第１の減算器と、 上記コンポジット信号と、上記第１のメモリが出力す
   る，上記コンポジット信号の２ライン分遅延出力とに基
   づいて、減算処理を行なう第２の減算器と、 上記第１の減算器の出力を帯域制限する第１のバンドパ
   スフィルタと、 上記第２の減算器の出力を帯域制限する第２のバンドパ
   スフィルタと、 上記第１のバンドパスフィルタの出力と、上記第２のバ
   ンドパスフィルタの出力とに基づいて、加算処理を行な
   う加算器と、 この加算器の出力の絶対値をとり、当該絶対値と、予め
   設定されたしきい値とを比較し、この比較結果に基づい
   て、動き検出信号を出力する比較回路とを含むことを特
   徴とする、ＰＡＬ信号のＹＣ分離回路における動き検出
   回路。
2. 【請求項２】 請求項１に記載の動き検出回路の上記第
   １ないし第３のメモリを制御するメモリ制御回路であっ
   て、 ＰＡＬ信号の１ライン分のサンプリング数をＮ個（Ｎ：
   正の整数）、１フィールド分のライン数を３１２本、お
   よび１フレーム分のライン数を６２５本としたときに、
   第１のリセット信号によりリセットされた後、カウント
   を開始するラインカウンタと、 このラインカウンタがＮカウントしたときに、上記第１
   のリセット信号を出力するラインカウントデコーダと、 第２のリセット信号によりリセットされた後、上記ライ
   ンカウントデコーダから上記第１のリセット信号が入力
   されると、ライン数をカウントするフレームカウンタ
   と、 このフレームカウンタが６２５カウントしたときに、上
   記第２のリセット信号を出力するフレームカウントデコ
   ーダと、 上記第１ないし第３のメモリをリセットさせるメモリリ
   セット信号によりリセットされた後、カウントを開始す
   るフィールドカウンタと、 このフィールドカウンタがＮ×３１２カウントしたとき
   に、第３のリセット信号を出力するフィールドカウント
   デコーダと、 上記フレームカウンタのカウント値が特定のカウント値
   になったことを条件として、上記フィールドカウンタが
   Ｎ×（３１２−Ｍ）カウント（Ｍ：正の整数）したとき
   に、第４のリセット信号を出力するフィールドスタート
   デコーダと、 上記第３のリセット信号、および上記第４のリセット信
   号の両者を入力とし、上記メモリリセット信号を出力す
   る論理和ゲートと、 上記フレームカウンタの出力を所定の値でデコードし、
   垂直同期信号期間における上記第１ないし第３のメモリ
   に対する読み出し／書き込みを禁止するメモリマスク信
   号を出力するマスク信号発生回路とを含むことを特徴と
   する、ＰＡＬ信号のＹＣ分離回路におけるメモリ制御回
   路。
3. 【請求項３】 請求項１に記載の動き検出回路の上記第
   １ないし第３のメモリを制御するためのメモリ制御回路
   であって、 ＰＡＬ信号の１ライン分のサンプリング数をＮ個（Ｎ：
   正の整数）、１フィールド分のライン数を３１２本、お
   よび１フレーム分のライン数を６２５本としたときに、
   水平同期信号と垂直同期信号の位相から現フィールドの
   偶数／奇数を判別するフィールド判別回路と、 上記水平同期信号の出力の変化点を検出したときにリセ
   ットされた後、カウントを開始する第１のラインカウン
   タと、 上記垂直同期信号と、上記フィールド判別回路の出力と
   に基づいて、フレームのスタート位置を検出し、上記水
   平同期信号が入力されると、カウントを行なう第１のフ
   レームカウンタと、 この第１のフレームカウンタの出力値と、上記垂直同期
   信号期間における上記第１ないし第３のメモリに対する
   読み出し／書き込みを禁止するメモリマスク信号の変化
   点とを比較し、この比較結果に基づいて、当該メモリマ
   スク信号との同期状態を検出する同期状態検出回路と、 上記第１のリセット信号によりリセットされた後、カウ
   ントを開始し、上記同期状態検出回路の出力が入力され
   ると、上記第１のラインカウンタのカウント値がロード
   される第２のラインカウンタと、 この第２のラインカウンタがＮカウントしたときに、上
   記第１のリセット信号を出力するラインカウントデコー
   ダと、 上記第２のリセット信号によりリセットされた後、上記
   第１のリセット信号が入力されると、ライン数をカウン
   トし、上記同期状態検出回路の出力が入力されると、上
   記第１のフレームカウンタのカウント値がロードされる
   第２のフレームカウンタと、 この第２のフレームカウンタが６２５カウントしたとき
   に、上記第２のリセット信号を出力するフレームカウン
   トデコーダと、 上記第１ないし第３のメモリをリセットさせるメモリリ
   セット信号によりリセットされた後、カウントを開始す
   るフィールドカウンタと、 このフィールドカウンタがＮ×３１２カウントしたとき
   に、第３のリセット信号を出力するフィールドカウント
   デコーダと、 上記第２のフレームカウンタのカウント値が特定のカウ
   ント値になったことを条件として、上記フィールドカウ
   ンタがＮ×（３１２−Ｍ）カウント（Ｍ：正の整数）し
   たときに、第４のリセット信号を出力するフィールドス
   タートデコーダと、 上記第３のリセット信号、および第４のリセット信号の
   両者を入力とし、上記メモリリセット信号を出力する論
   理和ゲートと、 上記第２のフレームカウンタの出力を所定の値でデコー
   ドし、上記メモリマスク信号を出力するマスク信号発生
   回路とを含むことを特徴とする、ＰＡＬ信号のＹＣ分離
   回路におけるメモリ制御回路。