JPS6140996B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、ラスタスキヤン方式のCRTを用
いたCRT表示方式に関する。

この発明は、リフレツシユメモリに書き込まれ
ているコード化されたパターン情報を解読するパ
ターン発生回路の出力を画素データとするパター
ン表示機能と、リフレツシユメモリに書き込まれ
ている２値のパターン情報を画素データとするパ
ターン表示機能とを具備するラスタスキヤン方式
のCRTデイスプレイ装置において、前者の表示
を行なうCRT管面上のドツトの形状と、後者の
表示を行なうCRT管面上のドツトの形状とは、
要求される条件が異なることに着目し、それぞれ
の条件の下に設定されたドツトを用いることによ
り、パターン表示プログラムを容易にしたCRT
デイスプレイ装置を提供するためになされた。

以下、実施例により、この発明を具体的に説明
する。

第１図は、この発明の一実施例を示すCRTデ
イスプレイ装置のブロツク図である。

この実施例におけるCRTデイスプレイ装置の
概要は、次の通りである。

キーボードやCPU（マイクロプロセツサ）等
の入力源により、リフレツシユメモリ２に表示す
べき情報が書き込まれる。この場合、リフレツシ
ユメモリ２には、コード化された文字、記号情報
と、任意の図形を描くためのドツト情報とのいず
れかが書き込まれているものである。このため、
リフレツシユメモリ２は、１画面を構成する文字
コード又はドツト情報を記憶できる容量を有する
ものである。

上記の書き込まれた情報は、CRTのラスタタ
イミングに同期して１文字、記号コード又はメモ
リの１バイトのドツト情報ごとに読み出される。
上記コード情報は、パターン発生回路４により、
１文字、記号ごとにドツト構成されたパターン記
号（画素データ）に変換される。このパターン発
生回路４は、文字、記号パターンを記憶している
リードオンリメモリROMにより構成される。し
たがつて、表示される文字等がリフレツシユメモ
リ２からパターン発生回路４に与えられること、
すなわち、パターン発生回路４のアドレスを指定
することにより、その出力はラスタスキヤンタイ
ミングに同期して文字等の画素データを出力する
ものである。

一方、任意の図形情報は、リフレツシユメモリ
２の内容が画素データを構成するものであるた
め、その読み出しにより直接画素データが得られ
る。

これらの画素データは、パラレル／シリアル変
換回路（以下、単にＰ／Ｓ回路と称す。；８，
９）により、それぞれシリアルデータに変換さ
れ、ラスタごとのビデイオ信号に変換される。

このビデイオ信号は、ビデイオコントロール回
路１１により、CRTの水平、垂直同期パルス等
と合成され、複合ビデイオ信号に変換されて、
CRT管面上に文字パターンあるいは任意の図形
パターンを表示することとなる。

タイミングコントローラ７は、これらのリフレ
ツシユメモリ２のアドレスタイミングパルス、パ
ターン発生回路４のラスタアドレスタイミングパ
ルスの基本となるクロツクパルスCLK、文字パ
ターン等の画素データをシリアル変換するため
の、タイミングパルスVCLK等を形成するもので
ある。後述するように、このタイミングパルスを
どう設定するかが、文字、図形パターンを描くド
ツトの形状を決定するものである。

CRT制御回路（以下、単にCRTCと称す。
１）は、水平表示文字数レジスタ（ドツト表示に
あつては、ドツト組レジスタとなる）、垂直表示
文字数レジスタ（ドツト表示にあつては、垂直ド
ツト数レジスタとなる）等の各種制御レジスタ
と、リフレツシユメモリ２、換言すればCRT画
面上の番地指定を行なう文字、記号及び行レジス
タ（ドツト表示にあつては、ドツト組及び行）カ
ウンタと、CRTの水平、垂直同期信号発生回路
と、ラスタ制御回路と、カーソル制御回路等によ
り構成される。これにより、CRTのラスタに同
期したリフレツシユメモリ２のアドレス指定、パ
ターン発生回路４のラスタを指定して、上述のよ
うに画素データを形成するとともに、CRT表示
のための同期パルスを形成するものである。

このCRTC１としては、例えば「商品型名
HD46505」のモノリシツク半導体集積回路を用い
ることができる。

この実施例におけるクロツクは、上記CRTC１
に送出するキラクタクロツクCLKとビデイオ信
号に関係するビデイオクロツクVCLK、すなわ
ち、画素データをシリアル変換するために用いる
シフトレジスタ（Ｐ／Ｓ回路）のシフトクロツク
とに大別できる。この両者の間には、密接な関係
を有するものである。これはキラクタクロツク
CLKが水平方向の１文字表示期間を規定するタ
イミングパルスであり、ビデイオクロツクVCLK
が、上記キラクタクロツクCLKの１周期におけ
る水平方向のドツト数を規定するものであるから
である。したがつて、１ビツトを表示するラスタ
の本数と、上記ビデイオクロツクVCLKの１周期
とが、ドツトの形状を決定することとなる。

例えば、第２図に示すように、CRT１３の
CRT管面１４上に、上下、左右に10％づつのブ
ランキング部分を設けた表示画面１５の中に、横
64文字、縦16行を表示する場合において、１文字
表示画面１６を、第４図に示すように、横７ドツ
ト、縦12ラスタ（ドツト）で構成するものとし、
CRTの水平走査時間を63.5μｓとし、帰線消去
時間を9.3μｓに設定すると、その有効走査時
間、言い換えれば、第２図に示す表示画面１５を
構成するに要する走査時間は、（63.5−9.3×0.8＝
42.3μｓとなる。

したがつて、ビデイオクロツクVCLKの１周期
は、ｔ_VCLK＝42.3／（７×64）＝94.494nsとな
り、キヤラクタクロツクCLKの１周期は、ｔ_CLK
＝42.3／64＝641.458nsとなる。

この場合におけるドツトの形状は、上記表示画
面１５の横と縦の比が４：３であること、横を構
成するドツトの数が７×64＝448であり、縦を構
成するドツトの数が12×16＝192であることによ
り、その比が448：192となつて、第４図に示すよ
うに縦長のドツト１７となる。しかし、例えば、
同図に示すように、アルフアベツトの「Ａ」等の
文字を表示するには、何らさしつかえない。

上記文字構成の画面を得るためには、
10.582682MHzの周波数信号が必要となり、第１
図又は第５図における発振回路５は、この周波数
信号を形成するものである。ところで、上述のよ
うな周波数信号をビデイオ信号とするには、ホー
ムテレビ受像機では、帯域周波数（解像度）の関
係上できない。このため、ホームテレビ受像機を
用いる場合、横32文字構成とすることにより、ビ
デイオ周波数を1/2に分周して用いる。

この場合の表示画面１５を構成するドツト数は
32×７×224となり、第４図に示すように、ドツ
トの形状７′は224：192が略４：３になることに
より、略正方形のものとなる。

上記のように、文字表示等にあつては、ドツト
の形状に無関係に文字を認識できることにより、
CRTの帯域周波数の下に、文字数／行及び行を
設定することが合理的である。この場合、カウン
タは２進のカウンタで構成されることにより、文
字数／行及び桁は、２ⁿ個となる前記実施例に示
すように、32／64文字数／行及び16行とすること
が望ましい。

一方、任意の図形を描くため、画面全体をドツ
トで構成する場合、第３図に示すように、横128
ドツト、縦96ドツトとする。このようにすること
により、このドツトの集合により構成される表示
画面１５の横と縦の比が４：３であることより、
その単位ドツト１８の形状は、正方形となる。こ
の場合、ラスタ本数としては、192本であること
から、２本のラスタを用いて１ドツトを形成する
こととなる。そして、この場合のビデイオクロツ
クVCLKの周期を求めると、ｔ_VCLK＝42.3／128
＝330.729nsとなり、このクロツクVCLKを1/3分
周したものを用いるとすると、必要な発振周波数
は、9.0708678MHzとなり、第１図又は第５図に
おける発振回路６がこれを形成するものである。

上述のように、任意の図形を描く場合のドツト
の形状を正方形とするのは、リフレツシユメモリ
２のビツトパターンと表示パターンとが１：１に
対応することとなり、上記図形パターンを形成す
るプログラムを簡便にするとともに、見やすい図
形を描くことができる。

このことより、文字、記号表示の場合には、
CRTの帯域幅（解像度）を考慮して、ドツト数
を決定するものであること、一方、任意の図形表
示のためのドツトは、上記正方形条件及び解像度
を考慮してドツト数を決定するものであることよ
り、それぞれの条件を満すべきビデイオクロツク
周波数が自由に決定できるようにするため、この
実施例に示すように、発振回路を２個設けること
がCRTデイスプレイシステムを簡単にする上で
有役なものとなる。

すなわち、１個の発振回路で構成しようとする
と、上記条件を満足するビデイオクロツクVCLK
等を形成するタイミングコントローラ７の回路構
成が極めて複雑なものとなり、原発振周波数を極
めて高いものを使用しなければならなくなり、実
際的でなくなる。

この実施例におけるタイミングコントローラ回
路７は、前記説明したように、発振回路を２個設
けることにより、例えば、第５図に示すように、
極めて簡単な回路となつている。

この回路は、前記周波数信号を形成する発振回
路５，６の出力を切り換えるスイツチ回路SW₁
と、32文字／行のパターン表示のためのドツトパ
ルス（ビデイオクロツク）を形成する1/2分周回
路１９と、ドツト表示の場合のドツトパルス（ビ
デイオクロツク）を形成する1/3分周回路２０
と、上記64文字／行と32文字行のビデイオクロツ
クの切り換えを行なうスイツチSW₃と、上記文字
パターン表示とドツト表示とのビデイオクロツク
VCLK₁，VCLK₂とを切り換えるスイツチ回路
と、キラクタクロツクCLKを形成する7/8進切り
換えカウンタ回路２１とにより構成される。

上記文字パターンを表示する場合には、前記で
説明したように１キヤラクタが横７ドツトで構成
されているので７進カウンタによりキラクタクロ
ツクCLKを形成し、ドツト表示の場合には、後
述するように、リフレツシユメモリ２の１バイト
が８ビツトで構成されていて、これが画素データ
となることより８進カウンタによりキラクタクロ
ツクを形成するものである。

ゲート回路G₁は、7/8進カウンタの切り換え制
御を行なうもので、制御信号MODEが“１”の
ときは７進カウンタとして動作させ、その動作波
形図を第６図に示すものである。一方、制御信号
MODEが“０”のときは、８進カウンタとな
る。この動作は周知であるので、その説明を省略
する。

上記制御信号MODEは、いわゆるパターン表
示とドツト表示との切り換えを行なう表示モード
制御信号であり、スイツチ回路SW₁，SW₂と、上
記7/8進切り換えのためのゲート回路G₁及び前記
Ｐ／Ｓ回路８，９の出力を切り換えるゲート回路
１０の制御を行なうものである。この信号は、手
動のスイツチにより形成することの他、マイクロ
コンピユータシステムにおける、特定の番地指定
により“０”、“１”が書き込まれるフリツプフロ
ツプ回路の出力を利用するものとしてもよい。

なお、この実施例において、第１図に示すリフ
レツシユメモリ２は、１バイトが８ビツト構成
で、2048バイトの記憶容量を有し、記憶番地とし
ては0000〜2047（000〜7FF）となる。

このためCRTC１のアドレス情報は、MA₀〜
MA₁₀の11ビツト構成の情報となる。このCRTC
１からのアドレス情報MA₀〜MA₁₀は、アドレス
セレクタ３を介して上記リフレツシユメモリ２に
入力される。このアドレスセレクタ３は、CPU
等の入力源からのアドレス情報と、上記CRTC１
からのアドレス情報とを選択的に切り換えてリフ
レツシユメモリ２に入力するためのものである。

上述のように、リフレツシユメモリ２は、2048
バイトの記憶容量を有するものであるため、アス
キコードASSによる32字×16行の文字表示にあ
つては、４ページ分を収容する容量を有し、64字
×16行の文字表示にあつては２ページ分の容量を
有する。そして、128×96ドツト表示にあつて
は、128×96／８＝1536（バイト）を必要とする
から、上記容量（2048バイト）をもつすれば、１
画面を構成するドツト情報を保持することができ
る。

この実施例において、リフレツシユメモリ２を
文字パターン表示のためのコード情報と、ドツト
表示のための画素データ情報とのいずれかを保持
するようにしたのは、システムの簡素化を図るた
めである。したがつて、リフレツシユメモリ２と
して、文字コード専用のものと、ドツト表示のた
めの画素データ専用のものとの２個を用いるもの
としてもよい。

なお、パターン発生回路４と、Ｐ／Ｓ回路８と
の動作は、第４図に示すように、パターン発生回
路４に、例えばアルフアベツトの「Ａ」が同図に
示すような“０”、“１”のビツトパターンで構成
されていたとすると、これをラスタタイミング
RA₀〜RA₁₁で、７ビツトずつ順に読み出して、
Ｐ／Ｓ回路８に入力する。このＰ／Ｓ回路８は、
キラクタクロツクCLKとビデイオクロツクVCLK
とで、画面の横方向の時間割り当てを行なうこと
によりシリアルなビデイオ信号を形成する。この
ことは、表示画面上にラスタとタイミングとによ
るマトリツクス（ドツト）を構成し、例えば、斜
線を付したドツトを白として表示することによ
り、アルフアベツト「Ａ」を得る。一方、ドツト
表示の場合には、リフレツシユメモリ２から読み
出された８ビツト情報が、そのまま画素データで
あるので、直接Ｐ／Ｓ回路９に入力される。

以上のことから明らかなように、文字表示の場
合には、１キラクタタイミングで７ビデイオクロ
ツクを要し、ドツト表示にあつては、１キヤラク
タタイミングで８ビデイオクロツクが必要となる
ことにより、上記7/8進のカウンタ回路２１が必
要となるのである。

上記リフレツシユメモリ２の内容が文字コード
であるか、ドツト表示のための画素データである
かは無関係にビデイオ信号に変換されて出力され
るが、前記表示モードMODEで制御されるゲー
ト回路１０により、いずれかが選択されるため、
それぞれの表示モードに適合したビデイオ信号が
ビデイオコントロール回路１１に入力されて、複
合ビデイオ信号が形成される。

なお、この実施例において、第１図に示す１２
はバスドライバである。

この発明は、前記実施例に限定されず、文字構
成のドツト数、又はドツト表示の場合のドツト数
は種々変更でき、また、このドツト数を決定する
ための前提となる水平走査時間、ラスタ本数も変
更できるものである。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すブロツク
図、第２図、第３図は、それぞれこの発明の一実
施例を示すCRT画面の構成を示す図、第４図
は、その表示パターンを説明する図、第５図は、
この発明の一実施例を示すタイミングコントロー
ラの回路図、第６図は、その動作波形図である。 １……CRTC回路、２……リフレツシユメモ
リ、３……アドレスセレクタ、４……パターン発
生回路、５，６……発振回路、７……タイミング
コントロール回路、８，９……Ｐ／Ｓ回路、１０
……ゲート回路、１１……ビデイオコントロール
回路、１２……バスドライバ、１３……CRT、
１４……表示画面部、１５……表示画面、１６…
…１文字表示画面、１７，１８……ドツト、１
９，２０……分周回路、２１……カウンタ回路。

Claims (1)

1. 【特許請求の範囲】 １ 画素データがCRTに転送されることによ
   り、CRTの画面に画素データに対応したドツト
   が表示されるCRT表示方式において、表示され
   るべきドツトに対応した画素データが記憶される
   記憶手段と、表示されるべきドツトに対応しかつ
   圧縮されたコード情報を受けることにより、該表
   示されるべきドツトに対応した画素データを形成
   するパターン発生手段と、画素データをCRTに
   転送する転送速度を設定する設定手段と、上記記
   憶手段から取り出された画素データと上記パター
   ン発生手段により形成された画素データとを受け
   て、選択的に上記記憶手段から取り出された画素
   データ又は上記パターン発生手段により形成され
   た画素データを上記設定手段により設定された転
   送速度に応じてCRTに転送する手段とを含み、
   上記記憶手段から取り出された画素データの転送
   速度と上記パターン発生手段により形成された画
   素データの転送速度とを異ならしめうるようにさ
   れていることを特徴とするCRT表示方式。 ２ 上記画素データのそれぞれは、パラレルな画
   素データであり、上記手段は、パラレル／シリア
   ル変換手段を有し、上記設定手段により、上記パ
   ラレル／シリアル変換手段に用いられる変換信号
   の周波数と、上記パラレル／シリアル変換手段に
   供給されるべき画素データが上記パラレル／シリ
   アル変換手段に供給されるタイミングとが設定さ
   れることを特徴とする特許請求の範囲第１項記載
   のCRT表示方式。