JPH01321574A - メモリ装置 - Google Patents
メモリ装置Info
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- JPH01321574A JPH01321574A JP63156210A JP15621088A JPH01321574A JP H01321574 A JPH01321574 A JP H01321574A JP 63156210 A JP63156210 A JP 63156210A JP 15621088 A JP15621088 A JP 15621088A JP H01321574 A JPH01321574 A JP H01321574A
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- JP
- Japan
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- address
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- 230000015654 memory Effects 0.000 claims abstract description 24
- 239000000284 extract Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T3/00—Geometric image transformations in the plane of the image
- G06T3/40—Scaling of whole images or parts thereof, e.g. expanding or contracting
- G06T3/4007—Scaling of whole images or parts thereof, e.g. expanding or contracting based on interpolation, e.g. bilinear interpolation
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Image Processing (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、例えばビデオ内像処理装置に使用して好適な
メモリ装置に関する。
メモリ装置に関する。
（発明の概要〕
本発明はメモリ装置に関し、離散的に記憶されたデータ
の間を補間する機能を持たせることにより、外部に対し
て仮想的に連続的なデータを出力することができるよう
にしたものである。
の間を補間する機能を持たせることにより、外部に対し
て仮想的に連続的なデータを出力することができるよう
にしたものである。
本願出願人は先に、ビデオ画像処理に通用できるディジ
タル信号処理装置を提案（特開昭６２−１１８４５５号
公報等参照）した。
タル信号処理装置を提案（特開昭６２−１１８４５５号
公報等参照）した。
このような信号処理装置において、入出力の画像メモリ
（ＶＩＭ）は通常のディジタルメモリであって、画像情
報は所定の間隔でサンプリングされて離散的なデータが
各アドレスに記憶されている。
（ＶＩＭ）は通常のディジタルメモリであって、画像情
報は所定の間隔でサンプリングされて離散的なデータが
各アドレスに記憶されている。
ところが画像処理を行う場合に、必要とされるデータは
必しもサンプリング点に一致しているものではなく、そ
の中間のデータを要求される場合がある、その場合に従
来は所望の点に隣接するアドレスのデータを続出し、そ
れらに加重平均環の演算をして所望のデータを得るよう
にしている。
必しもサンプリング点に一致しているものではなく、そ
の中間のデータを要求される場合がある、その場合に従
来は所望の点に隣接するアドレスのデータを続出し、そ
れらに加重平均環の演算をして所望のデータを得るよう
にしている。
しかしながらこのような方法では、メモリに複数のアド
レスを供給しなければならず、また読出されたデータに
演算処理を行う必要があり、本来の画像処理とは異なる
処理を行わなければならない等の問題があった。
レスを供給しなければならず、また読出されたデータに
演算処理を行う必要があり、本来の画像処理とは異なる
処理を行わなければならない等の問題があった。
この出願はこのような点に鑑みてなされたものである。
本発明は、整数アドレスごとの離散的データが隣接する
もの同士異なるメモリになるように複数のメモリ（４ａ
）〜（４ｄ）に分割して記憶され、小数を含む入力アド
レス（レジスタ（２Ｘ） （２Ｙ） ）に対してこの
入力アドレスの整数部（Ｘ、Ｙ）を用いて上記複数のメ
モリから上記入力アドレスの周囲の離散的データを取出
すと共に、上記入力アドレスの小数部（ｘ、ｙ）を用い
て補間係数を発生（１（０Ｍ＋９１）させ、この補間係
数と上記取出された離散的データを用いて連続的データ
を形成（乗算器（８ａ） 〜（８ｄ）加算ａ （１２ａ
） （１２ｂ ）（１３） ）して出力（レジスタ
（１４））するようにしたメモリ装置である。
もの同士異なるメモリになるように複数のメモリ（４ａ
）〜（４ｄ）に分割して記憶され、小数を含む入力アド
レス（レジスタ（２Ｘ） （２Ｙ） ）に対してこの
入力アドレスの整数部（Ｘ、Ｙ）を用いて上記複数のメ
モリから上記入力アドレスの周囲の離散的データを取出
すと共に、上記入力アドレスの小数部（ｘ、ｙ）を用い
て補間係数を発生（１（０Ｍ＋９１）させ、この補間係
数と上記取出された離散的データを用いて連続的データ
を形成（乗算器（８ａ） 〜（８ｄ）加算ａ （１２ａ
） （１２ｂ ）（１３） ）して出力（レジスタ
（１４））するようにしたメモリ装置である。
これによれば、任意の小数を含む入力アドレスに対して
も所望のデータが取出されるので、外部に対して仮想的
に連続的なデータの出力を行うことができる。
も所望のデータが取出されるので、外部に対して仮想的
に連続的なデータの出力を行うことができる。
第１図は画像メモリに通用した場合で、この例では画素
位置に対応する２次元のアドレスが用いられる。ここで
Ｘアドレスは整数部Ｘと小数部ｘ１Ｙアドレスは整数部
Ｙと小数部ｙとから成っている。これらのＸアドレス及
びＹアドレスが端子（ＬＸ） （ＩＹ）を通じてレジ
スタ（２Ｘ） （２Ｙ） ニ供給される。
位置に対応する２次元のアドレスが用いられる。ここで
Ｘアドレスは整数部Ｘと小数部ｘ１Ｙアドレスは整数部
Ｙと小数部ｙとから成っている。これらのＸアドレス及
びＹアドレスが端子（ＬＸ） （ＩＹ）を通じてレジ
スタ（２Ｘ） （２Ｙ） ニ供給される。
これらのレジスタ（２Ｘ） （２Ｙ）からのアドレス
の整数部Ｘ、Ｙがそれぞれ偶数（Ｅ）生成回路（３ａＸ
） （３ａＹ ）を通じた後ＬＳＢが排除されてメ
モリ （４ａ）に供給される。また整数部Ｘが偶数（Ｅ
）生成回路（３ｂＸ）、整数部Ｙが奇数（０）生成回路
（３ｂｌを通じた後ＬＳＢが排除されてメモリ回路（４
ｂ）に供給され、整数部Ｘが奇数（０）生成回路（３ｃ
Ｘ）、整数部Ｙが偶数（Ｅ）生成回路（３ＣＹ）を通じ
た後ＬＳＢを排除されてメモリ（４Ｃ）に供給され、整
数部Ｘ、Ｙがそれぞれ奇数（０）生成回路（３ｄＸ ）
（３ｄＹ ）を通じた後ＬＳＢが排除されてメモリ
（４ｄ）に供給される。
の整数部Ｘ、Ｙがそれぞれ偶数（Ｅ）生成回路（３ａＸ
） （３ａＹ ）を通じた後ＬＳＢが排除されてメ
モリ （４ａ）に供給される。また整数部Ｘが偶数（Ｅ
）生成回路（３ｂＸ）、整数部Ｙが奇数（０）生成回路
（３ｂｌを通じた後ＬＳＢが排除されてメモリ回路（４
ｂ）に供給され、整数部Ｘが奇数（０）生成回路（３ｃ
Ｘ）、整数部Ｙが偶数（Ｅ）生成回路（３ＣＹ）を通じ
た後ＬＳＢを排除されてメモリ（４Ｃ）に供給され、整
数部Ｘ、Ｙがそれぞれ奇数（０）生成回路（３ｄＸ ）
（３ｄＹ ）を通じた後ＬＳＢが排除されてメモリ
（４ｄ）に供給される。
ここで偶数（Ｅ）生成回路は、入力が偶数ならそのまま
奇数のとき′″１″を加えて出力するもので、例えば第
２図Ａに示すように端子（３１）に供給される入力のＬ
ＳＢに端子（３２）からのそれより上のビットが全て“
０”の信号を付加して元の入力と加算器（３３）で加算
し、レジスタ（３４）を介して端子（３５）に取出すこ
とで実現できる。また奇数（０）生成回路は、入力が奇
数ならそのまま偶数のとき“１”を加えて出力するもの
で、例えば同図Ｂに示すよう端子（４１）に供給される
入力のＬＳＢをインバータ（４２）で反転し、この反転
信号に端子（４３）からのそれより上のビットが全て“
０”の信号を付加して元の入力と加算器（４４）で加算
し、レジスタ（４５）を介して端子（４６）に取出すこ
とで実現できる。
奇数のとき′″１″を加えて出力するもので、例えば第
２図Ａに示すように端子（３１）に供給される入力のＬ
ＳＢに端子（３２）からのそれより上のビットが全て“
０”の信号を付加して元の入力と加算器（３３）で加算
し、レジスタ（３４）を介して端子（３５）に取出すこ
とで実現できる。また奇数（０）生成回路は、入力が奇
数ならそのまま偶数のとき“１”を加えて出力するもの
で、例えば同図Ｂに示すよう端子（４１）に供給される
入力のＬＳＢをインバータ（４２）で反転し、この反転
信号に端子（４３）からのそれより上のビットが全て“
０”の信号を付加して元の入力と加算器（４４）で加算
し、レジスタ（４５）を介して端子（４６）に取出すこ
とで実現できる。
これらの端子（３５） （４６）に取出される信号の
ＬＳＢが排除されて、それぞれメモ’Ｊ （４ａ）〜
（４ｄ）に供給される。
ＬＳＢが排除されて、それぞれメモ’Ｊ （４ａ）〜
（４ｄ）に供給される。
これによってメモリ （４ａ）〜（４ｄ）のアドレスが
選択される。
選択される。
さらに上述の図において、（５）はデータの入力端子で
あって、この端子（５）からの各整数アドレス毎に対応
してサンプリングされた入力データがレジスタ（６）を
通じて各メモリ （４ａ）〜（４ｄ）に供給される。
あって、この端子（５）からの各整数アドレス毎に対応
してサンプリングされた入力データがレジスタ（６）を
通じて各メモリ （４ａ）〜（４ｄ）に供給される。
またレジスタ（２Ｘ） （２Ｙ）からの各アドレスの
整数部Ｘ、ＹのＬＳＢ （ＸＬ 、ＹＬ ）がデコーダ
（７）に供給され、（ＸＬ 、ＹＬ）−（０，０）のと
きに“Ａ″、（０，１）のときにＢ”、（１゜０）のと
きに“Ｃ″、（１，１）のときに“Ｄ′″の出力が形成
される。これらの出力“Ａ”〜“Ｄ”がそれぞれメモ”
） （４ａ）〜（４ｄ）の書込制御端子ＷＥに供給され
る。
整数部Ｘ、ＹのＬＳＢ （ＸＬ 、ＹＬ ）がデコーダ
（７）に供給され、（ＸＬ 、ＹＬ）−（０，０）のと
きに“Ａ″、（０，１）のときにＢ”、（１゜０）のと
きに“Ｃ″、（１，１）のときに“Ｄ′″の出力が形成
される。これらの出力“Ａ”〜“Ｄ”がそれぞれメモ”
） （４ａ）〜（４ｄ）の書込制御端子ＷＥに供給され
る。
これによってメモリ （４ａ）〜（４ｄ）には、入力デ
ータがそれぞれ隣接するもの同士が異なるメモリとなる
ように順次各アドレスに書込まれる。
ータがそれぞれ隣接するもの同士が異なるメモリとなる
ように順次各アドレスに書込まれる。
これに対して続出時には、所望のアドレスが供給される
と各アドレスの整数部Ｘ、Ｙが上述と同様に偶数・奇数
生成回路を通じてメモリ（４ａ）〜（４ｄ）に供給され
、それぞれ読出されたデータが乗算器（８ａ） （８
ｂ） （８ｃ） （８ｄ）に供給される。
と各アドレスの整数部Ｘ、Ｙが上述と同様に偶数・奇数
生成回路を通じてメモリ（４ａ）〜（４ｄ）に供給され
、それぞれ読出されたデータが乗算器（８ａ） （８
ｂ） （８ｃ） （８ｄ）に供給される。
なお続出時にはデコーダ（７）からの書込制御信号は遮
断されている。
断されている。
一方レジスタ（２Ｘ） （２Ｙ）からの供給されたア
ドレスの小数部Ｘ、７と整数部のＬＳＢ （Ｘｔ、 。
ドレスの小数部Ｘ、７と整数部のＬＳＢ （Ｘｔ、 。
ＹＬ）がＲＯＭ （９）に供給される。ここでＲＯＭ
（９）からは（ＸＬ ＋ ＹＬ ）の値に応じて第３図
に示すように小数部ｘ、ｙを変換した出力）！：、Ｆ、
Ｇ。
（９）からは（ＸＬ ＋ ＹＬ ）の値に応じて第３図
に示すように小数部ｘ、ｙを変換した出力）！：、Ｆ、
Ｇ。
１１が出力される。これらの出力Ｅ−Ｈがレジスタ（１
０）を介してそれぞれ乗算器（８ａ）〜（８ｄ）に供給
される。
０）を介してそれぞれ乗算器（８ａ）〜（８ｄ）に供給
される。
そしてこれらの乗算器（８ａ）〜（８ｄ）からの信号が
それぞれレジスタ（ｌｌａ ） （ｌｌｂ ） （
ｌｉｅ ）（ｌｉｄ）を介して加算器（１２ａ ）
（１２ｂ ） （１３）で加算され、レジスタ（１４
）を介して出力端子（１５）に取出される。
それぞれレジスタ（ｌｌａ ） （ｌｌｂ ） （
ｌｉｅ ）（ｌｉｄ）を介して加算器（１２ａ ）
（１２ｂ ） （１３）で加算され、レジスタ（１４
）を介して出力端子（１５）に取出される。
従ってこの装置において、例えば第４図に示すように元
のアドレスが（０，０）（０，１）（１゜０〕・・・・
のときにそれぞれメモリ （４ａ）〜（４ｄ）のアドレ
スａ （０，Ｏ）ｂ （０，０）ｃ （０，０＞・
・・・にデータの書込が行われる。
のアドレスが（０，０）（０，１）（１゜０〕・・・・
のときにそれぞれメモリ （４ａ）〜（４ｄ）のアドレ
スａ （０，Ｏ）ｂ （０，０）ｃ （０，０＞・
・・・にデータの書込が行われる。
そして続出時には、例えばアドレスが０≦Ｘ＋Ｘ＜１．
０≦Ｙ＋ｙ＜１のときに各メモリ （４ａ）〜（４ｄ）
のａ （０，０） ｂ （０，０） ｃ （０，Ｏ）ｄ
（０，０）のデータＳａｔ Ｓｂｔ Ｓｃ、Ｓｄが読
出され、ＲＯＭ （９）からの値と乗算された後加算さ
れて、 ５−３ａ （１−ｘ） （１−ｙ）＋５ｂ（１−ｘ
）ｙ ＋５ＣＸ （１−）’） ＋５ｄｘｙ のデータＳが取出される。
０≦Ｙ＋ｙ＜１のときに各メモリ （４ａ）〜（４ｄ）
のａ （０，０） ｂ （０，０） ｃ （０，Ｏ）ｄ
（０，０）のデータＳａｔ Ｓｂｔ Ｓｃ、Ｓｄが読
出され、ＲＯＭ （９）からの値と乗算された後加算さ
れて、 ５−３ａ （１−ｘ） （１−ｙ）＋５ｂ（１−ｘ
）ｙ ＋５ＣＸ （１−）’） ＋５ｄｘｙ のデータＳが取出される。
また０≦Ｘ＋ｘ＜１．１≦Ｙ＋ｙく２のときはａ （０
，１）ｂ （０，０）ｃ （０，１）ｄ （０゜０）の
データＳａ＋ Ｓｂ、Ｓｃ、Ｓｄが続出されて、 ５−３ａ （１−ｘ） ）Ｆ ＋ｓｂ （１−ｘ） （１−ｙ） ＋５ｃｘｙ ＋ｓｄＸ （１−ｙ） のデータＳが取出され、１≦Ｘ ” ｘ ＜ ２ ＋
０≦Ｙ＋ｙ＜ ｌのときはａ （１，Ｑ）ｂ （１，０
）ｃ（０，０）ｄ （０，０）のデータＳａ ＋ Ｓｂ
＊ Ｓｃ ＩＳｄが続出されて、 ５＝Ｓａ ｘ （１−７） ＋Ｓ ｂ ｘ ｙ ＋Ｓｃ （１−ｘ） （１−ｙ） ＩＳｄ （１−ｘ） ｙ のデータＳが取出され、１≦Ｘ ＋ Ｘ ＜ ２ ＋
１≦Ｙ＋ｙく２のときはａ （１，１）ｂ （１，０）
ｃ（０，１）ｄ （０，０）のデータＳａ＋Ｓｂ＋Ｓｃ
＋Ｓｄが読出されて、 ５ｌｌｌｌＳａｘｙ ＋Ｓｂｘ （１−ｙ） ＋５ｃ（１−ｘ）ｙ ÷Ｓｄ （１−ｘ） （１−ｙ） のデータＳが取出される。
，１）ｂ （０，０）ｃ （０，１）ｄ （０゜０）の
データＳａ＋ Ｓｂ、Ｓｃ、Ｓｄが続出されて、 ５−３ａ （１−ｘ） ）Ｆ ＋ｓｂ （１−ｘ） （１−ｙ） ＋５ｃｘｙ ＋ｓｄＸ （１−ｙ） のデータＳが取出され、１≦Ｘ ” ｘ ＜ ２ ＋
０≦Ｙ＋ｙ＜ ｌのときはａ （１，Ｑ）ｂ （１，０
）ｃ（０，０）ｄ （０，０）のデータＳａ ＋ Ｓｂ
＊ Ｓｃ ＩＳｄが続出されて、 ５＝Ｓａ ｘ （１−７） ＋Ｓ ｂ ｘ ｙ ＋Ｓｃ （１−ｘ） （１−ｙ） ＩＳｄ （１−ｘ） ｙ のデータＳが取出され、１≦Ｘ ＋ Ｘ ＜ ２ ＋
１≦Ｙ＋ｙく２のときはａ （１，１）ｂ （１，０）
ｃ（０，１）ｄ （０，０）のデータＳａ＋Ｓｂ＋Ｓｃ
＋Ｓｄが読出されて、 ５ｌｌｌｌＳａｘｙ ＋Ｓｂｘ （１−ｙ） ＋５ｃ（１−ｘ）ｙ ÷Ｓｄ （１−ｘ） （１−ｙ） のデータＳが取出される。
以下同様に各アドレスのデータが取出される。
こうしてデータの読出しが行われるわけであるが、上述
の装置によれば任意の小数を含む入力アドレスに対して
も所望のデータが取出されるので、外部に対して仮想的
に連続的なデータの出力を行うことができる。
の装置によれば任意の小数を含む入力アドレスに対して
も所望のデータが取出されるので、外部に対して仮想的
に連続的なデータの出力を行うことができる。
なお具体的な書込・読出しの手順は、書込時にはＸアド
レス、Ｙアドレスを順次供給すると共に対応するデータ
をｌクロック遅らせて供給することによって順次書込み
が行われる。
レス、Ｙアドレスを順次供給すると共に対応するデータ
をｌクロック遅らせて供給することによって順次書込み
が行われる。
また読出時にはＸアドレス、Ｙアドレスを順次供給する
ことにより、５クロンク後に補間されたデータが順次続
出される。
ことにより、５クロンク後に補間されたデータが順次続
出される。
さらに上述の装置はアドレスが１次元のメモリにも通用
でき、また３次元以上の多次元にも応用できる。
でき、また３次元以上の多次元にも応用できる。
（発明の効果）
この発明によれば、任意の小数を含む入力アドレスに対
しても所望のデータが取出されるので、外部に対して仮
想的に連続的なデータの出力を行うことができるように
なった。
しても所望のデータが取出されるので、外部に対して仮
想的に連続的なデータの出力を行うことができるように
なった。
第１図は本発明の一例の構成図、第２図〜第４図はその
説明のための図である。 （ＩＸ） （ＩＹ）はアドレス入力端子、（２Ｘ）
（２Ｙ）（６） （１０） （ｌｌａ ） 〜（ｌ
ｉｄ ） （１４）はレジスタ、（３ａＸ ） （
３ａＹ ） （３ｂＸ ） （３ｃＹ ）は偶数生
成回路、（３ｂＹ ） （３ｃＸ ） （３ｄＸ
） （３ｄＹ ）は奇数生成回路、（４ａ）〜（４ｄ
）はメモリ、（５）はデータ入力端子、（７）はデコー
ダ、（８ａ）〜（８ｄ）は乗算器、（９）はＲＯＭ、
（１２ａ） （１２ｂ） （１３）は加算器、（
１５）はデータ出力端子である。
説明のための図である。 （ＩＸ） （ＩＹ）はアドレス入力端子、（２Ｘ）
（２Ｙ）（６） （１０） （ｌｌａ ） 〜（ｌ
ｉｄ ） （１４）はレジスタ、（３ａＸ ） （
３ａＹ ） （３ｂＸ ） （３ｃＹ ）は偶数生
成回路、（３ｂＹ ） （３ｃＸ ） （３ｄＸ
） （３ｄＹ ）は奇数生成回路、（４ａ）〜（４ｄ
）はメモリ、（５）はデータ入力端子、（７）はデコー
ダ、（８ａ）〜（８ｄ）は乗算器、（９）はＲＯＭ、
（１２ａ） （１２ｂ） （１３）は加算器、（
１５）はデータ出力端子である。
Claims (1)
- 【特許請求の範囲】 整数アドレスごとの離散的データが隣接するもの同士異
なるメモリになるように複数のメモリに分割して記憶さ
れ、 小数を含む入力アドレスに対してこの入力アドレスの整
数部を用いて上記複数のメモリから上記入力アドレスの
周囲の離散的データを取出すと共に、 上記入力アドレスの小数部を用いて補間係数を発生させ
、 この補間係数と上記取出された離散的データを用いて連
続的データを形成して出力するようにしたメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63156210A JP2707609B2 (ja) | 1988-06-24 | 1988-06-24 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63156210A JP2707609B2 (ja) | 1988-06-24 | 1988-06-24 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01321574A true JPH01321574A (ja) | 1989-12-27 |
| JP2707609B2 JP2707609B2 (ja) | 1998-02-04 |
Family
ID=15622769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63156210A Expired - Fee Related JP2707609B2 (ja) | 1988-06-24 | 1988-06-24 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2707609B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04355846A (ja) * | 1991-06-03 | 1992-12-09 | Nec Corp | 電子計算機のデータ列補間演算用モジュール |
| WO1996035992A1 (fr) * | 1995-05-11 | 1996-11-14 | Hitachi, Ltd. | Memoire a semi-conducteurs integrant une fonction arithmetique et processeur utilisant celle-ci |
| US6108746A (en) * | 1996-04-26 | 2000-08-22 | Hitachi, Ltd. | Semiconductor memory having an arithmetic function and a terminal arrangement for coordinating operation with a higher processor |
| WO2007102244A1 (ja) * | 2006-03-07 | 2007-09-13 | Neuro Solution Corp. | 画像拡大縮小装置 |
| US7636498B2 (en) | 2003-06-02 | 2009-12-22 | Olympus Corporation | Image processing apparatus |
Citations (5)
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| JPS59195760A (ja) * | 1983-04-22 | 1984-11-06 | Toshiba Corp | パタン拡大縮小装置 |
| JPS60124785A (ja) * | 1983-12-09 | 1985-07-03 | Fujitsu Ltd | 画像処理装置 |
| JPS60140292A (ja) * | 1983-12-28 | 1985-07-25 | 株式会社東芝 | パタ−ン拡大縮小装置 |
| JPS61184687A (ja) * | 1985-02-13 | 1986-08-18 | Mitsubishi Electric Corp | 多値画像拡大縮小制御方法 |
| JPS6247786A (ja) * | 1985-08-27 | 1987-03-02 | Hamamatsu Photonics Kk | 近傍画像処理専用メモリ |
-
1988
- 1988-06-24 JP JP63156210A patent/JP2707609B2/ja not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2707609B2 (ja) | 1998-02-04 |
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