JP3503141B2 - ディジタル演算処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル・オーディ
オ機器やディジタル・ビデオ機器等におけるディジタル
演算処理、特にディジタル・フィルタ処理を行うような
ディジタル演算処理装置に関する。

【０００２】

【従来の技術】一般にディジタル・オーディオ信号やデ
ィジタル・ビデオ信号のテープレコーダあるいはディス
クプレーヤ等においては、ディジタル演算処理、特に各
種ディジタル・フィルタ処理が必要とされている。この
ディジタル・フィルタ機能等を実現するための演算、例
えばいわゆるＦＩＲ（有限インパルス応答）フィルタの
演算は、メモリ上のデータと係数とを乗算して累積加算
することを繰り返すだけであるので、乗算や加算の命令
は固定あるいは単調な繰り返しで済み、またデータ・メ
モリのアドレスもカウンタで連続的に生成することがで
きる。

【０００３】また、１種類のＦＩＲフィルタだけでな
く、他の種類のＦＩＲフィルタ等についても、同じハー
ドウェアを用いて時分割処理する場合には、メモリに命
令やデータ・アドレスを記憶させてマイクロプログラム
処理することができる。この場合には、処理内容の変更
の自由度が高い代わりに、マイクロプログラム用のメモ
リが必要となるため、素子数やＩＣチップ面積等が増加
し、メモリをアクセスするための消費電力も増加するこ
とになる。

【０００４】

【発明が解決しようとする課題】ところで、１ワードの
処理ステップ数の内の大半が次数の多いＦＩＲの積和演
算である場合には、単純な繰り返し命令や連続的なデー
タ・アドレスを発生させるためにメモリを使用すること
になり、メモリ容量や素子数や消費電力の不必要な増加
を招くことになる。特に、マイクロプログラムのメモリ
に外部から転送できるＲＡＭを用いている場合に、素子
数や消費電力の増加が顕著である。

【０００５】本発明は、このような実情に鑑みてなされ
たものであり、マイクロプログラムに基づいてディジタ
ル演算処理、特にＦＩＲフィルタ処理を行う装置におい
て、連続的な積和演算と他の演算とを行わせる際に、繰
り返しの部分をハードウェア化して、メモリ容量の低減
や、消費電力の低減を図るようなディジタル演算装置の
提供を目的とする。

【０００６】

【課題を解決するための手段】本発明に係るディジタル
演算処理装置は、ディジタルデータに対して連続的な積
和演算と他の演算とを行う演算処理手段と、上記演算処
理手段での上記他の演算を制御するためのオペレーショ
ンコードが記憶されるオペレーション記憶手段と、上記
演算処理手段での上記連続的な積和演算を制御するため
のオペレーションコードの生成を行うオペレーション生
成手段と、上記オペレーション記憶手段から読み出され
たオペレーションコードと上記オペレーション生成手段
から生成されたオペレーションコードとを、上記演算処
理手段を制御するためのコントロール信号にデコードす
るオペレーションデコード手段と、上記オペレーション
デコード手段から出力されるスタート信号に基づいて、
上記オペレーションデコード手段への上記オペレーショ
ン生成手段からのオペレーションコードの供給と、上記
オペレーション記憶手段からのオペレーションコードの
供給とを切り換えるタイミングを生成する計数手段とを
有することにより、上述の課題を解決する。

【０００７】また、本発明に係るディジタル演算処理装
置は、ディジタルデータが記憶されるデータ記憶手段
と、上記ディジタルデータに対して連続的な積和演算と
他の演算とを行う演算処理手段と、上記演算処理手段で
の上記他の演算が行われるディジタルデータが記憶され
る上記データ記憶手段のアドレスを記憶するアドレス記
憶手段と、上記演算処理手段での上記連続的な積和演算
が行われるディジタルデータが記憶される上記データ記
憶手段のアドレスを生成するアドレス生成手段と、外部
からのマイクロプログラムに基づいてスタート信号を出
力するスタート信号生成手段と、上記スタート信号生成
手段から出力されるスタート信号に基づいて、上記演算
処理手段への上記アドレス生成手段からのアドレスの供
給と、上記アドレス記憶手段からのアドレスの供給を切
り換えるタイミングを生成する計数手段とを有すること
により、上述の課題を解決する。

【０００８】

【作用】マイクロプログラムの内の繰り返し部分や規則
的な部分を、メモリの代わりにロジック回路で生成する
ことにより、メモリ容量を減らすことができ、メモリか
ら読み出すための消費電力も減らすことができる。すな
わち、自由度を持たせつつ素子数、電力を低減できる。
また、命令コード中にロジック回路による生成動作の開
始点を入れておくことにより、処理途中での任意の箇所
でメモリ読み出し動作からロジック回路による生成動作
に切り換えることができる。また、ロジック回路による
生成中は、命令及びデータ・アドレスのメモリのアドレ
スを停止したり、メモリのアクセスを禁止したりするこ
とにより、消費電力を減らすことができる。さらに、乗
算器の係数が０のときに乗算処理を禁止することによ
り、消費電力を減らすことができる。

【０００９】

【実施例】以下、本発明に係る一実施例として、ディジ
タル・オーディオ・テープレコーダ（ＤＡＴ）のオーバ
ーサンプリングＡ／Ｄ、Ｄ／Ａ変換のためのディジタル
・フィルタ、特にＦＩＲ（有限インパルス応答）フィル
タに適用した例について、図面を参照しながら説明す
る。この実施例では、ＦＩＲフィルタ処理の大部分をハ
ードウェア・ロジック回路構成により行い、ＦＩＲフィ
ルタ処理の残り及び他の処理をメモリ（ＲＡＭ）からマ
イクロプログラムを読み出すことにより行うようにして
いる。

【００１０】図１及び図２は、本発明の一実施例となる
ディジタル演算処理装置の概略的なハードウェア構成を
示すブロック図であり、図１はデータを取り扱う部分
を、図２はコントロール（制御）信号を取り扱う部分を
それぞれ示している。また、図３は、図２に示すコント
ロール部分の要部の具体的な回路構成の一例を示すブロ
ック回路図である。

【００１１】先ず、図１に示すデータ部分は、入出力回
路及びマイクロプログラムで動くＡＬＵ（算術論理演算
ユニット）とデータＲＡＭから成っており、基本的には
スロット・クロック単位で処理される。この図１中のブ
ロックに供給される各制御信号の内、ＯＥは出力（アウ
トプット）イネーブルを、ＬＥはラッチ・イネーブル
を、ＲＤは読み出し（リード）を、ＷＲは書き込み（ラ
イト）を、ＣＬＲはクリアを、ＳＥＬはセレクトをそれ
ぞれ示している。

【００１２】入出力端子１０１には、ディジタル・オー
ディオ・データに対してエラー訂正符号化／復号化処理
を行うためのエンコーダ／デコーダ部、いわゆるコーデ
ックが接続されている。コーデック・バッファ１０２
は、入出力端子１０１に接続される上記コーデックとの
間でデータの送受を行うと共に、ＳＲバス１１０との間
でデータの送受を行う。ＳＲバス１１０にはシフトレジ
スタ１０３が接続され、このシフトレジスタ１０３は、
入出力端子１０４を介して、Ａ／Ｄ、Ｄ／Ａ変換器に接
続されている。

【００１３】ＤＡＴの録音時には、Ａ／Ｄ変換器から入
出力端子１０４を介してオーディオ・シリアル・データ
がシフトレジスタ１０３に入力されてパラレル・データ
に変換される。このシフトレジスタ１０３からのパラレ
ル・データは、ＳＲバス１１０を通って固定のタイミン
グで入力ラッチ１１１に取り込まれる。またＤＡＴの再
生時には、上記コーデックからのエラー訂正復号化処理
されたデータが、コーデック・バッファ１０２を介しＳ
Ｒバス１１０を介して入力ラッチ１１１に送られて取り
込まれる。

【００１４】入力ラッチ１１１に取り込まれたデータ
は、ＤＦバス１２０に送られ、マイクロプログラムによ
るタイミングでデータＲＡＭ１１３に書き込まれる。こ
のデータＲＡＭ１１３は、端子１１４からのアドレス
（ADRS）によりアクセスされる。ＤＦバス１２０に出さ
れたデータは、レジスタのラッチ・イネーブル信号 Reg
・LEによって入力レジスタ１２１に取り込むことができ
る。

【００１５】このディジタル・フィルタでは、対称係数
のＦＩＲ演算において、予め同じ係数に対するデータの
和を前置加算器（プリアダー）１２２で求めてから係数
との乗算を行えるようになっている。前置加算器１２２
には、マルチプレクサ１２３で選択された出力ｘと、マ
ルチプレクサ１２４で選択された出力ｙとが供給され
て、これらが加算される。マルチプレクサ１２３は、入
力レジスタ１２１からの出力、データＲＡＭ１１３から
ＤＦバス１２０を介した出力、アキュームレータ１３０
からの出力、及びオール０の内から選んで切り換え、出
力ｘとして取り出すことができる。この選択制御信号を
SEL・x とする。マルチプレクサ１２４は、入力レジス
タ１２１からの出力、データＲＡＭ１１３からＤＦバス
１２０を介した出力、及びオール０から選んで切り換え
ることができる。この選択制御信号を SEL・y とし、出
力をｙとする。

【００１６】前置加算器１２２からの加算出力は、オー
バーフロー・リミッタ１２５と、乗算器１３１のＡレジ
スタA-Reg とにそれぞれ送られる。ＡレジスタA-Reg に
は１ビットだけシフトダウンされて、すなわち１／２に
されて入力される。オーバーフロー・リミッタ１２５か
らの出力は、ＡＬＵバッファ１２６を介してＤＦバス１
２０に出力され、データＲＡＭ１１３や出力ラッチ１１
２に書き込まれる。

【００１７】ＤＡＴの録音時には、出力ラッチ１１２か
らのデータ出力は、ＳＲバス１１０を介し、コーデック
バッファ１０２を介して、上記コーデックに送られる。
また再生時には、出力ラッチ１１２からのデータ出力
は、シフトレジスタ１０３に送られてシリアル／パラレ
ル変換され、最上位ビット（ＭＳＢ）ファーストで上記
Ｄ／Ａ変換器に送られる。

【００１８】上記乗算器１３１のＢレジスタB-Reg に
は、係数COEFが入力される。乗算器１３１のＡ、Ｂ各レ
ジスタA-Reg 、B-Reg には、上記スロット・クロックの
２倍の周期の乗算クロック MPY・CKが与えられ、取り込
まれた内容を乗算した結果がアキュームレータ加算器１
３２に送られる。この乗算器１３１は、乗算イネーブル
信号 MPY・ENによってデータ取り込みを禁止することも
できる。アキュームレータ加算器１３２のもう一方の入
力端子には、カスケード・マルチプレクサ１３３からの
出力が供給される。カスケード・マルチプレクサ１３３
は、アキュームレータ１３０からの出力とクリア状態の
オール０とを選択できる。アキュームレータ加算器１３
２からの加算出力は、シフタ１３５で１ビットだけシフ
ト・アップ又はシフト・ダウンされてから、アキューム
レータ１３０に入力され、上述した乗算器１３１の各レ
ジスタA-Reg 、B-Reg と同じ乗算クロック MPY・CKで取
り込まれる。アキュームレータ１３０は、アキュームレ
ータ・イネーブル信号 Acc・ENによってデータ取り込み
を禁止することもできる。

【００１９】このディジタル・フィルタでは、係数だけ
を浮動小数点表現し、指数部の差分が１又は０になるよ
うに仮数部を調整して、その指数部差分をシフト・ダウ
ンに与えることにより、擬似的に浮動小数点乗算を行う
ようにしている。

【００２０】次に図２は、上記ハードウェアの内のコン
トロール信号を取り扱う部分を、図３は、この図２に示
すコントロール部分の要部の具体的な構成例を、それぞ
れ示している。このコントロール部分では、乗算器の係
数（COEF）、データＲＡＭのアドレス（ADRS）、及び上
記ＡＬＵ（算術論理演算ユニット）部への各種コントロ
ール信号を生成する。

【００２１】これらの図２及び図３において、マイクロ
プログラムは、係数ＲＡＭ１５１、アドレスＲＡＭ１５
２、及びオペレーションＲＡＭ１５３にそれぞれの内容
が格納されるようになっており、これらのＲＡＭ１５
１、１５２、１５３のアドレスは、スロット・カウンタ
１５５からのカウント出力により与えられる。これらの
ＲＡＭ１５１、１５２、１５３へのマイクロ・プログラ
ムの各内容は、外部から転送されて格納される。

【００２２】スロット・カウンタ１５５は、上記スロッ
ト・クロックをカウントして歩進する例えば５ビットの
カウンタであり、周波数ｆｓのサンプリング周期内で、
１ワード当たり３２スロットで１周する。係数ＲＡＭ１
５１の係数は、スロット・クロックの２倍の周期の上記
乗算クロック MPY・CKにより、１ワード当たり１６回ア
クセスされるので、係数ＲＡＭ１５１にはスロット・カ
ウンタ１５５からの出力の最下位ビット（ＬＳＢ）を除
いた４ビットを与える。

【００２３】このディジタル演算処理装置においては、
１ワードの内、ハードウェア・ロジック回路によるＦＩ
Ｒ処理は１６スロット分とし、メモリ（ＲＡＭ）からの
マイクロプログラムによる残りのＦＩＲ処理や他のＦＩ
Ｒ以外の処理も１６スロット分としている。

【００２４】スロット・カウンタ１５５からアドレスＲ
ＡＭ１５２とオペレーションＲＡＭ１５３とに与えられ
るアドレスは、５ビットのカウント出力（Ｑ_A 〜Ｑ_E ）
の内のそれぞれ下位４ビット（Ｑ_A 〜Ｑ_D ）となってお
り、これらのＲＡＭ１５２、１５３の記憶容量はそれぞ
れ１６スロット分しかなく、１ワード（１サンプリング
周期）の間に２周する。ＦＩＲ処理の内の上記ハードウ
ェア・ロジック回路による処理を行っている間は、アド
レスＲＡＭ１５２とオペレーションＲＡＭ１５３とはい
ずれもアクセスが禁止され、スロット・カウンタ１５５
が１６クロック分進んで同じ４ビットＲＡＭアドレスに
戻ってくるとアクセスが再開されるようになっている。
これにより、ＲＡＭ１５２、１５３での消費電力の低減
を図っている。

【００２５】ＦＩＲアドレス生成回路１５６にはＦＩＲ
カウンタが設けられており、オペレーション・デコーダ
１７０からのスタート信号 FIR・Stをトリガとして、上
記スロット・クロックをカウントし始める。この時点か
ら１６クロックの間、ディジタル演算のアドレスとオペ
レーションとは、ＲＡＭ１５２、１５３からではなくロ
ジック回路、すなわちＦＩＲアドレス生成回路１５６及
びＦＩＲオペレーション生成回路１５７で生成される。
１６クロック後は、再びＲＡＭ１５２、１５３からのマ
イクロプログラムによる処理に戻る。

【００２６】アドレスＲＡＭ１５２からのアドレス出力
は、アドレス保持ラッチ１５４を介してオフセット加算
器１７６に送られ、このオフセット加算器１７６にてＦ
ＩＲアドレス生成回路１５６からのアドレス出力と加算
される。オフセット加算器１７６からの加算出力は、加
算器１７８に送られ、ベースアドレス・カウンタ１７７
からのカウント出力と加算され、アドレス・フリップフ
ロップ１７９を介して上記データＲＡＭ１１３のアドレ
ス出力（ADRS）として取り出される。オペレーションＲ
ＡＭ１５３からのオペレーション出力は、ＦＩＲオペレ
ーション生成回路１５７を介してオペレーション・デコ
ーダ１７０に送られ、オペレーション・デコーダ１７０
では上記ＡＬＵの各コントロール信号に条件デコードす
る。

【００２７】上記スロット・カウンタ１５５の５ビット
のカウント出力（Ｑ_A 〜Ｑ_E ）の内の最下位ビット（Ｌ
ＳＢ、図３ではＱ_A ）を除いた上位４ビット（Ｑ_B 〜Ｑ
_E ）によりアクセスされる係数ＲＡＭ１５１からの係数
出力は、係数マルチプレクサ１７２に送られてＦＩＲア
ドレス生成回路１５６からの出力との間で切換選択さ
れ、乗算係数（COEF）として上記乗算器１３１のＢレジ
スタB-Reg に送られる。また、係数マルチプレクサ１７
２からの係数の各ビットが全て０か否かを検出するオー
ル０検出回路１７４が設けられている。

【００２８】ここで、このＦＩＲディジタル・フィルタ
では、対称係数のＦＩＲ演算において、予め同じ係数に
対するデータの和を求めてから係数との乗算を行うため
に、係数の外側から内側へ向かって２個ずつ順にアクセ
スするようなアドレスを生成している。

【００２９】すなわち、例えば補間型ディジタルＬＰＦ
の場合、そのインパルス応答は図４のようになることか
ら、各係数（…、Ｃ_-2、Ｃ_-1、Ｃ₀ 、Ｃ₁ 、Ｃ₂ 、…）
を見ると、０次の係数Ｃ₀ を中心として正負両側に対称
となっており、その次数が高くなるほど絶対値が小さ
く、０次の係数Ｃ₀ （＝１）を除く偶数次の係数Ｃ
₂ （＝Ｃ_-2）、Ｃ₄ （＝Ｃ_-4）等はいずれも０となって
いる。また、奇数次の各係数は、例えば３８次の場合の
Ｃ₁₉（＝Ｃ_-19 ）までで、 Ｃ₁ （＝Ｃ_-1） ≒ ０．６３２８ Ｃ₃ （＝Ｃ_-3） ≒−０．２０３１ Ｃ₅ （＝Ｃ_-5） ≒ ０．１１５２ Ｃ₇ （＝Ｃ_-7） ≒−０．０７５２０ Ｃ₉ （＝Ｃ_-9） ≒ ０．０５０７８ Ｃ₁₁（＝Ｃ_-11 ）≒−０．０３５１６ Ｃ₁₃（＝Ｃ_-13 ）≒ ０．０２３９３ Ｃ₁₅（＝Ｃ_-15 ）≒−０．０１５８７ Ｃ₁₇（＝Ｃ_-17 ）≒ ０．００９８８８ Ｃ₁₉（＝Ｃ_-19 ）≒−０．００８０５７ となっている。

【００３０】これらの奇数次の各係数を、仮数部が８ビ
ットで、隣合う係数の指数部間の差分が０又は１となる
ような浮動小数点形式で表すと、 Ｃ₁ （＝Ｃ_-1） ：０１０１０００１ 〔 ×２^-7 〕 Ｃ₃ （＝Ｃ_-3） ：１１００１１００ 〔 ×２^-8 〕 Ｃ₅ （＝Ｃ_-5） ：００１１１０１１ 〔 ×２^-9 〕 Ｃ₇ （＝Ｃ_-7） ：１０１１００１１ 〔 ×２^-10 〕 Ｃ₉ （＝Ｃ_-9） ：０１１０１０００ 〔 ×２^-11 〕 Ｃ₁₁（＝Ｃ_-11 ）：１０１１１０００ 〔 ×２^-11 〕 Ｃ₁₃（＝Ｃ_-13 ）：０１１０００１０ 〔 ×２^-12 〕 Ｃ₁₅（＝Ｃ_-15 ）：１０１１１１１１ 〔 ×２^-12 〕 Ｃ₁₇（＝Ｃ_-17 ）：０１０１０００１ 〔 ×２^-13 〕 Ｃ₁₉（＝Ｃ_-19 ）：１０１１１１１０ 〔 ×２^-13 〕 となる。ここで「０１０１０００１」等が係数の仮数部
の２進数表示値を示し、〔 〕内が係数の指数部に対応
して２の巾乗表示した値を示している。

【００３１】ここで、係数の両端近傍（高次部分）では
演算結果に与える影響が少なくなる点、及びロジック回
路で生成し易くする点を考慮して、指数部の差を３に制
限した係数の一例を、Ｃ₁₉から順に正側のみ示す。 Ｃ₁₉： １１１１０１１１（Ｆ７Ｈ） 〔 ×２^-10 〕 Ｃ₁₇： ００００１０１０（０ＡＨ） 〔 ×２^-10 〕 Ｃ₁₅： １１１０１１１１（ＥＦＨ） 〔 ×２^-10 〕 Ｃ₁₃： ０００１１０００（１８Ｈ） 〔 ×２^-10 〕 Ｃ₁₁： １１０１１１００（ＤＣＨ） 〔 ×２^-10 〕 Ｃ₉ ： ００１１０１００（３４Ｈ） 〔 ×２^-10 〕 Ｃ₇ ： １０１１００１１（Ｂ３Ｈ） 〔 ×２^-10 〕 Ｃ₅ ： ００１１１０１１（３ＢＨ） 〔 ×２^-9 〕 Ｃ₃ ： １１００１１００（ＣＣＨ） 〔 ×２^-8 〕 Ｃ₁ ： ０１０１０００１（５１Ｈ） 〔 ×２^-7 〕 ここで、（Ｆ７Ｈ）等は、仮数部の１６進表示値を示
す。

【００３２】図５には、このような各係数を有する３８
次ＦＩＲフィルタのシグナルフロー図を示している。こ
の図５の入力端子１８１に入力されたデータがＬＰＦ
（ローパスフィルタ）処理されて出力端子１８２より出
力データとして取り出される。入力端子１８１から３９
個のレジスタが直列接続され、各レジスタに取り込まれ
たデータを入力側から順にＤ_-19 、Ｄ_-18 、…、Ｄ_-1、
Ｄ₀ 、Ｄ₁ 、Ｄ₂ 、…、Ｄ₁₈、Ｄ₁₉とするとき、データ
Ｄ₀ が現在のデータを示している。ここで、０次を除く
偶数次の乗算係数がいずれも０であることより、奇数次
の係数についてそれぞれのデータと乗算し累積加算すれ
ばよいことから、これらの奇数次及び０次の各係数に対
応する各データＤ_-19 、Ｄ_-17 、…、Ｄ_-1、Ｄ₀ 、
Ｄ₁ 、Ｄ₃ 、…、Ｄ₁₇、Ｄ₁₉を取り出して、いわゆる積
和演算を行わせるようにしている。

【００３３】具体的な積和演算の際には、上述したよう
な同じ係数に対するデータの和を求めてから係数との乗
算を行っている。すなわち、両端側の２個のデータＤ
_-19 及びデータＤ₁₉の和を求め、１／２して係数Ｃ₁₉の
８倍（８・Ｃ₁₉）を乗算することにより、８・Ｐ₁₉（＝
８・Ｃ₁₉（Ｄ_-19 ＋Ｄ₁₉）／２）を求め、次に、これら
の内側の２個のデータＤ_-17 及びデータＤ₁₇の和につい
ての係数乗算値８・Ｐ₁₇（＝８・Ｃ₁₇（Ｄ_-17 ＋Ｄ₁₇）
／２）を求めて上記係数乗算値８・Ｐ₁₉との和をとる。
これを８・ΣＰ_19-17 と表す。以下同様に内側（現在デ
ータＤ₀ 側）に向かって２個ずつ順にデータの和をとっ
て対応する係数と乗算し、乗算結果を累積加算してい
る。この積和演算中において、データＤ_-7、Ｄ₇ につい
ての係数乗算値８・Ｐ₇ を求めた後、その累積加算した
値８・ΣＰ_19-7を、シフタ１８４ａでシフト・ダウンす
ることにより１／２にして、４・ΣＰ_19-7とし、これを
次の係数乗算値４・Ｐ₅ と加算（累積加算）している。
このようなシフト・ダウンをシフタ１８４ｂ、１８４ｃ
でも行い、最終的に１倍の係数となるようにしている。
これらのシフタ１８４ａ〜１８４ｃは、上記図１のシフ
タ１３５に対応するものである。また、上記係数乗算及
びシフト・ダウン動作については、図７の（ｌ）〜
（ｐ）を参照しながら後述する。

【００３４】この図５の例では、ディジタルＬＰＦ（ロ
ーパスフィルタ）の部分１８３に対して、シフタ１８６
ａ、加算器１８６ｂ、オーバーフロー・リミッタ１８６
ｃ、遅延素子１８６ｄより成る回路部を付加すること
で、ディジタルＨＰＦ（ハイパスフィルタ）の特性を実
現するようにしている。

【００３５】ところで、この図５に示すＦＩＲフィルタ
のディジタル演算は、主として図３に示すようなハード
ウェアのロジック回路により行っているが、データＲＡ
Ｍ１１３に対して上記両端側データＤ_-19 及びデータＤ
₁₉の２個から内側（現在データＤ₀ 側）に向かって２個
ずつ順にアクセスする際に、外側の２組（４個）のデー
タＤ_-19 、Ｄ₁₉、Ｄ_-17 、Ｄ₁₇については、アドレスＲ
ＡＭ１５２からのアドレスを読み出して、（オフセット
加算器１７６、加算器１７８、アドレス・フリップフロ
ップ１７９を介して）上記データＲＡＭ１１３内の各デ
ータをアクセスするようにし、データＤ_-15 、Ｄ₁₅から
内側のデータのアクセスについては、ＦＩＲアドレス生
成回路１５６からのハードウェア的に生成されたＦＩＲ
アドレス（オフセット・アドレス）を用いるようにして
いる。すなわち、ＦＩＲアドレス生成回路１５６内のＦ
ＩＲカウンタやＥｘＯＲ回路等によって生成されたオフ
セット分のＦＩＲアドレスをオフセット加算器１７６に
送って、加算器１７８、アドレス・フリップフロップ１
７９を介して最終的なデータＲＡＭアドレスを得るよう
にしている。このときのＦＩＲアドレス生成回路１５６
内のＦＩＲカウンタからの４ビット出力（Ｑ_A 〜Ｑ_D ）
とオフセット加算器１７６に送られる５ビットのオフセ
ット・アドレス入力（Ｂ₀ 〜Ｂ₄ ）との関係を、次の表
１に示す。

【００３６】

【表１】

【００３７】この表１において、ＦＩＲカウンタは０〜
Ｆ（１６進数）をカウントして０に戻るときのオフセッ
ト・アドレスの５ビット（Ｂ₀ 〜Ｂ₄ ）は、２の補数表
示値であり、１０進数表示では負と正とを交互にとるよ
うな値となる。

【００３８】上記ロジック回路によるＦＩＲ処理が開始
された最初のスロットでは、アドレスＲＡＭ１５２はＦ
ＩＲ終了後の最初のアドレスとなっているので、その内
容を読み出してアドレス保持ラッチ１５４に保持してお
き、ＦＩＲ処理の間の対称係数の中心のデータをアクセ
スするようなオフセットとする。

【００３９】ＦＩＲアドレス生成回路１５６の出力とア
ドレス保持ラッチ１５４の内容は、オフセット加算器１
７６に入力されて加算される。上記ロジック回路による
ＦＩＲ処理が終了した後は、上記ＦＩＲカウンタはクリ
アされて止まっているので、出力は０となる。

【００４０】サンプリング周期（周波数ｆｓ）でカウン
トアップされるベースアドレス・カウンタ１７７からの
カウント出力と、オフセット加算器１７６からの出力と
を加算器１７８で加算し、アドレス・フリップフロップ
１７９を介して、図１のデータＲＡＭ１１３にアドレス
（ADRS）として送る。

【００４１】オペレーションＲＡＭ１５３からは、ディ
ジタル・フィルタ操作のコードが出力され、ロジック回
路によるＦＩＲ処理のとき以外は、ＦＩＲオペレーショ
ン生成回路１５７をそのまま通過して、オペレーション
・デコーダ１７０でＡＬＵの各コントロール（制御）信
号にデコードされる。しかし、ロジック回路によるＦＩ
Ｒ処理のときは、オペレーションＲＡＭ１５３の出力は
無視してＦＩＲ演算のための２つのオペレーションを、
上記乗算クロック MPY・CKの“Ｈ”と“Ｌ”とに応じて
繰り返し生成する。このときもスロット・カウンタ１５
５が１６クロックだけカウントしてＲＡＭアドレスが元
に戻ってくるとアクセスを再開する。

【００４２】係数ＲＡＭ１５１の出力は、ＦＩＲのとき
以外は係数マルチプレクサ１７２をそのまま通過して乗
算器１３１のＢレジスタB-Reg に入力される。しかし、
ロジック回路によるＦＩＲ処理のときは、ＦＩＲアドレ
ス生成回路１５６内のＦＩＲカウンタの最下位ビット
（ＬＳＢ）の次のビット（Ｑ_B ）を係数の最上位ビット
（ＭＳＢ）とし、係数のＭＳＢ以外のビットは係数ＲＡ
Ｍ１５１から乗算器１３１のＢレジスタB-Reg に入力さ
れる。すなわち、係数のＭＳＢだけが係数マルチプレク
サ１７２で切り換えられる。このとき、係数ＲＡＭ１５
１のＭＳＢは浮動小数点係数の指数部の差分となってお
り、ＡＬＵにシフト・ダウン信号として送られる。

【００４３】ところで、乗算器１３１の消費電力は大き
いので、乗算する必要のないときは係数ＲＡＭ１５１を
０にしておき、乗算器１３１の係数の全ビットが０であ
ることをオール０検出回路１７４で検出して、乗算器１
３１のＡレジスタA-Reg 及びＢレジスタB-Reg のクロッ
クとアキュームレータ１３０のクロックとを禁止するこ
とにより、消費電力を減らすようにしている。この禁止
動作のために、乗算イネーブル信号 MPY・ENとアキュー
ムレータ・イネーブル信号 Acc・ENとを用いている。

【００４４】次に、図６及び図７は、上記図１〜図３に
示すディジタル演算処理装置の動作を説明するためのタ
イミング・チャートである。これら図６及び図７におい
て、（ａ）はスロット・クロックを、（ｂ）は乗算クロ
ック MPY・CKの反転信号を、（ｃ）は周波数ｆｓのクロ
ックの反転信号を、（ｄ）はスロット・カウンタ１５５
の出力を、それぞれ示している。また、時刻ｔ₁ 〜ｔ₉
が１サンプリング周期に対応している。

【００４５】これらの図６、図７及び上記図１〜図３に
おいて、スロット・カウンタ１５５は、時刻ｔ₁ からス
ロット・クロック（ａ）をカウント開始して、カウント
出力（ｄ）を出力する。このスロット・カウント出力
（ｄ）の下位４ビット値に応じてオペレーションＲＡＭ
１５３がアクセスされ、オペレーション・デコーダ１７
０にオペレーション・コード（ｅ）が入力される。この
オペレーション・コード（ｅ）の内の「Ｂ」（１６進表
示）が上記ハードウェア・ロジック回路によるＦＩＲ演
算の開始コードに対応しており、このコード「Ｂ」がオ
ペレーション・デコーダ１７０でデコードされて、ＦＩ
Ｒスタート信号 FIR・Stの反転信号（ｆ）が時刻ｔ₂ で
出力される。この信号（ｆ）がＦＩＲアドレス生成回路
１５６に送られてＦＩＲイネーブル信号 FIR・ENが生成
され、ＦＩＲカウンタがスロット・クロック（ａ）を１
６カウントするまで同じ状態を保持した後復帰するか
ら、この FIR・EN信号は図６の（ｇ）のようになる。従
って、スロット・カウント出力（ｄ）が「５」〜「１
４」（１６進表示）までの間（時刻ｔ₂ 〜ｔ₆ 間）の１
６スロットが、ハードウェア・ロジック回路によりＦＩ
Ｒの積和演算を行う領域となる。

【００４６】ＦＩＲアドレス生成回路１５６内のＦＩＲ
カウンタは、 FIR・EN信号（ｇ）に応じてカウントが開
始され、スロット・クロック（ａ）をカウントすること
により、時刻ｔ₂ 〜ｔ₆ 間に「０」〜「Ｆ」（１６進表
示）となるＦＩＲカウント出力（ｈ）を発生する。この
カウント出力（ｈ）がＥｘＯＲ回路等により論理演算さ
れて、上記表１に示すようなオフセット・アドレス
（ｉ）に変換され、オフセット加算器１７６に送られ
る。また、ＦＩＲアドレス生成回路１５６内のＤラッチ
により上記 FIR・EN信号（ｇ）がスロット・クロック
（ａ）の反転信号でラッチされてアドレス保持信号
（ｊ）が生成され、アドレス保持ラッチ１５４にラッチ
・イネーブル信号として送られる。このアドレス保持信
号（ｊ）の立ち下がりは、上記 FIR・EN信号（ｇ）の立
ち上がりから半クロック分ずれたタイミングとなる。こ
のアドレス保持信号（ｊ）によりアドレス保持ラッチ１
５４でアドレスＲＡＭ１５２から読み出されたアドレス
が保持される。このアドレス保持ラッチ１５４からの出
力の状態を図７の（ｒ）に示している。なお、ＦＩＲア
ドレス生成回路１５６内の上記ＦＩＲカウンタの第２ビ
ット目Ｑ_B 出力を図６の（ｋ）に示している。

【００４７】上記ＦＩＲイネーブル信号 FIR・EN（ｇ）
がＦＩＲオペレーション生成回路１５３に送られ、ま
た、上記アドレス保持信号（ｊ）がアドレスＲＡＭ１５
２及びオペレーションＲＡＭ１５３の各チップセレクト
端子ＣＳにそれぞれ送られることにより、上記時刻ｔ₂
〜ｔ₆ 間は、アドレスＲＡＭ１５２及びオペレーション
ＲＡＭ１５３からの読出動作が停止され、アドレス保持
ラッチ１５４で保持されたアドレス（ｒ）がオフセット
加算器１７６に送られると共に、ＦＩＲオペレーション
生成回路１５７で生成されたオペレーション・コードが
オペレーション・デコーダ１７０に入力される。ＦＩＲ
オペレーション生成回路１５７では、上記時刻ｔ₂ 〜ｔ
₆ の間、コード「４」及び「８」（１６進表示）を交互
に出力し、オペレーション・デコーダ１７０にオペレー
ション・コード（ｅ）として送っている。コード「４」
はデータＲＡＭ１１３を読み出して入力レジスタ１２１
に取り込むオペレーション・コード、コード「８」はデ
ータＲＡＭ１１３を読み出して入力レジスタ１２１の内
容と加算するオペレーション・コードである。これらの
交互の動作により、上記各乗算係数毎の積和演算が順次
行われる。

【００４８】乗算器１３１に送られる乗算係数（COEF）
は、各係数Ｃ₁₉〜Ｃ₀ に応じて、図７の（ｌ）に示すよ
うに、スロット・カウント出力（ｄ）の「３」のタイミ
ングから２スロット・クロック周期で順次「Ｆ８」、
「０Ａ」、「Ｆ０」、・・・となっている。すなわち、
この具体例での各乗算係数Ｃ₁₉〜Ｃ₀ を、 Ｃ₁₉： １１１１１０００（Ｆ８Ｈ） 〔 ×２^-10 〕 Ｃ₁₇： ００００１０１０（０ＡＨ） 〔 ×２^-10 〕 Ｃ₁₅： １１１１００００（Ｆ０Ｈ） 〔 ×２^-10 〕 Ｃ₁₃： ０００１１０００（１８Ｈ） 〔 ×２^-10 〕 Ｃ₁₁： １１０１１１００（ＤＣＨ） 〔 ×２^-10 〕 Ｃ₉ ： ００１１０１００（３４Ｈ） 〔 ×２^-10 〕 Ｃ₇ ： １０１１００１１（Ｂ３Ｈ） 〔 ×２^-10 〕 Ｃ₅ ： ００１１１０１１（３ＢＨ） 〔 ×２^-9 〕 Ｃ₃ ： １１００１１００（ＣＣＨ） 〔 ×２^-8 〕 Ｃ₁ ： ０１０１０００１（５１Ｈ） 〔 ×２^-7 〕 としている。ただし、ロジック回路によるＦＩＲ処理
は、係数Ｃ₁₅からＣ₁ までの積和演算としている。

【００４９】この図７の（ｌ）の乗算係数（COEF）と上
述した同じ係数の２個ずつのデータの和とが順次乗算さ
れ、乗算器１３１からの乗算出力は図７の（ｍ）のよう
に現れる。係数ＲＡＭ１５１から読み出される係数デー
タは２の補数表示されたものであり、ＭＳＢ（最上位ビ
ット）は正負の符号を表す符号ビットであるが、上記ロ
ジック回路によりＦＩＲ処理を行っている間は、上述し
た隣接する係数データの指数部間の差分（０か１）を表
すビットとなっている。この係数ＲＡＭ１５１からの係
数データのＭＳＢを（ｐ）に示す。このＭＳＢの値に応
じて係数マルチプレクサ１７２の論理回路（ＡＮＤゲー
ト）がシフト・ダウン信号（ｎ）を生成している。ま
た、ロジック回路によりＦＩＲ処理している間の乗算係
数（COEF）値（ｌ）の符号ビットとなるＭＳＢ（最上位
ビット）については、係数マルチプレクサ１７２の論理
回路（ＯＲゲート）により“Ｈ”と“Ｌ”とが交互に形
成されるようになっている。このＭＳＢを（ｌ）に重ね
て示している。この係数ＲＡＭ１５１のＭＳＢの切り換
えは、上記 FIR・EN信号（ｇ）を１スロット・クロック
分だけ遅延した信号（ｑ）により時刻ｔ₄ 、ｔ₇ を境界
として行われる。

【００５０】係数マルチプレクサ１７２からの上記シフ
ト・ダウン信号（ｎ）に応じて、上記図５と共に説明し
たように、それまでの累積加算値が１ビット分ずつシフ
トされて順次１／２され、図７の（ｏ）に示すように、
最終的に１倍の係数値で乗算したものの累積加算値が得
られるわけである。

【００５１】なお、本発明は上記実施例のみに限定され
るものではなく、例えば、ＦＩＲフィルタ処理以外にも
各種の繰り返し演算を含む処理に適用できる。また、適
用機器はＤＡＴに限定されず、各種のディジタル信号を
取り扱う機器に本発明を適用することができる。

【００５２】

【発明の効果】以上の説明からも明らかなように、本発
明に係るディジタル演算処理装置によれば、ディジタル
データに対して連続的な積和演算と他の演算とを行う演
算処理手段と、上記演算処理手段での上記他の演算を制
御するためのオペレーションコードが記憶されるオペレ
ーション記憶手段と、上記演算処理手段での上記連続的
な積和演算を制御するためのオペレーションコードの生
成を行うオペレーション生成手段と、上記オペレーショ
ン記憶手段から読み出されたオペレーションコードと上
記オペレーション生成手段から生成されたオペレーショ
ンコードとを、上記演算処理手段を制御するためのコン
トロール信号にデコードするオペレーションデコード手
段と、上記オペレーションデコード手段から出力される
スタート信号に基づいて、上記オペレーションデコード
手段への上記オペレーション生成手段からのオペレーシ
ョンコードの供給と、上記オペレーション記憶手段から
のオペレーションコードの供給とを切り換えるタイミン
グを生成する計数手段とを有することにより、メモリ容
量を減らすことができ、メモリから読み出すための消費
電力も減らすことができる。すなわち、マイクロプログ
ラムによる自由度を持たせながら、素子数、電力を低減
できる。また、本発明に係るディジタル演算処理装置に
よれば、ディジタルデータが記憶されるデータ記憶手段
と、上記ディジタルデータに対して連続的な積和演算と
他の演算とを行う演算処理手段と、上記演算処理手段で
の上記他の演算が行われるディジタルデータが記憶され
る上記データ記憶手段のアドレスを記憶するアドレス記
憶手段と、上記演算処理手段での上記連続的な積和演算
が行われるディジタルデータが記憶される上記データ記
憶手段のアドレスを生成するアドレス生成手段と、外部
からのマイクロプログラムに基づいてスタート信号を出
力するスタート信号生成手段と、上記スタート信号生成
手段から出力されるスタート信号に基づいて、上記演算
処理手段への上記アドレス生成手段からのアドレスの供
給と、上記アドレス記憶手段からのアドレスの供給を切
り換えるタイミングを生成する計数手段とを有すること
により、メモリ容量を減らすことができ、メモリから読
み出すための消費電力も減らすことができ、マイクロプ
ログラムによる自由度を持たせながら、素子数、電力を
低減できる。

【００５３】ここで、メモリ上の命令コードの中に上記
ハードウェア・ロジック回路による命令、データ・アド
レス、係数等の生成動作への切り換えの開始点を書き込
んでおくことにより、処理途中での任意の箇所でメモリ
読み出し動作からロジック回路による生成動作に切り換
えることができる。また、ロジック回路による生成中
は、命令及びデータ・アドレスのメモリのアドレスを停
止したり、メモリのアクセスを禁止したりすることによ
り、消費電力を減らすことができる。さらに、乗算器の
係数が０のときに乗算処理を禁止することにより、消費
電力を減らすことができる。

【図面の簡単な説明】

【図１】本発明に係るディジタル演算処理装置の一実施
例のデータを取り扱う部分の構成例を示すブロック図で
ある。

【図２】上記実施例のディジタル演算処理装置のコント
ロール信号を取り扱う部分の構成例を示すブロック図で
ある。

【図３】上記図２に示すコントロール信号を取り扱う部
分の要部の具体的な構成例を示すブロック図である。

【図４】上記実施例により実現されるディジタルＦＩＲ
フィルタのインパルス応答特性を示す図である。

【図５】上記実施例により実現されるディジタルＦＩＲ
フィルタのシグナルフローを示すブロック回路図であ
る。

【図６】上記実施例の動作を説明するためのタイミング
チャートである。

【図７】上記実施例の動作を説明するためのタイミング
チャートである。

【符号の説明】

１１３・・・・・データＲＡＭ １２１・・・・・入力ラッチ １２３、１２４・・・・・マルチプレクサ １３０・・・・・アキュームレータ １３１・・・・・乗算器 １３５・・・・・シフタ １５１・・・・・係数ＲＡＭ １５２・・・・・アドレスＲＡＭ １５３・・・・・オペレーションＲＡＭ １５４・・・・・アドレス保持ラッチ １５５・・・・・スロット・カウンタ １５６・・・・・ＦＩＲアドレス生成回路 １５７・・・・・ＦＩＲオペレーション生成回路 １７０・・・・・オペレーション・デコーダ １７２・・・・・係数マルチプレクサ １７４・・・・・オール０検出回路 １７６・・・・・オフセット加算器 １７７・・・・・ベースアドレス・カウンタ

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 17/00 - 17/18 H03H 17/00 - 17/08 G06F 9/22 - 9/42 G06F 12/00 550 - 12/06 G06F 13/16 - 13/18

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 ディジタルデータに対して連続的な積和
   演算と他の演算とを行う演算処理手段と、 上記演算処理手段での上記他の演算を制御するためのオ
   ペレーションコードが記憶されるオペレーション記憶手
   段と、 上記演算処理手段での上記連続的な積和演算を制御する
   ためのオペレーションコードの生成を行うオペレーショ
   ン生成手段と、 上記オペレーション記憶手段から読み出されたオペレー
   ションコードと上記オペレーション生成手段から生成さ
   れたオペレーションコードとを、上記演算処理手段を制
   御するためのコントロール信号にデコードするオペレー
   ションデコード手段と、 上記オペレーションデコード手段から出力されるスター
   ト信号に基づいて、上記オペレーションデコード手段へ
   の上記オペレーション生成手段からのオペレーションコ
   ードの供給と、上記オペレーション記憶手段からのオペ
   レーションコードの供給とを切り換えるタイミングを生
   成する計数手段とを有することを特徴とするディジタル
   演算処理装置。
2. 【請求項２】 上記オペレーション記憶手段に供給され
   るオペレーションコードの中に、上記オペレーション生
   成手段によるオペレーションコード生成の開始点を書き
   込んでおくことを特徴とする請求項１記載のディジタル
   演算処理装置。
3. 【請求項３】 上記計数手段は、上記スタート信号に基
   づいて所定期間計数を行い、上記所定期間中は上記オペ
   レーション記憶手段からの読み出しを禁止することを特
   徴とする請求項１記載のディジタル演算処理装置。
4. 【請求項４】 上記計数手段は、上記スタート信号に基
   づいて所定期間計数を行い、上記所定期間中は上記オペ
   レーション記憶手段のアドレス更新を停止することを特
   徴とする請求項１記載のディジタル演算処理装置。
5. 【請求項５】 ディジタルデータが記憶されるデータ記
   憶手段と、 上記ディジタルデータに対して連続的な積和演算と他の
   演算とを行う演算処理手段と、 上記演算処理手段での上記他の演算が行われるディジタ
   ルデータが記憶される上記データ記憶手段のアドレスを
   記憶するアドレス記憶手段と、 上記演算処理手段での上記連続的な積和演算が行われる
   ディジタルデータが記憶される上記データ記憶手段のア
   ドレスを生成するアドレス生成手段と、 外部からのマイクロプログラムに基づいてスタート信号
   を出力するスタート信号生成手段と、 上記スタート信号生成手段から出力されるスタート信号
   に基づいて、上記演算処理手段への上記アドレス生成手
   段からのアドレスの供給と、上記アドレス記憶手段から
   のアドレスの供給を切り換えるタイミングを生成する計
   数手段とを有することを特徴とするディジタル演算処理
   装置。
6. 【請求項６】 上記計数手段は、上記スタート信号生成
   手段から出力されるスタート信号に基づいて所定期間計
   数を行い、上記所定期間中は上記アドレス記憶手段から
   の読み出しを禁止することを特徴とする請求項５記載の
   ディジタル演算処理装置。
7. 【請求項７】 上記計数手段は、上記スタート信号生成
   手段から出力されるスタート信号に基づいて所定期間計
   数を行い、上記所定期間中は上記アドレス記憶手段のア
   ドレス更新を停止することを特徴とする請求項５記載の
   ディジタル演算処理装置。