JP2675010B2 - 情報処理装置 - Google Patents
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- JP2675010B2 JP2675010B2 JP62194469A JP19446987A JP2675010B2 JP 2675010 B2 JP2675010 B2 JP 2675010B2 JP 62194469 A JP62194469 A JP 62194469A JP 19446987 A JP19446987 A JP 19446987A JP 2675010 B2 JP2675010 B2 JP 2675010B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
- G06F7/5443—Sum of products
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタル信号処理プロセッサの如き情報
処理装置に関し、特にプログラムステップ数を低減し
て、アドレス演算の高速化を計るのに有効な技術に関す
る。 〔従来の技術〕 音声信号もしくはは映像信号を量子化し、この量子化
信号をアナログ−デジタル変換して得たデジタル信号を
デジタル的な演算もしくは変換などの操作する装置をデ
ィジタル信号処理プロセッサと一般的に言われている。 ディジタル信号処理プロセッサによるディジタル操作
には、ろ波，等化，雑音やエコーの低減、変調，フーリ
エ変換，信号の特性パラメータの抽出，信号の予測，映
像信号の強調などがある。 ディジタル信号処理プロセッサよりの出力信号はディ
ジタル−アナログ変換によりアナログ信号に戻され、低
減フィルターを介して最終的な出力信号が得られる。 1970年代になり、LSI技術が発達してディジタル演算
処理の基本的構成要素である加算器，乗算器，単位遅延
素子を信号処理の流れに沿ってレイアウトした専用LSI
が提案された。この専用LSIは回路規模を最小化できる
ので、量産されれば最も経済的である。 一方、1980年代になってスドプログラム制御のディジ
タル信号処理プロセッサLSIが提案された。LSIは信号処
理のアルゴリズムをマイクロ命令でプログラミングし、
この命令をメモリーから読み出して実行するので、プロ
グラムによりいかなる信号処理も実現できる汎用性を有
する。 本発明はかかる汎用のディジタル信号処理プロセッサ
LSIに好適な技術に関するものである。 出願前に本発明者により検討されたディジタル信号処
理プロセッサLSIは、第９図に示すように、データを格
納するデータメモリ11、命令コードを格納する命令メモ
リ12、データメモリ11のアクセス番地を計算するアドレ
ス演算器13、命令メモリ12のアクセス番地を指定するプ
ログラムカウンタ14、データメモリ11から読み出された
データに対し演算を施すデータ演算器15、命令メモリ12
から読み出された命令を解読するデコーダ16等より構成
されている。 LSIでは、これらの回路11〜16が１つの半導体チップ
に内蔵される。 先ず、命令メモリ12のプログラムカウンタ14で指示さ
れた番地から１つの命令を読み出し、これをデコーダ16
で解読して次に読み出すべき番地を決定し、これをプロ
グラムカウンタ14に送るとともに、演算すべきオペラン
ドデータを読み出すためのアドレスをアドレス演算器13
で演算させる。演算して得たアドレスでデータメモリ11
をアクセスすることによりオペランドデータを読み出
し、これをデータ演算器15に入力して演算処理を行う。 以下、第９図におけるアドレス演算器13について、詳
述する。出願前に検討されたディジタル信号処理プロセ
ッサに設けられているアドレス演算器は、第２図に示す
ように、演算器本体104と数個のレジスタ102,107から構
成されており、命令を受ける度に所定の演算を行い、そ
の結果をアドレスとして出力している。このような構成
は、第９図におけるデータ演算器15と同じである。この
構成は、汎用性に富み、種々の演算が行われるデータ演
算回路としては好適な構成と言える。しかし、アドレス
演算は、そのアルゴリズムに大きな特徴があり、大部分
は同じ演算の繰り返しであることが多い。 例えば、データメモリにディジタルフィルタの係数が
格納されている場合には、フィルタリングを行うため、
メモリのある一定のアドレス範囲を順次繰り返しアクセ
スし、フィルタの係数データを一定期間でデータ演算器
に送出する。このときにアドレス演算器104が行う演算
は、初期アドレスのローディングと、インクリメント
（＋１）演算とのくり返しのみである。 ディジタルの所定の周波数特性を時間的空間に変換し
た重み関数の一例を第10図（ｂ）に示す。同図において
横軸は時間を示し、たて軸は信号伝達量を示している。
時間幅を無限大に取ればフィルタ特性は完全に理想なも
のとなるが、これは不可能である。従って、理想からの
誤差が許される範囲において、時間幅を有限の値ｎ＋１
（以下タップ数と言う）を設定するのがディジタルフィ
ルタの重要な設計項目である。 従って、第10図（ｂ）に示すような重み関数波形を短
冊状に切断し、各時点（０）〜（ｎ）の信号伝達の値を
フィルタリング係数として第10図（ａ）に示すようなメ
モリのアドレス０〜ｎに格納しておく。このように格納
されたディジタル係数はメモリから順次読み出され、量
子化およびアナログ−ディジタル変換により順次入力さ
れるディジタル入力信号とデータ演算器により順次積和
演算されることによりディジタル信号処理が実行され
る。 ディジタル信号処理プロセッサの信号処理に必要な上
記ｎ＋１のステップ積和演算の反復回数ｍを、フィルタ
リング回数と定義する。 第３図は、第２図のアドレス演算器の動作フローチャ
ートである。ここでは、演算の繰り返し回数をループ１
とし（＝ｍ）、タップ数（短冊に切り出された各時点
数）をループ２として（＝ｎ）、これらの値から順次減
算カウントする。 先ず、アドレスの初期値０をレジスタ102にセットし
（ステップ31）、次にフィルタリングにおける演算の回
数を設定する（Loop1＝ｍ）（ステップ32）。次に、初
期値０をレジスタ102から演算器104を通過させて、レジ
スタ107にロードし（ステップ33）、その値を最初のア
ドレス出力とする（ステップ34）。次に、第２のループ
として、フィルタのタップ数から１だけ減じた数を設定
する。つまり、初期値アドレスを出力した時点で、１タ
ップ分が終了しているため、残りの数のｎを設定する
（ステップ35）。この第２ループ内で、インクリメント
演算命令とアドレス出力を実行する。つまり、最初のア
ドレス出力０に＋１だけ演算器104で加算して、その結
果（０＋１）をレジスタ107にセットし、これを出力す
る（ステップ36,37）。第２のループが終了すると（ル
ープ２の値を演算していき、０になると）、また第１の
ループに戻り、初期値アドレスのロードから、前までの
フローを繰り返す（ステップ38）ループ２の値を１だけ
減算しても０でない場合には、何回でも繰り返しステッ
プ36に戻って動作する（ステップ39）。ループ１の値を
１だけ減算しても０でない場合には、何回でも繰り返し
ステップ33に戻って、初期値アドレスをロードする（ス
テップ40,41）。 第４図は、第３図のフローチャートを第２図の構成に
より実行する時のプログラム例を示す図である。すなわ
ち、レジスタ１に初期値アドレス０をセットする命令
（ステップ１）、ループ１を１〜ｍに設定する命令（ス
テップ２）、レジスタ１の内容をレジスタ３にロードす
る命令（ステップ３）、レジスタ３の内容を出力する命
令（ステップ４）、ループ２を１〜ｎに設定する命令
（ステップ５）、レジスタ３をインクリメントする命令
（ステップ６）、レジスタ３を出力する命令（ステップ
７）、次のループ２について実行する命令（ステップ
８）、次のループ１について実行する命令（ステップ
９）等である。 第４図に示すように、第２図の構成では、ループが２
重になっており、フィルタリングが１回終了する度ごと
に、内側のループ回数設定命令（第４図のステップ５の
命令）を実行することになるため、処理速度が低下して
いた。 一方、1986年,ICASSP東京大会のセッション８の１
「オン ザ アイ・シー アーキテクチャ・アンド・デ
ザイン・オブ ア ２ミクロン・シーモス・8MIPSディ
ジタル・シグナルプロセッサ・ウィズ・パラレルプロセ
ッシング・キャパビリティ」（「On the IC Archtectur
e and Design of a 2μm CMOS 8MIPS Digital Signal
Processer with Parallel Processing Capability:The
PCB5010/5011」（PROCEEDINGS ICASSP86VOL.1−p.38
5〜388））においては、モデュロアドレッシングをサポ
ートするアドレス計算ユニットが提案されている。 〔発明が解決しようとする問題点〕 モデュロアドレッシングとは、アドレス演算器の出力
が初期値アドレス（０番地）からスタートして、インク
リメント（＋１）により順次アドレス値が増大して、最
終値アドレスに到して、さらにこの最終値アドレスを越
えたことを検出し、この検出結果に基づき初期値アドレ
ス（０番地）に自動的に復帰させるものである。 従ってこの方法では、ループを１重に減少させること
ができるが、フィルタのタップ数が２のべき乗に限定し
なければならないので、汎用性が極めて少ないという問
題がある。 本発明の目的は、このような従来の問題を改善し、ア
ドレス演算器で必要となる余分なループ命令を排除し
て、プログラムステップ数を削減し、タップ数（すなわ
ち反復読み出しされる格納データ数）が２のべき乗に限
定されることが無いとともに、かつ信号処理速度を向上
することが可能な情報処理装置を提供することにある。 〔問題点を解決するための手段〕 本願において開示される情報処理装置のうち、代表的
なものの概要は下記の通りである。 すなわち、本発明の好適な一実施例による情報処理装
置は、命令コードを格納する命令メモリと、該命令メモ
リから読み出された命令を解読するデコーダと、データ
を格納するデータメモリと、上記デコーダの出力に応答
して上記データメモリのアクセス番地を計算するアドレ
ス演算器と、上記アクセス番地に従って上記データメモ
リから読み出されデータがその入力に印加されたデータ
演算器とを具備してなり、零を除く任意の値に初期値ア
ドレスが設定された後上記アドレス演算器はこの初期値
にインクリメントを順次実行することにより最終値アド
レスを発生する。その後のインクリメントにより、イク
セス番地が最終アドレスを越えた場合、アクセス番地を
零を除く任意の有限値に設定された初期値に自動的に再
帰するための手段を特に具備している。 〔作用〕 複数ビットのバイナリー信号によりアクセス番地が構
成されている場合、最終値アドレスはバイナリー信号の
LSB（Less Significant Bit）からMSB（Most Significa
nt Bit）まで全て“1"の奇数となる。 従来のモデュロアドレッシングでは、この最終値アド
レスを越えてインクリメントが行なわれた場合、LSBか
らMSBまで全て“0"（すなわち０番地）の初期値アドレ
スに再帰したため、タップ数は２のべき乗の偶数に限定
されていた。これに対して、本実施例においては初期値
アドレスは零を除く任意の有限値に設定され、最終値ア
ドレスを越えたインクリメントがなされた場合にこの初
期値に再帰するので、任意のタップ数を得ることができ
る。 〔実施例〕 以下、本発明の実施例を、図面を参照して詳細に説明
する。 第９図は、本発明の実施例によるディジタル信号処理
プロセッサの全体構成図を示す。同図についてはすでに
説明済であり、重複する説明は省略する。 命令メモリ12はディジタル信号処理のマイクロ命令を
格納し、データメモリ11はディジタルフィルタのフィル
タリング係数を格納している。データ演算器15はフィル
タリング係数とディジタル入力信号とを順次積和演算を
実行する。 第１図（ａ）は、第９図のディジタル信号処理プロセ
ッサのアドレス演算器13を詳細に説明するブロックダイ
ア図である。 第１図（ａ）において、101は各レジスタにセットす
る値が送られてくるデータバス、102は初期値アドレス
を保持するレジスタ、103は再帰アドレス（すなわち、
最終アドレスに＋１したアドレス）を保持するレジス
タ、104はインクリメント（＋１）またはデクリメント
（−１）の機能を有するアドレス演算器、105は演算器1
04の出力108とレジスタ103の内容とを比較して、両者が
一致しているか否かを判定し、その判定結果に基づいて
出力108がレジスタ102の出力109のうちの１つを選択し
て出力するセレクタ106の制御を行う回路、107はセレク
タ106の出力アドレスを保持し、その出力を演算器104に
入力するレジスタである。第１図（ｂ）において、110
はデータメモリ、ａは初期値アドレス、ａ＋ｎ＋１はタ
ップ数がｎ＋１のときの再帰アドレスである。 次に、第３図により、第１図（ｂ）のアドレス演算器
の動作の例を述べる。先ず、レジスタ102,103にそれぞ
れ初期値アドレス，再帰アドレスをセットする（ステッ
プ31）。別の回路で必要なループ回数をセットした後、
ループの中に入る（ステップ32）。先ず、最初にレジス
タ102の内容をセレクタ106を通してレジスタ107にロー
ドする（ステップ33）。このとき、初期値アドレスが出
力される（ステップ34）。ここで、設定した初期値アド
レスと、最終値アドレスの範囲（ａ〜（ａ＋ｎ）の間の
アドレス）でのみ有効な加減算命令を新たに設ける。こ
れを通常のインクリメント（＋１）、デクリメント（−
１）命令に対して、MODINC,MODDEC命令と呼ぶことにす
る。これらの新たに設けられた命令は、演算結果が、設
定された再帰アドレスに一致した時には自動的に初期値
を演算結果として出力する処理を行う（ステップ33,34,
39）。もし、再帰アドレスに演算結果が達していなけれ
ば、そのまま通常のインクリメント，デクリメント命令
と同じ処理を行う（ステップ36,37,39）。別にセットし
たフィルタリング回数に達したならば、ストップする
（ステップ40,41）。 このように、第１図の構成による動作では、ハードウ
エア（レジスタ103,比較判定回路105およびセレクタ10
6）により、第３図におけるステップ39と同じ動作を行
っている。これにより、従来、２重ループ制御により実
現していた初期値への再帰処理を、ハードウエアと新た
な命令を設けることにより高速度で実現している。 一方、レジスタ102,103にそれぞれ格納される初期値
アドレス，再帰アドレスの値は任意の値に設定できるの
で、タップ数ｎ＋１は２のべき乗に限定されず任意の値
とすることができる。 第５図は、第１図の回路構成と命令により得られるプ
ログラム例の図である。第５図では、レジスタ１に初期
値アドレスａをセットする命令（ステップ１）、レジス
タ２に再帰アドレス（ａ＋１＋１）をセットする命令
（ステップ２）、レジスタ１の内容をレジスタ３に転送
する命令（ステップ３）、レジスタ３の内容を出力する
命令（ステップ４）、ループ１として、１からｍ×（ｎ
＋１）−１までの範囲に設定する命令（ステップ５）、
レジスタ３の値をインクリメントするMODINC命令（ステ
ップ６）、レジスタ３の内容を出力する命令（ステップ
７）、ループ１の次の回に入る命令（ステップ８）の繰
り返しが示されている。 第５図に示すように、本実施例では、プログラム上で
もステップ数が低減され、ループも１重になるので、ア
ドレス演算の高速化が可能となる。 第６図は、本発明の第２の実施例を示すアドレス演算
器の構成図とデータメモリのアドレス配置図である。第
６図（ａ）において、601は、演算器104のオーバーフロ
ーキャリー信号である。このオーバーフローキャリー信
号はアクセス番地のMSBよりひとつ上位ビットのバイナ
リー信号である。従って、インクリメントによりアクセ
ス番地が最終値アドレスを越えて再帰アドレスに達した
場合、このオーバーフローキャリー信号は“0"から“1"
に変化する。すなわち、この場合の最終値アドレスはア
クセス番地のLSBからMSBまで全て“1"の信号となる。タ
ップ数ｎ＋１を２のべき乗に限定されない任意の値とす
るため、初期値アドレスは零を除く任意の有限値（すな
わちアドレス信号のLSBからMSBまでの少なくともひとつ
以上のビットが“1"の値）に設定され、インクリメント
によりアクセス番地が最終値アドレスを越えて再帰アド
レスに達した場合、アドレス番地は自動的に初期値（零
を除く任意の有限値）に再帰する。 従ってこの第６図（ａ）の実施例では、第１図の実施
例におけるレジスタ103と比較判定回路105とが果す機能
を、演算器104からの信号601により行っている。その結
果、アドレス演算器全体の構成を簡単化することが可能
である。 第６図（ｂ）は上記のようにアクセス番地のインクリ
メントによりオーバーフロー（OF）が生じた場合に初期
値アドレスａに再帰するアドレシングの様子を示すもの
である。逆に、第６図（ｃ）はアクセス番地のデクリメ
ントによりアンダーフロー（UF）が生じた場合に初期値
アドレスａに再帰するアドレシングの様子を示すもので
ある。この場合も、初期値アドレスは零を除く有限値に
設定される。デクリメントによる最終値アドレスはLSB
からMSBまで全て“0"となり、再帰アドレスであるアン
ダーフローボロー信号はやはりアクセス番地のMSBより
ひとつ上位ビットのバイナリー信号である。アンダーフ
ローが生じた場合、このアンダーフローボロー信号は
“0"から“1"に変化する。 第７図は、本発明の第３の実施例を示すアドレス演算
回路の構成図とデータメモリのアドレス配置図である。
第７図（ａ）において、701はインクリメント，デクリ
メント機能の他に、１より大きい数の加算，減算機能を
備えた演算器であり、702は加数たは減数を格納するレ
ジスタである。この実施例では、第１図の実施例で実現
できる動作機能の他に、第７図（ｂ）に示すような一定
数のとびとび番地のループアドレシングも可能になる。
第７図（ｂ）における703は、第７図（ａ）のレジスタ7
02の内容に相当する値である。すなわち、レジスタ702
に一定数、零えばｘの値をセットしておけば、初期値ア
ドレスとしてａ番地が出力された後、このａがレジスタ
107を介して演算器701に帰還入力され、演算器701でレ
ジスタ702の内容と加算されるため、次の出力はａ番地
に703の値を加えた値となり、第７図（ｂ）に示すよう
な順序で最終番地ｂまでとびとび番地にアドレシングす
ることができる。 第８図は、本発明の第４図の実施例を示すアドレス演
算回路の構成図である。第８図においては、第１図の実
施例にフラグ用のフリップフロップ801を付加しただけ
であって、その他の構成は第１図と同一である。すなわ
ち、新たにフラグのセット／リセット命令を設け、その
フラグをモードフラグMODFとし、セット命令をSMODA、
リセット命令をRMODAと呼ぶことにする。SMODA命令によ
りフラグMODFのフリップフロップ801がセットされてい
る間は、演算結果がレジスタ103に設定された上限また
は下限値に一致したときに、自動的に初期値を演算結果
として出力する。もし、まだ上限または下限値に達して
いないときには、そのまま通常のインクリメント，デク
リメント動作を行う。RMODF命令によりフリップフロッ
プ801がリセットされたときには、一定範囲のアドレシ
ングモードは終了する。 このように、第８図では、比較判定回路105の動作を
開始／終了させるモードフラグと、このフラグのセット
／リセット命令を設けて、任意に制御することができ
る。 本発明は上記実施例に限定されるものではなく、種々
の変形的実施形態を取ることができる。 例えば、第１図の実施例においては初期値アドレスを
ディクリメントすることにより最終アドレス，再帰アド
レスとするように構成することもできる。 さらに、本発明はメモリに格納されたデータを反復し
て読み出し、こ読み出されたデータに反復してデジタル
的演算を実行する高速マイクロプロセッサにも適用でき
る。 〔発明の効果〕 以上説明したように、本発明によれば、条件分岐命令
を使用せずに一定範囲のアドレス区間のループアドレシ
ングを行うことができるので、プログラムステップ数が
低減され、かつ信号処理のスループットが向上する。ま
た、任意の初期値アドレスおよび最終アドレス，再帰ア
ドレスが設定できるので、汎用性の大きなアドレシング
が可能となる。
処理装置に関し、特にプログラムステップ数を低減し
て、アドレス演算の高速化を計るのに有効な技術に関す
る。 〔従来の技術〕 音声信号もしくはは映像信号を量子化し、この量子化
信号をアナログ−デジタル変換して得たデジタル信号を
デジタル的な演算もしくは変換などの操作する装置をデ
ィジタル信号処理プロセッサと一般的に言われている。 ディジタル信号処理プロセッサによるディジタル操作
には、ろ波，等化，雑音やエコーの低減、変調，フーリ
エ変換，信号の特性パラメータの抽出，信号の予測，映
像信号の強調などがある。 ディジタル信号処理プロセッサよりの出力信号はディ
ジタル−アナログ変換によりアナログ信号に戻され、低
減フィルターを介して最終的な出力信号が得られる。 1970年代になり、LSI技術が発達してディジタル演算
処理の基本的構成要素である加算器，乗算器，単位遅延
素子を信号処理の流れに沿ってレイアウトした専用LSI
が提案された。この専用LSIは回路規模を最小化できる
ので、量産されれば最も経済的である。 一方、1980年代になってスドプログラム制御のディジ
タル信号処理プロセッサLSIが提案された。LSIは信号処
理のアルゴリズムをマイクロ命令でプログラミングし、
この命令をメモリーから読み出して実行するので、プロ
グラムによりいかなる信号処理も実現できる汎用性を有
する。 本発明はかかる汎用のディジタル信号処理プロセッサ
LSIに好適な技術に関するものである。 出願前に本発明者により検討されたディジタル信号処
理プロセッサLSIは、第９図に示すように、データを格
納するデータメモリ11、命令コードを格納する命令メモ
リ12、データメモリ11のアクセス番地を計算するアドレ
ス演算器13、命令メモリ12のアクセス番地を指定するプ
ログラムカウンタ14、データメモリ11から読み出された
データに対し演算を施すデータ演算器15、命令メモリ12
から読み出された命令を解読するデコーダ16等より構成
されている。 LSIでは、これらの回路11〜16が１つの半導体チップ
に内蔵される。 先ず、命令メモリ12のプログラムカウンタ14で指示さ
れた番地から１つの命令を読み出し、これをデコーダ16
で解読して次に読み出すべき番地を決定し、これをプロ
グラムカウンタ14に送るとともに、演算すべきオペラン
ドデータを読み出すためのアドレスをアドレス演算器13
で演算させる。演算して得たアドレスでデータメモリ11
をアクセスすることによりオペランドデータを読み出
し、これをデータ演算器15に入力して演算処理を行う。 以下、第９図におけるアドレス演算器13について、詳
述する。出願前に検討されたディジタル信号処理プロセ
ッサに設けられているアドレス演算器は、第２図に示す
ように、演算器本体104と数個のレジスタ102,107から構
成されており、命令を受ける度に所定の演算を行い、そ
の結果をアドレスとして出力している。このような構成
は、第９図におけるデータ演算器15と同じである。この
構成は、汎用性に富み、種々の演算が行われるデータ演
算回路としては好適な構成と言える。しかし、アドレス
演算は、そのアルゴリズムに大きな特徴があり、大部分
は同じ演算の繰り返しであることが多い。 例えば、データメモリにディジタルフィルタの係数が
格納されている場合には、フィルタリングを行うため、
メモリのある一定のアドレス範囲を順次繰り返しアクセ
スし、フィルタの係数データを一定期間でデータ演算器
に送出する。このときにアドレス演算器104が行う演算
は、初期アドレスのローディングと、インクリメント
（＋１）演算とのくり返しのみである。 ディジタルの所定の周波数特性を時間的空間に変換し
た重み関数の一例を第10図（ｂ）に示す。同図において
横軸は時間を示し、たて軸は信号伝達量を示している。
時間幅を無限大に取ればフィルタ特性は完全に理想なも
のとなるが、これは不可能である。従って、理想からの
誤差が許される範囲において、時間幅を有限の値ｎ＋１
（以下タップ数と言う）を設定するのがディジタルフィ
ルタの重要な設計項目である。 従って、第10図（ｂ）に示すような重み関数波形を短
冊状に切断し、各時点（０）〜（ｎ）の信号伝達の値を
フィルタリング係数として第10図（ａ）に示すようなメ
モリのアドレス０〜ｎに格納しておく。このように格納
されたディジタル係数はメモリから順次読み出され、量
子化およびアナログ−ディジタル変換により順次入力さ
れるディジタル入力信号とデータ演算器により順次積和
演算されることによりディジタル信号処理が実行され
る。 ディジタル信号処理プロセッサの信号処理に必要な上
記ｎ＋１のステップ積和演算の反復回数ｍを、フィルタ
リング回数と定義する。 第３図は、第２図のアドレス演算器の動作フローチャ
ートである。ここでは、演算の繰り返し回数をループ１
とし（＝ｍ）、タップ数（短冊に切り出された各時点
数）をループ２として（＝ｎ）、これらの値から順次減
算カウントする。 先ず、アドレスの初期値０をレジスタ102にセットし
（ステップ31）、次にフィルタリングにおける演算の回
数を設定する（Loop1＝ｍ）（ステップ32）。次に、初
期値０をレジスタ102から演算器104を通過させて、レジ
スタ107にロードし（ステップ33）、その値を最初のア
ドレス出力とする（ステップ34）。次に、第２のループ
として、フィルタのタップ数から１だけ減じた数を設定
する。つまり、初期値アドレスを出力した時点で、１タ
ップ分が終了しているため、残りの数のｎを設定する
（ステップ35）。この第２ループ内で、インクリメント
演算命令とアドレス出力を実行する。つまり、最初のア
ドレス出力０に＋１だけ演算器104で加算して、その結
果（０＋１）をレジスタ107にセットし、これを出力す
る（ステップ36,37）。第２のループが終了すると（ル
ープ２の値を演算していき、０になると）、また第１の
ループに戻り、初期値アドレスのロードから、前までの
フローを繰り返す（ステップ38）ループ２の値を１だけ
減算しても０でない場合には、何回でも繰り返しステッ
プ36に戻って動作する（ステップ39）。ループ１の値を
１だけ減算しても０でない場合には、何回でも繰り返し
ステップ33に戻って、初期値アドレスをロードする（ス
テップ40,41）。 第４図は、第３図のフローチャートを第２図の構成に
より実行する時のプログラム例を示す図である。すなわ
ち、レジスタ１に初期値アドレス０をセットする命令
（ステップ１）、ループ１を１〜ｍに設定する命令（ス
テップ２）、レジスタ１の内容をレジスタ３にロードす
る命令（ステップ３）、レジスタ３の内容を出力する命
令（ステップ４）、ループ２を１〜ｎに設定する命令
（ステップ５）、レジスタ３をインクリメントする命令
（ステップ６）、レジスタ３を出力する命令（ステップ
７）、次のループ２について実行する命令（ステップ
８）、次のループ１について実行する命令（ステップ
９）等である。 第４図に示すように、第２図の構成では、ループが２
重になっており、フィルタリングが１回終了する度ごと
に、内側のループ回数設定命令（第４図のステップ５の
命令）を実行することになるため、処理速度が低下して
いた。 一方、1986年,ICASSP東京大会のセッション８の１
「オン ザ アイ・シー アーキテクチャ・アンド・デ
ザイン・オブ ア ２ミクロン・シーモス・8MIPSディ
ジタル・シグナルプロセッサ・ウィズ・パラレルプロセ
ッシング・キャパビリティ」（「On the IC Archtectur
e and Design of a 2μm CMOS 8MIPS Digital Signal
Processer with Parallel Processing Capability:The
PCB5010/5011」（PROCEEDINGS ICASSP86VOL.1−p.38
5〜388））においては、モデュロアドレッシングをサポ
ートするアドレス計算ユニットが提案されている。 〔発明が解決しようとする問題点〕 モデュロアドレッシングとは、アドレス演算器の出力
が初期値アドレス（０番地）からスタートして、インク
リメント（＋１）により順次アドレス値が増大して、最
終値アドレスに到して、さらにこの最終値アドレスを越
えたことを検出し、この検出結果に基づき初期値アドレ
ス（０番地）に自動的に復帰させるものである。 従ってこの方法では、ループを１重に減少させること
ができるが、フィルタのタップ数が２のべき乗に限定し
なければならないので、汎用性が極めて少ないという問
題がある。 本発明の目的は、このような従来の問題を改善し、ア
ドレス演算器で必要となる余分なループ命令を排除し
て、プログラムステップ数を削減し、タップ数（すなわ
ち反復読み出しされる格納データ数）が２のべき乗に限
定されることが無いとともに、かつ信号処理速度を向上
することが可能な情報処理装置を提供することにある。 〔問題点を解決するための手段〕 本願において開示される情報処理装置のうち、代表的
なものの概要は下記の通りである。 すなわち、本発明の好適な一実施例による情報処理装
置は、命令コードを格納する命令メモリと、該命令メモ
リから読み出された命令を解読するデコーダと、データ
を格納するデータメモリと、上記デコーダの出力に応答
して上記データメモリのアクセス番地を計算するアドレ
ス演算器と、上記アクセス番地に従って上記データメモ
リから読み出されデータがその入力に印加されたデータ
演算器とを具備してなり、零を除く任意の値に初期値ア
ドレスが設定された後上記アドレス演算器はこの初期値
にインクリメントを順次実行することにより最終値アド
レスを発生する。その後のインクリメントにより、イク
セス番地が最終アドレスを越えた場合、アクセス番地を
零を除く任意の有限値に設定された初期値に自動的に再
帰するための手段を特に具備している。 〔作用〕 複数ビットのバイナリー信号によりアクセス番地が構
成されている場合、最終値アドレスはバイナリー信号の
LSB（Less Significant Bit）からMSB（Most Significa
nt Bit）まで全て“1"の奇数となる。 従来のモデュロアドレッシングでは、この最終値アド
レスを越えてインクリメントが行なわれた場合、LSBか
らMSBまで全て“0"（すなわち０番地）の初期値アドレ
スに再帰したため、タップ数は２のべき乗の偶数に限定
されていた。これに対して、本実施例においては初期値
アドレスは零を除く任意の有限値に設定され、最終値ア
ドレスを越えたインクリメントがなされた場合にこの初
期値に再帰するので、任意のタップ数を得ることができ
る。 〔実施例〕 以下、本発明の実施例を、図面を参照して詳細に説明
する。 第９図は、本発明の実施例によるディジタル信号処理
プロセッサの全体構成図を示す。同図についてはすでに
説明済であり、重複する説明は省略する。 命令メモリ12はディジタル信号処理のマイクロ命令を
格納し、データメモリ11はディジタルフィルタのフィル
タリング係数を格納している。データ演算器15はフィル
タリング係数とディジタル入力信号とを順次積和演算を
実行する。 第１図（ａ）は、第９図のディジタル信号処理プロセ
ッサのアドレス演算器13を詳細に説明するブロックダイ
ア図である。 第１図（ａ）において、101は各レジスタにセットす
る値が送られてくるデータバス、102は初期値アドレス
を保持するレジスタ、103は再帰アドレス（すなわち、
最終アドレスに＋１したアドレス）を保持するレジス
タ、104はインクリメント（＋１）またはデクリメント
（−１）の機能を有するアドレス演算器、105は演算器1
04の出力108とレジスタ103の内容とを比較して、両者が
一致しているか否かを判定し、その判定結果に基づいて
出力108がレジスタ102の出力109のうちの１つを選択し
て出力するセレクタ106の制御を行う回路、107はセレク
タ106の出力アドレスを保持し、その出力を演算器104に
入力するレジスタである。第１図（ｂ）において、110
はデータメモリ、ａは初期値アドレス、ａ＋ｎ＋１はタ
ップ数がｎ＋１のときの再帰アドレスである。 次に、第３図により、第１図（ｂ）のアドレス演算器
の動作の例を述べる。先ず、レジスタ102,103にそれぞ
れ初期値アドレス，再帰アドレスをセットする（ステッ
プ31）。別の回路で必要なループ回数をセットした後、
ループの中に入る（ステップ32）。先ず、最初にレジス
タ102の内容をセレクタ106を通してレジスタ107にロー
ドする（ステップ33）。このとき、初期値アドレスが出
力される（ステップ34）。ここで、設定した初期値アド
レスと、最終値アドレスの範囲（ａ〜（ａ＋ｎ）の間の
アドレス）でのみ有効な加減算命令を新たに設ける。こ
れを通常のインクリメント（＋１）、デクリメント（−
１）命令に対して、MODINC,MODDEC命令と呼ぶことにす
る。これらの新たに設けられた命令は、演算結果が、設
定された再帰アドレスに一致した時には自動的に初期値
を演算結果として出力する処理を行う（ステップ33,34,
39）。もし、再帰アドレスに演算結果が達していなけれ
ば、そのまま通常のインクリメント，デクリメント命令
と同じ処理を行う（ステップ36,37,39）。別にセットし
たフィルタリング回数に達したならば、ストップする
（ステップ40,41）。 このように、第１図の構成による動作では、ハードウ
エア（レジスタ103,比較判定回路105およびセレクタ10
6）により、第３図におけるステップ39と同じ動作を行
っている。これにより、従来、２重ループ制御により実
現していた初期値への再帰処理を、ハードウエアと新た
な命令を設けることにより高速度で実現している。 一方、レジスタ102,103にそれぞれ格納される初期値
アドレス，再帰アドレスの値は任意の値に設定できるの
で、タップ数ｎ＋１は２のべき乗に限定されず任意の値
とすることができる。 第５図は、第１図の回路構成と命令により得られるプ
ログラム例の図である。第５図では、レジスタ１に初期
値アドレスａをセットする命令（ステップ１）、レジス
タ２に再帰アドレス（ａ＋１＋１）をセットする命令
（ステップ２）、レジスタ１の内容をレジスタ３に転送
する命令（ステップ３）、レジスタ３の内容を出力する
命令（ステップ４）、ループ１として、１からｍ×（ｎ
＋１）−１までの範囲に設定する命令（ステップ５）、
レジスタ３の値をインクリメントするMODINC命令（ステ
ップ６）、レジスタ３の内容を出力する命令（ステップ
７）、ループ１の次の回に入る命令（ステップ８）の繰
り返しが示されている。 第５図に示すように、本実施例では、プログラム上で
もステップ数が低減され、ループも１重になるので、ア
ドレス演算の高速化が可能となる。 第６図は、本発明の第２の実施例を示すアドレス演算
器の構成図とデータメモリのアドレス配置図である。第
６図（ａ）において、601は、演算器104のオーバーフロ
ーキャリー信号である。このオーバーフローキャリー信
号はアクセス番地のMSBよりひとつ上位ビットのバイナ
リー信号である。従って、インクリメントによりアクセ
ス番地が最終値アドレスを越えて再帰アドレスに達した
場合、このオーバーフローキャリー信号は“0"から“1"
に変化する。すなわち、この場合の最終値アドレスはア
クセス番地のLSBからMSBまで全て“1"の信号となる。タ
ップ数ｎ＋１を２のべき乗に限定されない任意の値とす
るため、初期値アドレスは零を除く任意の有限値（すな
わちアドレス信号のLSBからMSBまでの少なくともひとつ
以上のビットが“1"の値）に設定され、インクリメント
によりアクセス番地が最終値アドレスを越えて再帰アド
レスに達した場合、アドレス番地は自動的に初期値（零
を除く任意の有限値）に再帰する。 従ってこの第６図（ａ）の実施例では、第１図の実施
例におけるレジスタ103と比較判定回路105とが果す機能
を、演算器104からの信号601により行っている。その結
果、アドレス演算器全体の構成を簡単化することが可能
である。 第６図（ｂ）は上記のようにアクセス番地のインクリ
メントによりオーバーフロー（OF）が生じた場合に初期
値アドレスａに再帰するアドレシングの様子を示すもの
である。逆に、第６図（ｃ）はアクセス番地のデクリメ
ントによりアンダーフロー（UF）が生じた場合に初期値
アドレスａに再帰するアドレシングの様子を示すもので
ある。この場合も、初期値アドレスは零を除く有限値に
設定される。デクリメントによる最終値アドレスはLSB
からMSBまで全て“0"となり、再帰アドレスであるアン
ダーフローボロー信号はやはりアクセス番地のMSBより
ひとつ上位ビットのバイナリー信号である。アンダーフ
ローが生じた場合、このアンダーフローボロー信号は
“0"から“1"に変化する。 第７図は、本発明の第３の実施例を示すアドレス演算
回路の構成図とデータメモリのアドレス配置図である。
第７図（ａ）において、701はインクリメント，デクリ
メント機能の他に、１より大きい数の加算，減算機能を
備えた演算器であり、702は加数たは減数を格納するレ
ジスタである。この実施例では、第１図の実施例で実現
できる動作機能の他に、第７図（ｂ）に示すような一定
数のとびとび番地のループアドレシングも可能になる。
第７図（ｂ）における703は、第７図（ａ）のレジスタ7
02の内容に相当する値である。すなわち、レジスタ702
に一定数、零えばｘの値をセットしておけば、初期値ア
ドレスとしてａ番地が出力された後、このａがレジスタ
107を介して演算器701に帰還入力され、演算器701でレ
ジスタ702の内容と加算されるため、次の出力はａ番地
に703の値を加えた値となり、第７図（ｂ）に示すよう
な順序で最終番地ｂまでとびとび番地にアドレシングす
ることができる。 第８図は、本発明の第４図の実施例を示すアドレス演
算回路の構成図である。第８図においては、第１図の実
施例にフラグ用のフリップフロップ801を付加しただけ
であって、その他の構成は第１図と同一である。すなわ
ち、新たにフラグのセット／リセット命令を設け、その
フラグをモードフラグMODFとし、セット命令をSMODA、
リセット命令をRMODAと呼ぶことにする。SMODA命令によ
りフラグMODFのフリップフロップ801がセットされてい
る間は、演算結果がレジスタ103に設定された上限また
は下限値に一致したときに、自動的に初期値を演算結果
として出力する。もし、まだ上限または下限値に達して
いないときには、そのまま通常のインクリメント，デク
リメント動作を行う。RMODF命令によりフリップフロッ
プ801がリセットされたときには、一定範囲のアドレシ
ングモードは終了する。 このように、第８図では、比較判定回路105の動作を
開始／終了させるモードフラグと、このフラグのセット
／リセット命令を設けて、任意に制御することができ
る。 本発明は上記実施例に限定されるものではなく、種々
の変形的実施形態を取ることができる。 例えば、第１図の実施例においては初期値アドレスを
ディクリメントすることにより最終アドレス，再帰アド
レスとするように構成することもできる。 さらに、本発明はメモリに格納されたデータを反復し
て読み出し、こ読み出されたデータに反復してデジタル
的演算を実行する高速マイクロプロセッサにも適用でき
る。 〔発明の効果〕 以上説明したように、本発明によれば、条件分岐命令
を使用せずに一定範囲のアドレス区間のループアドレシ
ングを行うことができるので、プログラムステップ数が
低減され、かつ信号処理のスループットが向上する。ま
た、任意の初期値アドレスおよび最終アドレス，再帰ア
ドレスが設定できるので、汎用性の大きなアドレシング
が可能となる。
【図面の簡単な説明】
第１図（ａ）は本発明の一実施例のデジタル信号処理プ
ロセッサのアドレス演算器のブロックダイア図、第１図
（ｂ）は該プロセッサのデータメモリの構成図、第２図
は出願前に本発明者等により検討されたデジタル信号処
理プロセッサのアドレス演算器のブロックダイア図、第
３図は第１図（ａ）または第２図のアドレス演算器を用
いてデジタル信号処理プロセッサによりフィルタリング
処理を行うための動作フローチャート、第４図は第２図
のアドレス演算器を用いて第３図の動作を実行するため
のプログラム例を示す図、第５図は第１図（ａ）のアド
レス演算器を用いて第３図の動作を実行するためのプロ
グラム例を示す図、第６図（ａ）は本発明の第２の実施
例によるアドレス演算器のブロックダイア図、第６図
（ｂ）は第６図（ａ）のアドレス演算器がインクリメン
ト動作を行う場合のデータメモリの構成図、第６図
（ｃ）は第６図（ａ）のアドレス演算器がディクリメン
ト動作を行う場合のデータメモリの構成図、第７図
（ａ）は本発明の第３の実施例によるアドレス演算器の
ブロックダイア図、第７図（ｂ）は第７図（ａ）のアド
レス演算器が動作を行う場合のデータメモリの構成図、
第８図は本発明の第４の実施例によるアドレス演算器の
ブロックダイア図、第９図はデジタル信号処理プロセッ
サの全体構成図、第10図（ａ）はデータメモリの構成
図、第10図（ｂ）はデジタルフィルタの重み関数の一例
を示す図である。 101:データバス、102:初期値レジスタ、 103:上限または下限値レジスタ、 104,701:演算器、 105:比較判定回路、106:セレクタ、 107:セレクタの出力アドレスを保持するアキミュレータ
・レジスタ、 108:演算器104,701の出力信号、 109:初期値レジスタ102の出力信号、 110,602,603,704:データメモリ、 702:係数（加数，減数）レジスタ、 601:オーバーフローキャリー信号。
ロセッサのアドレス演算器のブロックダイア図、第１図
（ｂ）は該プロセッサのデータメモリの構成図、第２図
は出願前に本発明者等により検討されたデジタル信号処
理プロセッサのアドレス演算器のブロックダイア図、第
３図は第１図（ａ）または第２図のアドレス演算器を用
いてデジタル信号処理プロセッサによりフィルタリング
処理を行うための動作フローチャート、第４図は第２図
のアドレス演算器を用いて第３図の動作を実行するため
のプログラム例を示す図、第５図は第１図（ａ）のアド
レス演算器を用いて第３図の動作を実行するためのプロ
グラム例を示す図、第６図（ａ）は本発明の第２の実施
例によるアドレス演算器のブロックダイア図、第６図
（ｂ）は第６図（ａ）のアドレス演算器がインクリメン
ト動作を行う場合のデータメモリの構成図、第６図
（ｃ）は第６図（ａ）のアドレス演算器がディクリメン
ト動作を行う場合のデータメモリの構成図、第７図
（ａ）は本発明の第３の実施例によるアドレス演算器の
ブロックダイア図、第７図（ｂ）は第７図（ａ）のアド
レス演算器が動作を行う場合のデータメモリの構成図、
第８図は本発明の第４の実施例によるアドレス演算器の
ブロックダイア図、第９図はデジタル信号処理プロセッ
サの全体構成図、第10図（ａ）はデータメモリの構成
図、第10図（ｂ）はデジタルフィルタの重み関数の一例
を示す図である。 101:データバス、102:初期値レジスタ、 103:上限または下限値レジスタ、 104,701:演算器、 105:比較判定回路、106:セレクタ、 107:セレクタの出力アドレスを保持するアキミュレータ
・レジスタ、 108:演算器104,701の出力信号、 109:初期値レジスタ102の出力信号、 110,602,603,704:データメモリ、 702:係数（加数，減数）レジスタ、 601:オーバーフローキャリー信号。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 石田 潤
小平市上水本町1448番地 日立超エル・
エス・アイ・エンジニアリング株式会社
内
(72)発明者 中川 哲也
国分寺市東恋ヶ窪１丁目280番地 株式
会社日立製作所中央研究所内
(72)発明者 萩原 吉宗
国分寺市東恋ヶ窪１丁目280番地 株式
会社日立製作所中央研究所内
(72)発明者 上田 博唯
国分寺市東恋ヶ窪１丁目280番地 株式
会社日立製作所中央研究所内
(56)参考文献 特開 昭58−217050（ＪＰ，Ａ)
特開 昭57−55478（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．命令コードを格納する命令メモリと、上記命令メモ
リのアクセス番地を指定するプログラムカウンタと、初
期値から最終値までの複数のデータを格納するデータメ
モリと、上記データメモリから上記初期値から上記最終
値までの上記複数のデータを順次読み出すための初期値
アドレスから最終値アドレスまでを発生するアドレス発
生手段とを具備してなる情報処理装置であって、 上記アドレス発生手段から発生される上記初期値アドレ
スを格納する第１格納手段と、 上記アドレス発生手段から発生される最終値アドレスを
越える再帰アドレスを格納する第２格納手段と、 その第１入力に上記アドレス発生手段の出力よりのアド
レス情報を印加され、その第２入力に上記第２格納手段
からの上記再帰アドレスが印加される比較手段とを更に
具備してなり、 上記アドレス発生手段から上記再帰アドレスが発生され
た場合、上記比較手段の出力に応答して上記第１格納手
段に格納された上記初期値アドレスを上記アドレス発生
手段の出力に発生せしめることを特徴とする情報処理装
置。 ２．上記メモリ手段に格納された上記初期値から上記最
終値までの上記複数のデータはディジタルフイルタを構
成するためのフイルタリング係数であることを特徴とす
る特許請求の範囲第１項に記載の情報処理装置。 ３．ディジタル入力信号と上記メモリ手段から読み出さ
れる上記フイルタリング係数はデータ演算手段によりデ
ィジタル演算されることを特徴とする特許請求の範囲第
２項に記載の情報処理装置。 ４．命令コードを格納する命令メモリと、上記命令メモ
リのアクセス番地を指定するプログラムカウンタと、初
期値から最終値までの複数のデータを格納するデータメ
モリと、上記データメモリから上記初期値から上記最終
値までの上記複数のデータを順次読み出すための初期値
アドレスから最終値アドレスまでを発生するアドレス発
生手段とを具備してなる情報処理装置であって、 上記アドレス発生手段から発生される上記初期値アドレ
スを格納するとともに上記アドレス発生手段のアドレス
演算部の一方の入力に接続された第１格納手段と、 一方の入力が上記第１格納手段の出力に接続され、他方
の入力が上記アドレス発生手段の上記アドレス演算部の
出力に接続され、選択制御入力が上記アドレス発生手段
の上記アドレス演算部から発生されるアドレス情報のオ
ーバーフローおよびアンダーフローの選択された一方に
より制御される選択手段と、 上記選択手段の出力と上記アドレス発生手段の上記アド
レス演算部の他方の入力との間に接続され上記アドレス
発生手段の上記アドレス演算部によりインクリメントま
たはデクリメントされたアドレス情報を格納する第２格
納手段とを更に具備してなり、 上記アドレス発生手段の上記アドレス演算部から上記ア
ドレス情報のオーバーフローおよびアンダーフローの選
択された上記一方により定義された上記再帰アドレスが
発生された場合、上記再帰アドレスに応答して上記選択
手段は上記第１格納手段に格納され零を除く有限値に設
定された上記初期値アドレスを上記アドレス発生手段の
出力に発生せしめることを特徴とする情報処理装置。 ５．上記メモリ手段に格納された上記初期値から上記最
終値までの上記複数のデータはディジタルフイルタを構
成するためのフイルタリング係数であることを特徴とす
る特許請求の範囲第４項に記載の情報処理装置。 ６．ディジタル入力信号と上記メモリ手段から読み出さ
れる上記フイルタリング係数はデータ演算手段によりデ
ィジタル演算されることを特徴とする特許請求の範囲第
５項に記載の情報処理装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61-202996 | 1986-08-29 | ||
| JP20299686 | 1986-08-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63153636A JPS63153636A (ja) | 1988-06-27 |
| JP2675010B2 true JP2675010B2 (ja) | 1997-11-12 |
Family
ID=16466604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62194469A Expired - Lifetime JP2675010B2 (ja) | 1986-08-29 | 1987-08-05 | 情報処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4809206A (ja) |
| JP (1) | JP2675010B2 (ja) |
| KR (1) | KR950006589B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02150961A (ja) * | 1988-12-01 | 1990-06-11 | Matsushita Electric Ind Co Ltd | 並列ベクトル演算装置 |
| JPH0318968A (ja) * | 1989-06-15 | 1991-01-28 | A T R Shichiyoukaku Kiko Kenkyusho:Kk | ニューラルネットにおける学習方式 |
| KR970001314B1 (ko) * | 1994-04-14 | 1997-02-05 | 엘지반도체 주식회사 | 디지탈 필터 |
| JP2008193327A (ja) * | 2007-02-02 | 2008-08-21 | Kansai Electric Power Co Inc:The | 光給電情報伝送装置 |
| JP4708387B2 (ja) * | 2007-05-07 | 2011-06-22 | 株式会社リコー | アドレスデータ生成装置及びメモリアドレッシング方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6034853B2 (ja) * | 1978-02-15 | 1985-08-10 | 株式会社日立製作所 | デジタルフイルタ |
| US4370732A (en) * | 1980-09-15 | 1983-01-25 | Ibm Corporation | Skewed matrix address generator |
| JPS58217050A (ja) * | 1982-06-10 | 1983-12-16 | Fujitsu Ltd | デ−タ処理装置 |
| US4590583A (en) * | 1982-07-16 | 1986-05-20 | At&T Bell Laboratories | Coin telephone measurement circuitry |
-
1987
- 1987-08-05 JP JP62194469A patent/JP2675010B2/ja not_active Expired - Lifetime
- 1987-08-10 KR KR1019870008738A patent/KR950006589B1/ko not_active IP Right Cessation
- 1987-08-20 US US07/087,346 patent/US4809206A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4809206A (en) | 1989-02-28 |
| KR880003246A (ko) | 1988-05-14 |
| JPS63153636A (ja) | 1988-06-27 |
| KR950006589B1 (ko) | 1995-06-19 |
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