JP2541067B2

JP2541067B2 - ランレンスグ復号化装置

Info

Publication number: JP2541067B2
Application number: JP4059529A
Authority: JP
Inventors: 裕越
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1992-02-13
Filing date: 1992-02-13
Publication date: 1996-10-09
Anticipated expiration: 2011-10-09
Also published as: JPH06113151A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は画像情報の帯域または
冗長度の減少に用いられるランレングス復号化装置に関
するものであり、特に符号データを変換して得たランレ
ングスをイメージ・データへ変換処理する場合の処理速
度の改善に関する。

【０００２】

【従来の技術】図５はランレングス復号化装置の構成を
示すもので、(1) は記憶装置または回線、(2) は入力バ
ッファで、記憶装置または回線(1) から送られるランレ
ングス符号化された符号データは一時入力バッファ(2)
へ記憶され、上記記憶装置または回線(1) と、ランレン
グス符号化された符号データを復号する次の復号化回路
の処理速度の差を吸収する。(3) は復号化回路の復号化
部、(4) はイメージ組立て部で、復号化部(3) によって
符号データをランレングスに変換し、更にランレングス
をイメージ組立て部(4) でイメージデータに変換し、そ
して変換されたイメージデータを出力バッファ(5) へ一
時記憶して、復号化回路とイメージメモリ(6) の処理速
度の差を吸収するようにする。

【０００３】図６は上記イメージ組立部(4) の回路構成
を示すもので、これは、カウンタ(7) 、コンパレータ
(8) 、コードジェネレータ(9) 、シフトレジスタ(10)、
ホワイト（”０”に対応）／ブラック（”１”に対応）
フリップフロップ（Ｗ／ＢＦ．Ｆ．）(11)、セレクタ(1
2)及びイメージ組立て制御部(13)で構成されている。

【０００４】このイメージ組立部(4) によりイメージデ
ータを組立てる動作を説明すると、まず復号化部(3) からランレングスをカウンタ(7) へロー
ドする。

【０００５】ここで、カウンタ(7) の出力と、コード
ジェネレータ(9) の出力を比較し、その比較結果に応じ
て前者の方が小さい場合には、次のような動作を実行
し、そうでない場合は、後述のような、Ｗ／ＢＦ．Ｆ．
(11)の出力をｎビット（例えばｎ＝１６）セレクタ(12)
を通して出力バッファ(5) へ出力してカウンタ(7) をｎ
減算する動作を実行する。

【０００６】すなわち、カウンタ(7) の出力の方が小
さいときは、カウンタ(7) を１減算し、シフトレジスタ
(10)を１ビット左シフトする。このとき、シフトレジス
タ(10)の最右端には、Ｗ／ＢＦ．Ｆ．(11)の出力が入力
される。

【０００７】そして、上記カウンタ(7) が０またはシ
フトレジスタ(10)をｎ回シフトするまで、上述のカウン
タ(7) の１減算、シフトレジスタ(10)の１ビットシフト
の動作（の動作）を繰返して実行する。

【０００８】ここで、カウンタ(7) が０の場合には、
Ｗ／ＢＦ．Ｆ．(11)の出力を反転して、復号化部(3) か
らのランレングスのカウンタ(7) へのロード（の動
作）を実行する。

【０００９】また、ｎ回シフトした場合には、シフト
レジスタ(10)の出力をセレクタ(12)を通して出力バッフ
ァ(5) へ出力して、上記カウンタ(7) の出力とコードジ
ェネレータ(9) の出力との比較（の動作）を実行す
る。

【００１０】そして、Ｗ／ＢＦ．Ｆ．(11)の出力をｎ
ビットセレクタ(12)を通して出力バッファ(5) へ出力
し、カウンタ(7) をｎ減算するようにし、再び上記カウ
ンタ(7) の出力とコードジェネレータ(9) の出力との比
較（の動作）を実行する。

【００１１】このように、上記構成によれば、符号デー
タを高速に復号化するために、符号データを一時入力バ
ッファ(2) へ記憶し、記憶装置等(1) と復号化回路の処
理速度の差を吸収し、また、イメージデータを出力バッ
ファ(5) へ一時記憶して復号化回路とイメージメモリ
(6) の処理速度の差も吸収するようにすると共に、イメ
ージ組立部(4) でイメージデータを組立てる場合におい
て”０”または”１”がｎビット連続したときはこれを
一度に処理するようにしてイメージデータへの変換を行
なうことができる。

【００１２】ところが、上記イメージデータを組立てに
当たってｎビット連続した”０”または”１”は一度に
処理するものの、これ以外は１ビットずつ処理している
から、これによって高速処理に限界があり、この点では
まだ改善の余地がある。

【００１３】

【発明が解決しようとする課題】そこで、上記従来技術
の問題点を解決し得るものとしては、特開昭５７−９１
７１号公報に示すような圧縮データ復元回路がある。こ
の圧縮データ復元回路は、帯域圧縮された画像データを
復元してシフトするシフトレジスタと該シフトレジスタ
の内容の１ライン以上を格納する復号走査線メモリを備
えた圧縮データ復元回路において、あらかじめ定めた２
ⁿビット毎のシフトと１ビット毎のシフトが可能なシフ
トレジスタと、画像データの復元すべきランレングスが
２ⁿビット以上のときは前記シフトレジスタを２ⁿビッ
トずつシフトさせ、２ⁿビット以下のときは１ビットず
つのシフトを行ない、画像データがシフトレジスタに一
杯になるとこれを前記復号走査線メモリに書込むように
制御する手段とを備えるように構成したものである。

【００１４】しかし、この提案に係る圧縮データ復元回
路は、画像データの復元すべきランレングスが２ⁿビッ
ト以上のときはシフトレジスタを２ⁿビットずつシフト
させて復元できるので、その分処理の高速化が可能であ
るものの、２ⁿビット以下のときは従来と同様１ビット
ずつのシフトを行なわなければならない。そのため、２
ⁿビット以下のときは処理速度が従来と同じであるた
め、十分な高速化が達成しえないという問題点を有して
いる。

【００１５】かかる問題点に対しては、２ⁿの値を大き
く設定し、長いデータを一度に変換可能として処理の高
速化を図ることも考えられるが、通常のデータは、２ⁿ
ビット以下の信号をも多く含んでいるのが通常であるた
め、２ⁿビット以下の信号に対しては、上述したように
１ビットずつのシフトを行なわなければならず、やはり
処理速度の高速化が達成できないという問題点を生じ
る。また、逆に２ⁿの値を小さく設定した場合には、一
括して処理可能なデータの数が多くなるものの、その分
処理回数が多くなるため、やはり十分な高速化が達成で
きないという問題点を生じる。

【００１６】この発明は上記の点に鑑みてなされたもの
で、ランレングスをイメージデータに変換する際に、所
定の長さ以下のランであれば、すべて一度にイメージデ
ータへ変換可能とすることにより、イメージデータへの
変換を高速に行なって処理速度の高速化を図ろうとする
ものである。

【００１７】

【課題を解決するための手段】この発明に係る第１の発
明は、ランレングス符号化された符号データをランレン
グスに変換し、このランレングスをイメージ組立部でイ
メージデータに変換するランレングス復号化装置におい
て、前記イメージ組立部は、ランレングスのデータが入
力される第１の減算手段と、一度にイメージデータに変
換すべきビット数ｎが入力される第２の減算手段と、前
記第１の減算手段が出力するデータと前記第２の減算手
段が出力するデータとを比較する比較手段と、この比較
手段によって比較された前記第１の減算手段が出力する
データと前記第２の減算手段が出力するデータのうち、
小さなデータを一括してイメージデータに変換すべきビ
ット数として選択出力する選択手段と、前記第１の減算
手段が出力したデータに基づいてイメージ組立てを行な
うべきランレングスの白黒を判別する白黒判別手段と、
前記選択手段から出力される一括してイメージデータに
変換すべきビット数だけ、前記白黒判別手段によって判
別されたランレングスの白黒に応じてイメージデータを
シフトして保持するデータ保持手段と、このデータ保持
手段が保持しているデータを記憶する記憶手段と、最初
は前記第１の減算手段及び第２の減算手段にロードされ
たデータから前記選択手段が選択した数を減算し、それ
以降は各減算手段の減算結果が０になるまで、第１及び
第２の減算手段の減算結果から前記選択手段が選択した
データを減算すると共に、前記第１の減算手段の出力が
０になった場合には、当該第１の減算手段に新たなラン
レングスのデータを入力し、前記第２の減算手段の出力
が０になった場合には、当該第２の減算手段に一度にイ
メージデータに変換すべきビット数ｎを再度入力すると
共に、前記データ保持手段が保持しているイメージデー
タを記憶手段に記憶させる制御手段とを具備するように
構成されている。

【００１８】また、この発明に係る第２の発明は、ラン
レングス符号化された符号データをランレングスに変換
し、このランレングスをイメージ組立部でイメージデー
タに変換するランレングス復号化装置において、前記イ
メージ組立部は、ランレングスのデータが入力される第
１の減算手段と、一度にイメージデータに変換すべきビ
ット数ｎが入力される第２の減算手段と、前記第１の減
算手段が出力するデータと前記第２の減算手段が出力す
るデータとを比較する比較手段と、この比較手段によっ
て比較された前記第１の減算手段が出力するデータと前
記第２の減算手段が出力するデータのうち、小さなデー
タを一括してイメージデータに変換すべきビット数とし
て選択出力する選択手段と、前記第１の減算手段が出力
したデータに基づいてイメージ組立てを行なうべきラン
レングスの白黒を判別する白黒判別手段と、前記選択手
段の出力に基づいた量だけビットデータが、前記白黒判
別手段の判別結果に応じてシフトされるｎ段のバーレル
シフタと、このバーレルシフタによってシフトされたデ
ータを保持するｎビットのラッチ手段と、このラッチ手
段が保持しているデータを記憶する記憶手段と、最初は
前記第１の減算手段及び第２の減算手段にロードされた
データから前記選択手段が選択した数を減算し、それ以
降は各減算手段の減算結果が０になるまで、第１及び第
２の減算手段の減算結果から前記選択手段が選択したデ
ータを減算し、前記第１の減算手段の出力が０になった
場合には、当該第１の減算手段に新たなランレングスの
データを入力すると共に、前記第２の減算手段の出力が
０になった場合には、当該第２の減算手段に一度にイメ
ージデータに変換すべきビット数ｎを再度入力し、更
に、前記第２の減算手段の出力が０になるまで前記ラッ
チ手段が保持しているデータを繰り返しバーレルシフタ
に帰還させ、当該第２の減算手段の出力が０になった場
合には、前記ラッチ手段が保持しているイメージデータ
を記憶手段に記憶させる制御手段とを具備するように構
成したものである。

【００１９】

【作用】この発明に係る第１の発明では、イメージ組立
部において、最初は前記第１の減算手段及び第２の減算
手段にロードされたデータから前記選択手段が選択した
数を減算し、それ以降は各減算手段の減算結果が０にな
るまで、第１及び第２の減算手段の減算結果から前記選
択手段が選択したデータを減算し、比較手段によって前
記第１の減算手段が出力するデータと前記第２の減算手
段が出力するデータとを比較する。そして、この比較手
段によって比較された前記第１の減算手段が出力するデ
ータと前記第２の減算手段が出力するデータのうち、小
さなデータを一括してイメージデータに変換すべきビッ
ト数として選択手段によって選択出力するとともに、前
記第１の減算手段が出力したデータに基づいてイメージ
組立てを行なうべきランレングスの白黒の判別動作を白
黒判別手段によって行なう。

【００２０】そのため、前記選択手段からは、ランレン
グスが所定のビット数ｎよりも小さい場合には、ランレ
ングスの値が一括してイメージデータに変換すべきビッ
ト数としてそのまま出力され、ランレングスの値が一括
してイメージデータに変換すべきビット数としてそのま
ま出力され、ランレングスが所定のビット数ｎよりも大
きい場合には、所定のビット数ｎが一括してイメージデ
ータに変換すべきビット数として出力される。そして、
所定のビット数ｎとランレングスとの差は、第１減算手
段の再度の減算動作によって求められ、この減算手段に
よって次に一括してイメージデータに変換すべきビット
数となる。

【００２１】その際、イメージデータに変換すべきラン
レングスの白黒の判別は、第１の減算手段が出力したデ
ータに基づいて白黒判別手段によって行なわれる。

【００２２】従って、前記選択手段から出力される一括
してイメージデータに変換すべきビット数と、白黒判別
手段から出力されるイメージデータに変換すべきランレ
ングスの白黒の判別結果に基づいてイメージの組立てを
行なうことによって、所定のビット数ｎよりも小さいラ
ンであれば、一括してイメージデータに変換することが
できるので、イメージデータへの変換を高速に行なって
処理速度の高速化が可能となる。

【００２３】また、この発明に係る第２の発明では、前
記第１発明の選択手段の出力に基づいた量だけビットデ
ータをｎ段のバーレルシフタによってシフトし、このバ
ーレルシフタによってシフトされたデータをｎビットの
ラッチ手段に保持するとともに、このラッチ手段が保持
しているデータを記憶手段に記憶する。そして、前記バ
ーレルシフタでシフトされるべき２値のビットデータ
（０又は１）をランレングスの白黒に応じて白黒判別手
段によって切り換えるとともに、最初は前記第１の減算
手段及び第２の減算手段にロードされたデータから前記
選択手段が選択した数を減算し、それ以降は各減算手段
の減算結果が０になるまで、第１及び第２の減算手段の
減算結果から前記選択手段が選択したデータを減算し、
前記第１の減算手段の出力が０になった場合には、当該
第１の減算手段に新たなランレングスのデータを入力す
ると共に、前記第２の減算手段の出力が０になった場合
には、当該第２の減算手段に一度にイメージデータに変
換すべきビット数ｎを再度入力し、更に、前記第２の減
算手段の出力が０になるまで前記ラッチ手段が保持して
いるデータを繰り返しバーレルシフタに帰還させ、当該
第２の減算手段の出力が０になった場合には、前記ラッ
チ手段が保持しているイメージデータを、制御手段の制
御によって前記記憶手段に記憶させるようになってい
る。そのため、ランレングスのデータに基づいた所定の
ビット数ｎのイメージデータへの変換を、バーレルシフ
タを用いて一連のランレングス毎に行うことができ、所
定のビット数ｎだけシフトされた時点で前記ラッチ手段
が保持しているデータを記憶手段に記憶させるようにし
たので、従来のように、イメージデータの組立てを１ビ
ットずつ行う必要がなく、所定数ｎ以下のランレングス
であれば、一括してイメージデータの組立てを行うこと
ができるので、この点からもイメージデータへの変換を
高速に行って処理速度の高速化が可能となる。

【００２４】

【実施例】以下、この発明の一実施例を図面に基づいて
説明する。

【００２５】図１はこの発明の一実施例の構成図で、こ
れは第５図に示したようなランレングス復号化装置にお
ける復号化部以下に相当する部分に適用した場合の構成
を示している。従って、図１の復号化部(3) の前段に
は、図示していないが、既述したような記憶装置等と入
力バッファが設けられている。

【００２６】この実施例では、イメージデータ組立部に
おいてｎビット以下のランを一度にイメージデータへ変
換する手段として、バーレルシフタ(14)) と、２つの減
算器（ＳＵＢＴＲＡＴＥＲ）(15)、(16)と、コンパレー
タ(17)と、セレクタ（ＳＥＬ１）(18)を用いている。す
なわち、第１の減算器（ＳＵＢ１）(15)へは復号化部
(3) で符号データから変換されたランレングスが与えら
れ、またコードジェネレータ(9) はｎ（例えばｎ＝１
６）を第２の減算器（ＳＵＢ２）(16)へ出力するように
なっており、第１の減算器(15)は、復号化部(3) から出
力されるランレングスをロードし、以後、セレクタ(18)
の出力を次々と減算し、ランレングスだけのイメージ組
立てが終了したかを検出する。一方、第２の減算器(16)
は、ｎをロードし、以後、セレクタ(18)の出力を次々と
減算し、ｎビットのイメージ組立てが終了したかを検出
するものである。そして、コンパレータ(17)とセレクタ
(18)は、上記第１の減算器(15)と第２の減算器(16)の出
力を比較して、小さい方を出力するようになっており、
セレクタ(18)の出力はバーレルシフタ(14)に与えられ
る。

【００２７】バーレルシフタ(14)は、ｎビットのバーレ
ルシフタで、上記セレクタ(18)の出力をｍ（ｍ＝０、
１、…、ｎ−１）とすると、後述のラッチの出力をｍビ
ット左シフトして出力する。この場合、右ｍビットには
Ｗ／ＢＦ．Ｆ．(11)の出力が出力される。このＷ／Ｂ
Ｆ．Ｆ．(11)はイメージ組立てを行なっているビット
が”０”か”１”かを指定するもので、セレクタ(12)
は、上記バーレルシフタ(14)の出力とこのＷ／ＢＦ．
Ｆ．(11)の出力を選択して、セレクタ(12)とイメージメ
モリ(6) との間に出力バッファとして設けられたラッチ
(19)へ出力する。そして、ラッチ(19)は、上記セレクタ
(12)からの出力をラッチしてバーレルシフタ(14)とイメ
ージメモリ(6) へ出力する。

【００２８】コントローラ(20)は、イメージ組立てに必
要な制御を行なうもので、この例ではｎビット以下のラ
ンであれば一度に処理するよう制御する。

【００２９】図２にはその動作フローチャートの一例が
示されており、以下、動作結果の具体例を示す図３及び
図４を参照して、図４(A) に示す処理前データであるラ
ンレングスＡ₁〜Ａ₈を同図(B) に示す処理後データで
あるイメージデータＢ₁〜Ｂ₅へ変換する動作について
説明する。

【００３０】なお、図３はその間の処理の様子を示すも
ので、図中の○印は該当する処理が行われることを表わ
しており、また、処理欄における「ランレングスをロー
ド」などの各内容は図中左から順に図２のステップＡ，
ステップＢ、ステップＣ、ステップＤ並びにＥ，ステッ
プＩ、ステップＪ並びにＫ，ステップＧに相当してい
る。更に図３中右半分については、夫々各時点（番号１
〜２５で示してある）におけるＷ／ＢＦ．Ｆ．(11)、第
１の減算器(15)、第２の減算器(16)及びラッチ(19)出力
の状態を示している。

【００３１】図２において、まず、ステップＡで復号化
部(3) から第１の減算器(15)へ図４(A) のランレングス
Ａ₁をロードする。

【００３２】次いで、ステップＢで、第１の減算器(15)
と第２の減算器(16)の出力をコンパレータ(17)で比較
し、小さい方をセレクタ(18)で選択し出力する。ここ
で、第２の減算器(16)には予め”ｎ”（ｎ＝１６）がロ
ードされているので、第１の減算器(15)の出力”５”
（「０１０１」）とその”１６”（「１００００」）が
比較され、”５”が出力される。

【００３３】ステップＣで、ラッチ(19)の出力はバーレ
ルシフタ(14)で５ビット左シフトされる。ラッチ(19)に
は予め”０”がｎビット（ｎ＝１６）ロードされていて
Ｗ／ＢＦ．Ｆ．(11)の出力は”０”になっているので、
ラッチ(19)には、図３の番号１欄に示す値がラッチされ
る。

【００３４】続いて、ステップＤとＥにおいて、セレク
タ(18)の出力”５”が第１の減算器(15)と第２の減算器
(16)で減算され、それぞれ図３の番号２欄に示すよう
に”０”と”１１”（「１０１１」）が出力される。す
なわち、第２の減算器(16)においては、上述のように”
１６”から”５”が減算されるのであり、この結果”１
１”となる。

【００３５】次に、ステップＦにおいて、第１の減算器
(15)がキャリー（ＣＡＲＲＹ）、すなわち出力が”０”
か否かが判別され、この場合は上述のように第１の減算
器(15)の出力は”０”であるから、ステップＧへ分岐す
る。

【００３６】そして、このステップＧでＷ／ＢＦ．Ｆ．
(11)の出力を反転し、図３の番号２欄のように出力を”
１”にする。

【００３７】ステップＧに続くステップＨにおいては、
第２の減算器(16)についてそれがキャリー、すなわち出
力が”０”か否かの判別が行われ、この場合は第２の減
算器(16)の出力が”０”ではないから、ステップＭへ分
岐する。

【００３８】ステップＭは、１ライン終了か否かを判別
するステップであり、この場合は１ライン分のイメージ
組立てがまだ終了していないので、ステップＭから前記
ステップＡへ分岐することになる。

【００３９】上記の如く、再びステップＡへ戻ると、こ
こで図４(A) のランレングスＡ₂が第１の減算器(15)へ
ロードされ、以下上述と同じようにして、ステップＡ、
Ｂ、…、Ｆ、Ｇ、Ｈ、ＭでこのランレングスＡ₂が処理
されて、図３の番号３欄のような値をラッチ(19)が出力
する。なお、この段階においては、同図番号４欄に示す
如く、第２の減算器(16)は、”１１”から”２”が減算
されて”９”（「１００１」）となり、またＷ／ＢＦ．
Ｆ．(11)は出力が”０”に反転している。

【００４０】次いで、再びステップＡへ戻って図４のラ
ンレングスＡ₃がロードされ、ステップＡ、Ｂ、…、Ｅ
でこのランレングスＡ₃が処理されて図３の番号５欄の
ような値をラッチ(19)が出力し、そして同番号６欄のよ
うな値を第１及び第２の各減算器(15)、(16)が出力す
る。すなわち、このランレングスＡ₃の処理過程におけ
る上記ステップＢでは、第２の減算器(16)の方が小さか
ったので、これが選択されて減算が行なわれる結果、第
２の減算器(16)が”０”となり、第１の減算器(15)の方
は”１”となる。

【００４１】従って、ステップＥから次にステップＦへ
進んだ場合、ステップＦにおいては、第１の減算器(15)
の出力が”０”でないから判別結果はＮＯとなり、ステ
ップＩへ分岐する。

【００４２】そして、このステップＩで、ラッチ(19)の
出力、すなわち図４(B) のイメージデータＢ₁がイメー
ジメモリ(6) に出力され、これでまずｎビット（ｎ＝１
６）のイメージ組立てが終了する。

【００４３】次いで、上記ランレングスＡ₃の残りに対
する処理、すなわち第１の減算器(15)の出力が”０”に
なるまでの処理を経て、同様の変換処理が続行される。

【００４４】すなわち、上記ステップＩに引き続き、ス
テップＪで、第２の減算器(16)へ”ｎ”（ｎ＝１６）が
ロードされて、ステップＫにおいてＷ／ＢＦ．Ｆ．(11)
の内容がｎビットラッチ(19)へラッチされる。この時点
でのＷ／ＢＦ．Ｆ．(11)の内容は、この具体例では、図
３の番号７欄のように”０”であるから、ラッチ(19)へ
はｎビット（ｎ＝１６）の”０”がラッチされることに
なる。

【００４５】次いで、ステップＬへ進む。このステップ
Ｌで、第１の減算器(15)の出力が”０”ではないので、
前記ステップＢへ分岐する。

【００４６】ステップＢへ戻れば、順次ステップＢ、
Ｃ、Ｄが実行され、ここで第１の減算器(15)は”０”と
なるからステップＥ、Ｆと進んだとき、ステップＧへ分
岐し、以下ステップＨ、Ｍへと進む。このようにステッ
プＢ、Ｃ、…、Ｆ、Ｇ、Ｈ、ＭでランレングスＡ₃の残
りが処理されて、図３の番号８欄のような値をラッチ(1
9)が出力し、また同番号９欄のような夫々の値を第１、
第２の減算器(15)、(16)とＷ／ＢＦ．Ｆ．(11)が出力す
る。

【００４７】次いで、ステップＡに戻ると、図４(A) の
ランレングスＡ₄に対する処理が開始され、既述したと
同じような動作でステップＡ、Ｂ、…、Ｆ、Ｇ、Ｈ、Ｍ
でランレングスＡ₄が処理され、ラッチ(19)出力、第１
及び第２の減算器(15)、(16)、Ｗ／ＢＦ．Ｆ．(11)につ
いては夫々図３の番号１０、１１欄のようになる。

【００４８】ステップＭから再びステップＡに戻ったと
き、ステップＡで図４(A) のランレングスＡ₅のロード
が行なわれ、ステップＡ、Ｂ、…、Ｅでこのランレング
スＡ₅が処理されて、この場合は図３の番号１２、１３
欄に示すような内容になる。

【００４９】ここで、上記ステップＥが実行された時点
におけるラッチ(19)、第１及び第２の減算器(15)、(1
6)、Ｗ／ＢＦ．Ｆ．(11)の値を見ると、それは次の通り
である。

【００５０】すなわち、ラッチ(19)は「０１１１０００
０００００００００」、第１、第２の減算器(15)、(16)
は「００００」、そしてＷ／ＢＦ．Ｆ．(11)について
は、「０」である。

【００５１】このような状態において次のステップＦへ
進むと、ステップＦでは第１の減算器(15)の出力が”
０”であるから、ステップＧへ分岐し、そしてこのステ
ップＧでＷ／ＢＦ．Ｆ．(11)の出力が”１”となってス
テップＨへ進む。

【００５２】ステップＨへ進んだとき、ステップＨでは
第２の減算器(16)の出力も”０”であるから、この場合
はステップＭではなく、ステップＩへ分岐する。

【００５３】そして、このステップＩでそのときのラッ
チ(19)の出力、すなわち「０１１１０００００００００
０００」をイメージデータＢ₂（図４(B) ）としてイメ
ージメモリ(6) へ出力するのである。このようなイメ
ージメモリ(6) への出力が行われた後は、再びステップ
Ｊ〜Ｌが実行される。すなわち、ステップＪで”ｎ”
（ｎ＝１６）を第２の減算器(16)へロードし、ステップ
Ｋで図３の番号１４欄のように、Ｗ／ＢＦ．Ｆ．(11)の
出力”１”をｎビットラッチ(19)へラッチする。

【００５４】そして、次の第１の減算器(15)の出力が”
０”であるか否かを判別するステップＬへ進むが、この
場合は第１の減算器(15)の出力が”０”であるから、ス
テップＢに戻るのではなくステップＭへ分岐し、またこ
のステップＭで１ラインのイメージ組立てが終了してい
ないので、ステップＡへ分岐する。このようにして、再
びランレングスのロードを行なうステップＡへと戻る。

【００５５】ステップＡへ戻ると、図４(A) のランレン
グスＡ₆がロードされ、同じようにステップＡ、Ｂ、
…、Ｆ、Ｇ、Ｈ、ＭでランレングスＡ₆が処理されて、
ラッチ(19)等の内容については図３の番号１５、１６欄
のようになる。

【００５６】再びステップＡに戻ると、ここで図４のラ
ンレングスＡ₇のロードが行われ、順次ステップＢ〜Ｆ
が実行されるが、このとき第１の減算器(15)は”０”で
はないので（図３の番号１７欄）、ステップＦからはス
テップＩ以下へ進み、このようにステップＡ、Ｂ、…、
Ｆ、Ｉ、Ｊ、ＫでランレングスＡ₇が処理されて、ラッ
チ(19)等の内容は図３の番号１７、１８のようになり、
図４(B) のイメージデータＢ₃がイメージメモリ(6) へ
出力される。また、ステップＫ実行後の段階では、ラッ
チ(19)等の内容は図３の番号１９欄で示すような値にな
る。

【００５７】次に、ステップＬへ進むと、このとき同番
号欄１９のように第１の減算器(15)の出力が”０”では
ないから、ステップＢへ分岐する。

【００５８】ステップＢへ戻ると、ここでは第１の減算
器(15)と第２の減算器(16)の出力とを比較し小さい方を
選択し出力するから、セレクト(18)は”ｎ”（ｎ＝１
６）を出力する（図３の番号２０欄）。

【００５９】そして、次のステップＣにおいては、バー
レルシフタ(14)へは、”ｎ”（ｎ＝１６）が入力される
が、このバーレルシフタ(14)はｎビットのバーレルシフ
タであるから（ｎ−１）ビットのシフトまでしかでき
ず、この場合、０ビットのシフトを実行する。しかし、
図３の前記番号１９欄のように、ラッチ(19)へはｎビッ
トのＷ／ＢＦ．Ｆ．(11)の出力がラッチされているの
で、ｎビットシフトを実行したのと同じ結果となる。

【００６０】次いで、ステップＤ、Ｅ、Ｆ、Ｉで図４
(B) のイメージデータＢ₄がイメージメモリ(6) へ出力
され、更にステップＪ〜Ｌで第２の減算器(16)の内容が
図３の番号２１欄のものから同番号２２欄のようになっ
て、ステップＬから再びステップＢへ戻る。

【００６１】ステップＢへ戻ると、ステップＢ、Ｃ、
…、Ｆ、Ｇ、Ｈ、Ｍで、前述したランレングスＡ₃の場
合と同様にしてランレングスＡ₇の残りが処理されて、
図３の番号欄２３、２４欄で示す内容のようになる。

【００６２】そして、再びステップＡに戻れば、図４
(A) のランレングスＡ₈が第１の減算器(15)へロードさ
れ、図３の番号２５欄のようになり、前述と同じように
して処理されていく。

【００６３】以上のようにして、イメージ組立部におい
て、図４(A) のランレングスＡ₁〜Ａ₈が処理されて同
図(B) のイメージデータＢ₁〜Ｂ₅がイメージメモリ
(6) へ出力される。

【００６４】このように、上記実施例によれば、ランレ
ングス符号化された符号データを復号するランレングス
復号回路において、記憶装置等から送られる符号データ
を高速に復号化するために、符号データを一時、入力バ
ッファへ記憶し、記憶装置等と復号化回路の処理速度の
差を吸収するようにし、更に、復号化回路の復号化部
(3) で符号データをランレングスに変換し、かつそのラ
ンレングスをイメージ組立部でイメージデータに変換す
るようにし、得られたイメージデータは出力バッファへ
一時記憶して復号化回路とイメージメモリ(6) の処理速
度の差を吸収すると共に、イメージ組立部において、バ
ーレルシフタ(14)と減算器(15)、(16)とコンパレータ(1
7)とセレクタ(18)を用いて、ｎビット以下のランであれ
ば、一度にイメージデータへ変換してランレングスを高
速にイメージデータへ変換することができる。前記図６
の場合は、ｎビット連続した”０”または”１”を一度
に処理する以外は１ビットずつ処理していくために、こ
の点で高速に処理することができないが、上記実施例で
は、ランレングスをイメージデータへ変換する際に、そ
のようにイメージデータを１ビットずつ処理することな
く、ｎビット以下のランを一度に処理することによっ
て、図６のものよりも高速にイメージデータへ変換する
ことができる。

【００６５】前記図４(A) に示したランレングスＡ₁〜
Ａ₈を処理する場合を例にとって、この実施例と図６
による処理速度を試算した場合、図６の構成で、イメー
ジデータを１ビットずつ処理するのに１クロックを要
し、１６ビットずつ処理するのに２クロックを要すると
すると、ランレングスＡ₁〜Ａ₈を処理するのに６６ク
ロックを必要とする。これに対し、上記実施例で、ｎビ
ット以下のランをイメージデータに組立てるのに、３ク
ロックを要するとすると、ランレングスＡ₁〜Ａ₈を
処理するのに３３クロックで済み、より高速に処理でき
る。

【００６６】この発明は、上記特定の実施例、具体例に
ついて説明したが、これに限定されるものではなく、種
々の変更が可能である。

【００６７】

【発明の効果】以上のように、この発明によれば、ラン
レングスをイメージデータへ変換する際にイメージデー
タへの変換を高速に行なうことができるので、記憶装置
等から送られるランレングス符号化された符号データを
ランレングスに変換し、更にランレングスをイメージデ
ータに変換するランレングス復号化装置における処理速
度を一段と高められる等の特長を有する。

【図面の簡単な説明】

【図１】図１はこの発明の一実施例を示す構成図であ
る。

【図２】図２はその動作フローチャートの一例を示す
図である。

【図３】図３は同実施例による処理の具体例の説明に
供する図である。

【図４】図４(A) 及び(B) はその具体例における処理
前データと処理後データを示す図である。

【図５】図５はランレングス復号化装置の構成図であ
る。

【図６】図６は本出願人の先の開発に係る同装置の復
号化回路の構成を示す図である。

【符号説明】(3) …復号化部、 (6)…イメージメモリ、
(9) …コードジェネレータ、 (11)…W/BF.F. 、(12)…
セレクタ、 (18) …セレクタ、(14)…バーレルシフタ、
(15)(16) …減算器、(17)…コンパレータ、 (19) …ラ
ッチ

Claims

(57)【特許請求の範囲】

【請求項１】ランレングス符号化された符号データを
ランレングスに変換し、このランレングスをイメージ組
立部でイメージデータに変換するランレングス復号化装
置において、前記イメージ組立部は、ランレングスのデータが入力される第１の減算手段と、一度にイメージデータに変換すべきビット数ｎが入力さ
れる第２の減算手段と、前記第１の減算手段が出力する
データと前記第２の減算手段が出力するデータとを比較
する比較手段と、この比較手段によって比較された前記第１の減算手段が
出力するデータと前記第２の減算手段が出力するデータ
のうち、小さなデータを一括してイメージデータに変換
すべきビット数として選択出力する選択手段と、前記第１の減算手段が出力したデータに基づいてイメー
ジ組立てを行なうべきランレングスの白黒を判別する白
黒判別手段と、前記選択手段から出力される一括してイメージデータに
変換すべきビット数だけ、前記白黒判別手段によって判
別されたランレングスの白黒に応じてイメージデータを
シフトして保持するデータ保持手段と、このデータ保持手段が保持しているデータを記憶する記
憶手段と、最初は前記第１の減算手段及び第２の減算手段にロード
されたデータから前記選択手段が選択した数を減算し、
それ以降は各減算手段の減算結果が０になるまで、第１
及び第２の減算手段の減算結果から前記選択手段が選択
したデータを減算すると共に、前記第１の減算手段の出
力が０になった場合には、当該第１の減算手段に新たな
ランレングスのデータを入力し、前記第２の減算手段の
出力が０になった場合には、当該第２の減算手段に一度
にイメージデータに変換すべきビット数ｎを再度入力す
ると共に、前記データ保持手段が保持しているイメージ
データを記憶手段に記憶させる制御手段とを具備するこ
とを特徴とするランレングス復号化装置。
【請求項２】ランレングス符号化された符号データを
ランレングスに変換し、このランレングスをイメージ組
立部でイメージデータに変換するランレングス復号化装
置において、前記イメージ組立部は、ランレングスのデータが入力される第１の減算手段と、一度にイメージデータに変換すべきビット数ｎが入力さ
れる第２の減算手段と、前記第１の減算手段が出力する
データと前記第２の減算手段が出力するデータとを比較
する比較手段と、この比較手段によって比較された前記第１の減算手段が
出力するデータと前記第２の減算手段が出力するデータ
のうち、小さなデータを一括してイメージデータに変換
すべきビット数として選択出力する選択手段と、前記第１の減算手段が出力したデータに基づいてイメー
ジ組立てを行なうべきランレングスの白黒を判別する白
黒判別手段と、前記選択手段の出力に基づいた量だけビットデータが、
前記白黒判別手段の判別結果に応じてシフトされるｎ段
のバーレルシフタと、このバーレルシフタによってシフトされたデータを保持
するｎビットのラッチ手段と、このラッチ手段が保持しているデータを記憶する記憶手
段と、最初は前記第１の減算手段及び第２の減算手段にロード
されたデータから前記選択手段が選択した数を減算し、
それ以降は各減算手段の減算結果が０になるまで、第１
及び第２の減算手段の減算結果から前記選択手段が選択
したデータを減算し、前記第１の減算手段の出力が０に
なった場合には、当該第１の減算手段に新たなランレン
グスのデータを入力すると共に、前記第２の減算手段の
出力が０になった場合には、当該第２の減算手段に一度
にイメージデータに変換すべきビット数ｎを再度入力
し、更に、前記第２の減算手段の出力が０になるまで前
記ラッチ手段が保持しているデータを繰り返しバーレル
シフタに帰還させ、当該第２の減算手段の出力が０にな
った場合には、前記ラッチ手段が保持しているイメージ
データを記憶手段に記憶させる制御手段とを具備するこ
とを特徴とするランレングス復号化装置。