JP3342380B2 - 符号化及び復号装置とそれを適用した画像処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画像データを圧縮
符号化及び復号する装置とそれを適用した画像処理装置
に関するものである。

【０００２】

【従来の技術】まず、図７に予測符号化による符号化装
置の概略構成を示し、簡単に説明する。尚、復号も類似
の構成であることは自明である。符号化すべき着目画素
の２値データＰＩＸは、排他的ＮＯＲゲート７０４に入
力される。また着目画素の近傍の複数の参照画素の２値
データＣＸ（コンテキスト）はＲＡＭ（予測状態メモ
リ）７０１に入力される。ＲＡＭ７０１は参照画素デー
タＣＸの状態に応じて０又は１を予測画素データＭＰＳ
（More Probable Symbol:優勢シンボル）として排他的
ＮＯＲゲート７０４に入力する。該排他的ＮＯＲゲート
７０４では、着目画素データＰＩＸとＲＡＭ７０１から
の予測画素データＭＰＳとの一致／不一致を調べ、一致
していれば１を、不一致であれば０を算術符号器７０３
へ入力する。

【０００３】また、予測状態メモリ７０１は予測状態値
ＳＴを出力し、確率推定テーブル７０５にて、該予測状
態値ＳＴを推定出現確率（劣勢シンボルのサイズ）ＬＳ
Ｚに変換して、算術符号器７０３に送る。算術符号器７
０３内には、インターバルサイズ（Current Coding Int
erval）を保持するＡレジスタとコードレジスタ（Code
register）であるＣレジスタが設けられ、入力された２
値データに基づいて算術演算をおこない、確定したコー
ドを圧縮符号化データとして出力する。Ａレジスタは、
符号化演算を行うと前より値が小さくなるので、次以降
の演算の精度を維持するため、該Ａレジスタの値が８０
００Ｈ以上になるように正規化処理を行う。正規化処理
はＡレジスタとＣレジスタの両方をビットシフトするも
ので、その時Ｃレジスタ最上位ビットからシフトアウト
されるビットデータが符号化コードとなるわけである。

【０００４】正規化処理を行う際に、ＲＡＭ７０１の内
容も更新する。更新データは、算術符号器７０３の演算
結果に基づいて、予測状態更新部７０２により生成さ
れ、ＲＡＭ７０１に送られる。図８に算術符号器７０３
の一構成例を示し、簡単に説明する。同図において、８
０１は前出のＡレジスタ、８０２はＣレジスタ、８０３
は推定出現確率であるＬＳＺを入力する端子、８０４は
符号化する１ビットの情報を入力する端子、８０５は
（Ａ−ＬＳＺ）またはＬＳＺの値からシフト量を求める
シフト量エンコード回路、８０６は（Ａ−ＬＳＺ）また
はＬＳＺを出力する減算・セレクタ部、８０７は｛Ｃ＋
（Ａ−ＬＳＺ）｝またはＣを出力する加算・セレクタ
部、８０８は前記８０５から出力されるシフト量に基づ
いて、減算・セレクタ部８０６の出力をシフトする第１
のシフタ、８０９は前記８０５から出力されるシフト量
に基づいて、加算・セレクタ部８０６の出力をシフトす
る第２のシフタ、８１０は上記第２のシフタからシフト
アウトされる符号出力を出力する端子である。叉、８１
１は予測状態更新部７０２に更新指示信号ＵＰＤＡＴＥ
を出力する端子である。

【０００５】８０５，８０６，８０７の各出力は８０４
から入力される符号化１ビット情報（排他的ＮＯＲゲー
ト７０４からの出力）によってそれぞれ切り換えられ
る。例えば該１ビット情報が‘１’の場合は、８０５か
らは（Ａ−ＬＳＺ）の値に基づくシフト量を、８０６か
らは（Ａ−ＬＳＺ）を、８０７からは｛Ｃ＋（Ａ−ＬＳ
Ｚ）｝を出力する。一方、該１ビット情報が‘０’の場
合は、８０５からはＬＳＺの値に基づくシフト量を、８
０６からはＬＳＺを、８０７からはＣを出力する。

【０００６】このように、シフト量のエンコード、（Ａ
−ＬＳＺ）の計算、｛Ｃ＋（Ａ−ＬＳＺ）｝の計算、シ
フト処理と逐次処理を行うのが一般的に考えられる構成
である。図９に従来知られている符号化の処理フローの
概略を、図１１にＪＢＩＧの符号化アルゴリズムの処理
“ＥＮＣＯＤＥ”の一般的なフローチャートを示す。以
下、図９と図１１とを用いて従来の符号化動作を説明す
る。

【０００７】ステップ１９００は読み出し処理であり、
ＲＡＭ７０１から符号化画素の出現確率を計算するため
の値である予測状態ＳＴと予測シンボルＭＰＳとの読み
出しを行う。読み出し処理の際、入力されるアドレス
は、符号化対象画素ＰＩＸの周囲の参照画素群から生成
した値であり、参照する範囲の形状をテンプレートとい
う。ＪＢＩＧ符号化に用いられるテンプレートの一例
を、図１０に示す。この例では、２０１０が符号化対象
画素であり、２０００から２００９までの１０個の画素
が参照画素群にあたる。これら１０個の画素の値を１０
ビットの２進数に対応させたものを、コンテキストＣＸ
という。従って、１０ビットのテンプレートの場合、コ
ンテキストの値は０から１０２３までの１０２４通りの
値を取りうることになる。

【０００８】ステップ１９０１の確率推定値デコード処
理は、ステップ１９００において読み出されたＳＴを、
画素の出現確率である確率推定値ＬＳＺに変換する。次
に、ＰＩＸ，ＭＰＳ，ＬＳＺを用いて算術演算が行われ
る。ＪＢＩＧ符号化では、コンテキストによって一意的
に決定されるＬＳＺ，ＭＰＳを、符号化を行っていく過
程で適応的に更新していかなければならない。ステップ
１９０２においては、演算αの結果から、この更新処理
を行う必要があるかどうかを判定する。この処理は、図
１１のステップ２１００，２１０２、及び２１０１ａ，
ｂの処理の（Ａ−ＬＳＺ）の計算部分に対応する。すな
わち、更新処理は、ＰＩＸ＝ＭＰＳでない場合、あるい
は（Ａ−ＬＳＺ）の結果が０ｘ８０００未満となった場
合に、実行される。更新処理が選択されると、ステップ
１９０３で演算β及び演算結果の書き込み処理を行う。

【０００９】ステップ１９０３は、更新処理が必要な場
合に行う処理であり、ＲＡＭ７０１への書き込み処理で
は、当該コンテキストにおける次なる予測状態ＮＳＴ及
び、次なるＭＰＳであるＮＭＰＳを、ＲＡＭ７０ｌに書
き込む。書き込むアドレスは、読み出し処理に使用した
現処理対象画素のコンテキストである。演算βは、図１
１のステップ２１０３ａ，ｂ、２１０４ａ，ｂ、２１０
９の処理に対応し、書き込み処理は、図１１のステップ
２１０５〜２１０８の処理に対応する。更新処理が必要
ない場合は、演算βと書き込み処理を行わず、ステップ
１９０４の演算γを行って次の画素の処理に移る。演算
γは更新処理が必要ない場合に行う演算であり、図１１
のステップ２１０１ａ，ｂの処理の（Ａ−ＬＳＺ）の結
果をＡレジスタへ代入する部分に対応する。

【００１０】さて、従来ＪＢＩＧ符号化及び復号処理を
ハードウェアで実行する際、該符号化及び復号処理の一
構成要素である正規化処理に必要なシフト量の検出は、
図１に示すような回路構成によって行われていた。同図
において、１０１は減算器、１０３は第１のシフト量エ
ンコード回路、１０５は第２のシフト量エンコード回
路、１０７はセレクタ、１０９は該セレクタを制御する
信号、１１１はＡレジスタの値を入力する端子、１１３
はＬＳＺを入力する端子である。

【００１１】端子１１１から入力されたＡレジスタの値
と端子１１３から入力されたＬＳＺとは、減算器１０１
に与えられて（Ａ−ＬＳＺ）が計算される。減算結果
（Ａ−ＬＳＺ）はシフト量検出回路１０３へ送られ、端
子１１３から入力されたＬＳＺはシフト量検出回路１０
５へ送られ、並列にシフト量の検出が行われる。ここで
言うシフト量エンコード回路とは、具体的には、１６ビ
ットの信号の上位何ビットがゼロであるかをエンコード
する回路で、その回路はいずれも図２に示すような構成
になっている。

【００１２】シフト量エンコード回路１０３及び１０５
から出力されたシフト量信号は、セレクタ１０７に送ら
れ、制御信号１０９に基づいて上記２つのシフト量信号
の内の１つが選択され、最終的なシフト量信号となる。
シフト量の検出を並列に行うのは、処理を高速化するた
めである。セレクタ１０７で選択する前にあらかじめシ
フト量を並列に検出することで、セレクタ１０７以降で
発生する遅延が少なくなる。

【００１３】

【発明が解決しようとする課題】しかしながら、前述の
如く、ＪＢＩＧ符号化及び復号処理をハードウェアで実
行する際に、該符号化及び復号処理の一構成要素である
正規化処理に必要なシフト量の検出は、図１に示すよう
に（Ａ−ＬＳＺ）に対する検出とＬＳＺに対する検出
と、同じ検出回路で並列に行っていたため、以下のよう
な問題があった。 （１）（Ａ−ＬＳＺ）から検出するシフト量は理論上２
ビットが最大であるにもかかわらず、最大１５ビットま
で検出できる回路を用いているので、回路が冗長過ぎ
る。 （２）前記回路の冗長性により、（Ａ−ＬＳＺ）からシ
フト量を検出するパスは演算遅延が大きく、ＪＢＩＧ符
号化復号処理の動作スピードが遅くなっていた。

【００１４】本発明は、該回路の冗長性を取り除き、
（１）（Ａ−ＬＳＺ）によるシフト量の検出処理を高速
化し、（２）シフト量検出処理以降のシフト処理やＣＴ
演算処理をも高速化することにより、ハードウェアでＪ
ＢＩＧ符号化及び復号処理する場合の処理速度を高速化
する。

【００１５】

【課題を解決するための手段】この課題を解決するため
に、本発明の符号化及び復号装置は、ＪＢＩＧ符号化及
び復号において、（Ａ−ＬＳＺ）とＬＳＺとのそれぞれ
の最上位に連続するゼロの数の検出に基づいて、学習Ｒ
ＡＭの更新信号とシフト値とを生成するエンコード手段
を有する符号化及び復号装置であって、前記エンコード
手段が、（Ａ−ＬＳＺ）の最上位に連続するゼロの数の
検出を０〜２の範囲で行う検出手段を有することを特徴
とする。

【００１６】ここで、シフト量の異なる複数のシフト回
路を並列に並べ、最上位に連続するゼロの削除を行うシ
フト手段を更に有する。また、前記シフト手段は、（Ａ
−ＬＳＺ）データに対しては２ビット以下のシフトを行
う構成とする。また、シフト量の累積情報であるＣＴ値
の計算を並列に行うＣＴ計算手段を更に有する。また、
（Ａ−ＬＳＺ）データに対するＣＴ値の計算に用いる演
算器が、ＬＳＺデータに対するＣＴ値の計算に用いる演
算器よりも小さな演算器となる。

【００１７】叉、本発明の画像処理装置は、画像を符号
化装置により符号化して記憶した後に、復号装置により
復号して出力する画像処理装置において、前記符号化及
び復号装置が、ＪＢＩＧ符号化及び復号において、（Ａ
−ＬＳＺ）とＬＳＺとのそれぞれの最上位に連続するゼ
ロの数の検出に基づいて、学習ＲＡＭの更新信号とシフ
ト値とを生成するエンコード手段を有する符号化及び復
号装置であって、前記エンコード手段が、（Ａ−ＬＳ
Ｚ）の最上位に連続するゼロの数の検出を０〜２の範囲
で行う手段を有することを特徴とする。

【００１８】ここで、シフト量の異なる複数のシフト回
路を並列に並べ、最上位に連続するゼロの削除を行うシ
フト手段を更に有する。また、前記シフト手段は、（Ａ
−ＬＳＺ）データに対しては２ビット以下のシフトを行
う構成とする。また、シフト量の累積情報であるＣＴ値
の計算を並列に行うＣＴ計算手段を更に有する。また、
（Ａ−ＬＳＺ）データに対するＣＴ値の計算に用いる演
算器が、ＬＳＺデータに対するＣＴ値の計算に用いる演
算器よりも小さな演算器となる。

【００１９】

【発明の実施の形態】＜第１の実施の形態＞本発明の第
１の実施の形態である符号化及び復号装置の第１のシフ
ト量エンコード回路を図３に示す。本実施の形態の説明
の前に、まず、（Ａ−ＬＳＺ）から検出するシフト量が
理論上２ビットが最大であることを示す。Ａレジスタの
最小値は、０ｘ８０００（１６進表示）であり、ＬＳＺ
の最大値は０ｘ５ｂ１２である。よって、（Ａ−ＬＳ
Ｚ）の最小値は０ｘ２４ｅｅであり、２進表示に直すと
「００１００１００１１１０１１１０」となる。この場
合、最上位に連続するゼロの数は２個で、その他の場合
はこれより大きな値となるため、該ゼロの個数は必ず２
個以下となる。一方、最大値の方は、０ｘ８０００以上
になることが容易に分かる。これより、最上位にあるゼ
ロの数の最小値は０個となる。

【００２０】したがって、図３に示す回路によって、該
ゼロの個数をエンコードすることができる。３０１は
（Ａ−ＬＳＺ）のＭＳＢ（最上位ビット）を入力する端
子、３０２は（Ａ−ＬＳＺ）の第２ＳＢ（最上位から２
ビット目）を入力する端子、３０３，３０４は論理演算
素子、３０５はシフト量のＭＳＢ（最上位ビット）を出
力する端子、３０６はシフト量のＬＳＢ（最下位ビッ
ト）を出力する端子である。論理演算素子３０３は、入
力２ビットが共にゼロであることを検出して、シフト量
が２であることを示す信号を出力する。論理演算素子３
０４は、入力２ビットの内上位側がゼロで下位側が１で
あることを検出して、シフト量が１であることを示す信
号を出力する。入力２ビットの上位側が１の時はシフト
量が０であり、出力の２ビット信号は共に０である。

【００２１】以上の回路により、（Ａ−ＬＳＺ）データ
のシフト量の検出が従来より高速化できるので、符号化
及び復号処理の高速化が図れる。 ＜第２の実施の形態＞本発明の第２の実施の形態である
符号化及び復号装置のシフト量エンコード回路とシフト
回路とを図４に示す。第１の実施の形態では、シフト量
エンコード回路までの高速化しか図っていなかったが、
本実施の形態では、シフト回路まで含めて高速化を図
る。

【００２２】図４において、１０１，１０５，１０９，
１１１，１１３は図１における同一番号と同じ機能であ
り、３０３，３０４，３０５，３０６は図３における同
一番号と同じ機能であるため説明を省略する。４０１は
（Ａ−ＬＳＺ）のデータを１ビットシフトする１ビット
シフト回路、４０２は（Ａ−ＬＳＺ）のデータを２ビッ
トシフトする２ビットシフト回路、４１１はＬＳＺのデ
ータを１ビットシフトする１ビットシフト回路、４１２
はＬＳＺのデータを２ビットシフトする２ビットシフト
回路、４１３はＬＳＺのデータを４ビットシフトする４
ビットシフト回路、４１４はＬＳＺのデータを８ビット
シフトする８ビットシフト回路、４２１は１ビットシフ
ト回路４１１を制御する信号、４２２は２ビットシフト
回路４１２を制御する信号、４２３は４ビットシフト回
路４１３を制御する信号、４２４は８ビットシフト回路
４１４を制御する信号、４２５は（Ａ−ＬＳＺ）または
ＬＳＺの最上位に連続するゼロを取り除くためにシフト
したデータを選択して出力するセレクタである。

【００２３】ＬＳＺのデータは１〜１５ビットシフトが
発生するため、それらを全て実現できるようにするに
は、１ビットシフト回路４１１、２ビットシフト回路４
１２、４ビットシフト回路４１３、８ビットシフト回路
４１４の４段を従属に接続する必要がある。各々のシフ
ト回路は、シフト量エンコード回路で生成される４ビッ
トの信号４２４〜４２１によって制御される。例えば該
制御信号が１０００の時は、８ビットシフト回路のみシ
フト動作を行い、他のシフト回路はシフト動作をしない
ため、全体で８ビットシフト処理が施される。また、制
御信号が１１１１の時は、すべてのビットシフト回路で
シフト動作を行うため、全体で１５ビットシフト処理が
施される。

【００２４】それに対して、（Ａ−ＬＳＺ）のデータは
０，１，２ビットシフトしか生じない為、２ビットシフ
ト回路４０２と１ビットシフト回路４０１とを２段従属
接続するだけで済む。上記２つのシフト回路は、２つの
論理素子の出力である制御信号３０５，３０６によって
制御される。以上の回路により、（Ａ−ＬＳＺ）データ
のシフト量の検出の高速化のみならず、シフト処理の高
速化も可能となるので、符号化及び復号処理の高速化が
図れる。

【００２５】＜第３の実施の形態＞本発明の第３の実施
の形態である符号化及び復号装置のシフト量エンコード
回路とシフト回路とを図５に示す。本実施の形態は、
（Ａ−ＬＳＺ）データのシフト回路の他の構成例を示
す。図５において、５０１は（Ａ−ＬＳＺ）のデータを
２ビットシフトする制御信号無しの２ビットシフト回
路、５０２は（Ａ−ＬＳＺ）のデータを１ビットシフト
する制御信号無しの１ビットシフト回路、５０３は（Ａ
−ＬＳＺ）のデータを０ビットシフトする制御信号無し
の０ビットシフト回路、５０５は０ビットシフトした
（Ａ−ＬＳＺ）データを選択する制御信号、５１１は２
ビットシフトした（Ａ−ＬＳＺ）データをマスクするた
めのＡＮＤ素子群、５１２は１ビットシフトした（Ａ−
ＬＳＺ）データをマスクするためのＡＮＤ素子群、５１
３は０ビットシフトした（Ａ−ＬＳＺ）データをマスク
するためのＡＮＤ素子群、５１４は前記ＡＮＤ素子群か
ら出力される複数のビットを合成するＯＲ素子群であ
る。

【００２６】その他の回路ブロック、制御信号は前記第
２の実施の形態における図４の同一番号と全く同じ機能
である。（Ａ−ＬＳＺ）データを、２ビットシフトする
時は制御信号３０５のみが“１”、１ビットシフトする
時は制御信号３０６のみが“１”、０ビットシフトする
時は制御信号５０５のみが“１”となり、その他の制御
信号は“０”となる。該制御信号はそれぞれＡＮＤ素子
群５１１，５１２，５１３に与えられ所望のシフト量以
外のデータはマスクされる。所望のシフト量のデータだ
けがＯＲ素子群５１４を通してセレクタ１０７に送られ
る。

【００２７】前記第２の実施の形態では、２つのシフト
回路を従属に接続していたが、各シフト回路は内部にセ
レクタを有するため、結局、該セレクタを２段通過する
ことになる。それに対して、本実施の形態では、ＡＮＤ
とＯＲとで構成されるセレクタを１段だけしか使用しな
いため、前記第２の実施の形態よりもさらにシフト処理
を高速化できるので、符号化及び復号処理の高速化が図
れる。

【００２８】尚、０ビットシフト回路５０３は物理的に
は何も実体が無く、他のビットシフト回路との比較のた
めに、書いたものである。 ＜第４の実施の形態＞本発明の第４の実施の形態である
符号化及び復号装置のＣＴ計算回路を図６に示す。本実
施の形態では、ＣＴ計算の高速化を図る。

【００２９】ＣＴ（ビットカウンタ）値はシフト量を累
積減算するカウンタで、該ＣＴ値が１以上の時はそのま
ま処理を続行し、該ＣＴ値が０以下になったら、符号化
時は１バイトの符号データを出力（バイトアウトと称す
る）して８を加算し、復号時は１バイトの符号データを
入力（バイトインと称する）して８を加算するものであ
る。

【００３０】図６において、６０ｌはＣＴ値を保持する
レジスタ、６０３は現在のＣＴ値を表す４ビットの信号
線、６０５は４ビットのＣＴ値から０，１または２を減
算する減算器、６０７は４ビットのＣＴ値から４ビット
のシフト量を減算する減算器、６０９は２つの減算後の
ＣＴ値の一方を選択するためのセレクタ、６１１はＣＴ
値が０以下なら８を加算すると共に所望の制御信号を出
力する８加算器である。

【００３１】その他の回路ブロック、制御信号は前記第
２の実施の形態における図４の同一番号と全く同じ機能
である。ＬＳＺデータから検出するシフト量は１〜１５
になるため、該値をＣＴ値から減算する減算器６０７は
４ビット２入力の減算器になる。それに対し、（Ａ−Ｌ
ＳＺ）データから検出するシフト量は０，１または２の
範囲であるため、該値をＣＴ値から減算する減算器６０
５は（４ビット−２ビット）の減算器になり、前述の減
算器６０７よりは小型でかつ高速なものとなる。よっ
て、（Ａ−ＬＳＺ）データ系のＣＴ値の計算を高速化で
きるので、符号化及び復号処理の高速化が図れる。

【００３２】尚、上記第１乃至第４の実施の形態の回路
例は、種々に組み合わせることにより使用される。 ＜本実施の形態の適用例＞従来、コンピュータからプリ
ンタ等の画像出力装置に転送された画像データやページ
記述言語（以下、ＰＤＬと略す）データは該出力装置に
おいて描画展開され、描画展開される毎にビットマップ
データをプリンタのエンジン部に送っていた。しかし、
描画展開する内容が複雑な場合には、該描画展開スピー
ドがエンジン部の描画スピードに追い付かないことがあ
る。この場合には、描画展開後のビットマップデータを
一旦メモリ（該メモリをページメモリという）に格納
し、ページ単位のすべての描画展開が終了して該ビット
マップデータがメモリに格納された後に、該ビットマッ
プデータを先頭から順にプリンタのエンジン部へ送る。
ところが、プリント出力する用紙がＡ３で解像度が６０
０ｄｐｉの場合、１画素あたりのビット数が１ビットの
２値であっても、全ビットマップのデータ量は８ＭＢに
もなり、大容量のメモリはプリンタのコストが高くなる
大きな要因であった。

【００３３】そこで、図１２に示すような構成が考えら
れている。コンピュータから受け取ったデータは、コン
ピュータからデータを受け取るインターフェース部１０
０１、コンピュータから受け取ったデータを一時的に記
憶するテンポラリバッファ１００２、コンピュータから
受け取ったデータを描画展開する描画部１００３、該描
画部が描画展開したビットマップデータを書き込むバン
ドバッファ１００４、該バンドバッファのビットマップ
データを圧縮符号化する符号化部１００５、該符号化部
で圧縮符号化した符号化データを格納するページバッフ
ァ１００６、該ページバッファ中の符号化データを復号
する復号部１００７を番号順に経由して、最後に、復号
して得られたビットマップデータをプリント出力するプ
リンタエンジン部１００８へ出力される。尚、バンドバ
ッファ１００４は複数設けて、描画部１００３の展開処
理と符号化部１００５の符号化処理とを並列に処理する
ことで、処理の高速化を図る。

【００３４】この構成により、圧縮前には８ＭＢ必要で
あったページメモリの容量が１／２〜１／４程度に減少
する。そのかわり新たに、バンドバッファ１００４が必
要になり、その分のメモリが増えるが、展開描画する単
位（これをバンドという）を１ページの１／１６〜１／
２０にすれば、トータルではメモリの削減効果がでてく
る。

【００３５】上記符号化部１００５の符号化方式とし
て、コスト削減の要求が強く、ページメモリの容量をな
るべく減らすために、任意のビットマップデータ（テキ
スト、グラフィック、画像等）に対して、圧縮率の最悪
値がある一定の値を保証する圧縮方式が望まれる。その
ような圧縮方式としては、圧縮対象となるビットマップ
データの２次元的な特徴を学習する機能を有する本実施
の形態のＪＢＩＧ符号化方式が使用される。

【００３６】ＪＢＩＧ符号化方式では、予測状態を保持
するＲＡＭの内容を更新することで学習を行なう。この
学習（ＲＡＭの内容の更新）は不定期に発生し、その際
メモリへの書き込み動作のために、符号化復号処理の時
間が長くなる。逆に、該学習（ＲＡＭの内容の更新）を
しなくてもよい場合には、符号化復号処理の時間が短く
なる。従って、該ＪＢＩＧ方式で符号化データを復号し
た場合には、該復号部１００７からのデータ出力レート
が一定でなく、該出力をプリンタエンジン部１００８に
直接出力することは出来ない。そこで、復号部１００７
とエンジン部１００８との間に、ＦＩＦＯ（First In F
irst Out） Memoryを設け、該復号部１００７から出力
するビットマップデータを時間的に平滑化してから、エ
ンジン部１００８に出力するようにしている。

【００３７】なお、本発明は、複数の機器（例えばホス
トコンピュータ，インタフェイス機器，リーダ，プリン
タなど）から構成されるシステムに適用しても、一つの
機器からなる装置（例えば、複写機，ファクシミリ装置
など）に適用してもよい。また、本発明の目的は、前述
した実施形態の機能を実現するソフトウェアのプログラ
ムコードを記録した記憶媒体を、システムあるいは装置
に供給し、そのシステムあるいは装置のコンピュータ
（またはＣＰＵやＭＰＵ）が記憶媒体に格納されたプロ
グラムコードを読出し実行することによっても、達成さ
れることは言うまでもない。

【００３８】この場合、記憶媒体から読出されたプログ
ラムコード自体が前述した実施形態の機能を実現するこ
とになり、そのプログラムコードを記憶した記憶媒体は
本発明を構成することになる。プログラムコードを供給
するための記憶媒体としては、例えば、フロッピディス
ク，ハードディスク，光ディスク，光磁気ディスク，Ｃ
Ｄ−ＲＯＭ，ＣＤ−Ｒ，磁気テープ，不揮発性のメモリ
カード，ＲＯＭなどを用いることができる。

【００３９】また、コンピュータが読出したプログラム
コードを実行することにより、前述した実施形態の機能
が実現されるだけでなく、そのプログラムコードの指示
に基づき、コンピュータ上で稼働しているＯＳ（オペレ
ーティングシステム）などが実際の処理の一部または全
部を行い、その処理によって前述した実施形態の機能が
実現される場合も含まれることは言うまでもない。

【００４０】さらに、記憶媒体から読出されたプログラ
ムコードが、コンピュータに挿入された機能拡張ボード
やコンピュータに接続された機能拡張ユニットに備わる
メモリに書込まれた後、そのプログラムコードの指示に
基づき、その機能拡張ボードや機能拡張ユニットに備わ
るＣＰＵなどが実際の処理の一部または全部を行い、そ
の処理によって前述した実施形態の機能が実現される場
合も含まれることは言うまでもない。

【００４１】

【発明の効果】本発明により、回路の冗長性を取り除
き、（Ａ−ＬＳＺ）からのシフト量の検出処理を高速化
すると共に、シフト量検出処理以降のシフト処理やＣＴ
演算処理も高速化することにより、ハードウェアでＪＢ
ＩＧ符号化及び復号処理する速度を高速化した。

【図面の簡単な説明】

【図１】従来のＪＢＩＧ符号化及び復号装置におけるシ
フト量検出回路の例を示す図である。

【図２】１６ビットの信号の上位何ビットがゼロである
かをエンコードする回路例を示す図である。

【図３】本発明の第１の実施の形態の符号化及び復号装
置のシフト量エンコード回路例を示す図である。

【図４】本発明の第２の実施の形態の符号化及び復号装
置のシフト量エンコード回路及びシフト回路例を示す図
である。

【図５】本発明の第３の実施の形態の符号化及び復号装
置のシフト量エンコード回路及びシフト回路例を示す図
である。

【図６】本発明の第４の実施の形態の符号化及び復号装
置のＣＴ計算例を示す図である。

【図７】符号化及び復号装置の構成例を示すブロック図
である。

【図８】算術符号器の構成例を示すブロック図である。

【図９】符号化及び復号装置の動作手順の概略を示すフ
ローチャートである。

【図１０】テンプレートの構成例を示す図である。

【図１１】ＪＢＩＧの符号化アルゴリズムの処理“ＥＮ
ＣＯＤＥ”の一般的なフローチャートである。

【図１２】本実施の形態の符号化及び復号装置を画像処
理装置に適用した例を示す図である。

Claims (10)

(57)【特許請求の範囲】
1. 【請求項１】 ＪＢＩＧ符号化及び復号において、（Ａ
   −ＬＳＺ）とＬＳＺとのそれぞれの最上位に連続するゼ
   ロの数の検出に基づいて、学習ＲＡＭの更新信号とシフ
   ト値とを生成するエンコード手段を有する符号化及び復
   号装置であって、 前記エンコード手段が、（Ａ−ＬＳＺ）の最上位に連続
   するゼロの数の検出を０〜２の範囲で行う検出手段を有
   することを特徴とする符号化及び復号装置。
2. 【請求項２】 シフト量の異なる複数のシフト回路を並
   列に並べ、最上位に連続するゼロの削除を行うシフト手
   段を更に有することを特徴とする請求項１記載の符号化
   及び復号装置。
3. 【請求項３】 前記シフト手段は、（Ａ−ＬＳＺ）デー
   タに対しては２ビット以下のシフトを行う構成とするこ
   とを特徴とする請求項２記載の符号化及び復号装置。
4. 【請求項４】 シフト量の累積情報であるＣＴ値の計算
   を並列に行うＣＴ計算手段を更に有することを特徴とす
   る請求項１または２記載の符号化及び復号装置。
5. 【請求項５】 （Ａ−ＬＳＺ）データに対するＣＴ値の
   計算に用いる演算器が、ＬＳＺデータに対するＣＴ値の
   計算に用いる演算器よりも小さな演算器とであることを
   特徴とする請求項４記載の符号化及び復号装置。
6. 【請求項６】 画像を符号化装置により符号化して記憶
   した後に、復号装置により復号して出力する画像処理装
   置において、 前記符号化及び復号装置が、ＪＢＩＧ符号化及び復号に
   おいて、（Ａ−ＬＳＺ）とＬＳＺとのそれぞれの最上位
   に連続するゼロの数の検出に基づいて、学習ＲＡＭの更
   新信号とシフト値とを生成するエンコード手段を有する
   符号化及び復号装置であって、 前記エンコード手段が、（Ａ−ＬＳＺ）の最上位に連続
   するゼロの数の検出を０〜２の範囲で行う手段を有する
   ことを特徴とする画像処理装置。
7. 【請求項７】 シフト量の異なる複数のシフト回路を並
   列に並べ、最上位に連続するゼロの削除を行うシフト手
   段を更に有することを特徴とする請求項６記載の画像処
   理装置。
8. 【請求項８】 前記シフト手段は、（Ａ−ＬＳＺ）デー
   タに対しては２ビット以下のシフトを行う構成とするこ
   とを特徴とする請求項７記載の画像処理装置。
9. 【請求項９】 シフト量の累積情報であるＣＴ値の計算
   を並列に行うＣＴ計算手段を更に有することを特徴とす
   る請求項６または７記載の画像処理装置。
10. 【請求項１０】 （Ａ−ＬＳＺ）データに対するＣＴ値
    の計算に用いる演算器が、ＬＳＺデータに対するＣＴ値
    の計算に用いる演算器よりも小さな演算器とであること
    を特徴とする請求項９記載の画像処理装置。