JPH09247466A

JPH09247466A - 符号化装置

Info

Publication number: JPH09247466A
Application number: JP4766596A
Authority: JP
Inventors: Yoshinobu Mita; 良信三田
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1996-03-05
Filing date: 1996-03-05
Publication date: 1997-09-19

Abstract

(57)【要約】【課題】可変長符号のビット列内への特殊コードの挿
入は、ソフト的な手法により実現されるため、高速化が
阻まれていた。【解決手段】可変長符号データを連結する際の特殊コ
ードの挿入及びそれに関連する操作（フィルビット、ビ
ットスタッフィング等）を、可変長符号の付加（連結）
を行うセレクタ７，バレルシフタ８，合成用レジスタ９
により実現したことにより、小規模構成による高速な符
号化が可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は符号化装置に関し、
例えば、可変長符号化の際に特殊コードの挿入を行う符
号化装置に関する。

【０００２】

【従来の技術】近年の通信装置や情報処理装置の発達に
伴い、より効率的なデータ通信や、より効率的なデータ
格納を行うために、データの符号化は不可欠の技術とな
り、種々の符号化方法が提案されている。

【０００３】符号化方法は、符号が固定長である固定長
符号化方式と、符号が必ずしも固定長でない可変長符号
化方式とに大きく分けられる。

【０００４】可変長符号化方式においては、符号中に、
制御コードとして特殊コードを挿入する方法がしばしば
用いられる。

【０００５】通常、例えばデータ通信を行う際に符号中
にノイズが混入し、ビットの反転等が発生することによ
り一旦符号が乱れてしまうと、それ以降の符号の復号が
不可能となってしまう。しかしながら、特殊コードを挿
入する符号化方式によれば、符号中の特殊コードを発見
することにより、該特殊コード以降の符号から再び復号
することが可能となる。

【０００６】また、特殊コードに復号条件の指示機能を
持たせることにより、復号装置側において、該特殊コー
ド以降の符号の復号方法を変更することもできる。

【０００７】このように、特殊コードを挿入する可変長
符号化方式においては、柔軟な符号化が可能である。

【０００８】可変長符号のビットストリーム（ビット
列）の中に特殊コードを挿入するためには、通常のビッ
トストリームの生成とは手順が異なる。例えば、一旦ビ
ットストリームを生成した後にソフト的に特殊コードを
挿入したり、又はビットストリームの生成過程（符号化
プロセス）において、特殊コード挿入の都度符号化を止
めて、特殊コードをソフト的な手段で挿入する等の方法
により、特殊コードの挿入を実現していた。

【０００９】

【発明が解決しようとする課題】しかしながら、上記従
来の方法による特殊コードの挿入は、ビットストリーム
内に特殊コードをソフト的な手段で挿入するために、ビ
ットストリームを常にモニタしておく必要があり、従っ
て符号化を司るＣＰＵにかなりの負荷がかかってしまっ
ていた。また、ソフト的な挿入を行うため、ビットスト
リームの生成速度が制限されてしまい、高速処理に限界
が生じてしまっていた。

【００１０】もちろん、該特殊コードの挿入をハード的
に実現できれば、より高速な符号化が可能となるが、従
来の符号化を行う装置においては、簡単な回路構成によ
ってハード的に特殊コードの挿入を実現するための具体
的な手段がなかった。

【００１１】また、ビット列をつなげるために使用する
バレルシフタは回路規模が大きくなってしまい、ハード
化の妨げになっていた。

【００１２】本発明は上述した課題を解決するためにな
されたものであり、小規模な回路構成によってビットス
トリームへの特殊コードのハード的な挿入を可能とする
符号化装置を提供することを目的とする。

【００１３】

【課題を解決するための手段】上記目的を達成するため
の一手段として、本発明の符号化装置は以下の構成を備
える。

【００１４】即ち、所定の画素ブロック単位に可変長符
号化を行う符号化装置であって、前記画素ブロック内の
所定単位毎に可変長符号化を行う符号化手段と、前記符
号化手段によって生成された符号データを連結して符号
ビット列を形成する連結手段と、前記符号ビット列に所
定コードを挿入する挿入手段と、前記連結手段と前記挿
入手段とを制御する制御手段とを有することを特徴とす
る。

【００１５】例えば、前記所定コードは前記制御手段に
おいて生成され、前記挿入手段は、前記制御手段の制御
に応じて前記符号化手段の出力と前記所定コードのいず
れかを選択して前記連結手段に出力することを特徴とす
る。

【００１６】例えば、前記連結手段は、入力されたデー
タを一時保持する保持手段を複数備えることを特徴とす
る。

【００１７】例えば、前記連結手段は、前記保持手段を
２つ有することを特徴とする。

【００１８】例えば、前記連結手段は、ダブルバッファ
を有することを特徴とする。

【００１９】更に、前記挿入手段により出力されたデー
タを前記連結手段における連結状況を考慮してシフトす
るシフト手段を有し、前記連結手段は、前記シフト手段
によるシフト出力を入力することを特徴とする。

【００２０】例えば、前記シフト手段は、前記保持手段
の空き状況に応じたシフトを行うことを特徴とする。

【００２１】例えば、前記シフト手段は、２段階のシフ
トを行うことを特徴とする。

【００２２】例えば、前記シフト手段は、シフト量を上
位ビットと下位ビットに分割してそれぞれシフトを行う
ことを特徴とする。

【００２３】例えば、前記シフト手段はバレルシフタで
あることを特徴とする。

【００２４】例えば、前記制御手段は、前記連結手段に
おいて形成した符号ビット列中に所定バイトを検出した
場合に、該所定バイトの後に所定コードを挿入し、前記
符号ビット列の前記所定バイト以降を再度連結すること
を特徴とする。

【００２５】例えば、前記所定バイトの検出はＡＮＤゲ
ートにより行うことを特徴とする。

【００２６】例えば、前記所定バイトの検出はレジスタ
により１バイト毎に行うことを特徴とする。

【００２７】例えば、前記所定バイトは“ＦＦ”バイト
であることを特徴とする。

【００２８】例えば、前記所定コードはビットスタッフ
ィングのためのコードであることを特徴とする。

【００２９】例えば、前記所定コードは制御コードであ
ることを特徴とする。

【００３０】例えば、前記所定コードはフィルビットの
ためのコードであることを特徴とする。

【００３１】例えば、前記符号化手段はハフマン符号化
を行うことを特徴とする。

【００３２】また、所定の画素ブロック単位に可変長符
号化を行う符号化装置であって、前記画素ブロック内の
所定単位毎に可変長符号化を行う符号化手段と、前記符
号化手段によって生成された符号データを連結して符号
ビット列を形成する連結手段と、前記符号ビット列に第
１のコードを挿入する挿入手段と、前記連結手段と前記
挿入手段とを制御する制御手段とを有し、前記制御手段
は、前記連結手段において形成した符号ビット列中に所
定バイトを検出した場合に、該所定バイトの後に第２の
コードを挿入し、前記符号ビット列の前記所定バイト以
降を再度連結することを特徴とする。

【００３３】例えば、前記第１のコードは制御コードで
あり、前記第２のコードはビットスタッフィング又はフ
ィルビットのためのコードであることを特徴とする。

【００３４】以上の構成により、特殊コードの挿入と可
変長符号の付加とを共通の構成により実現し、ハードウ
ェアの負荷を大幅に軽減し、かつ高速に特殊コードの挿
入が可能になった。

【００３５】また更に、バレルシフタにおけるシフト量
を２段階に分けることにより、回路規模が軽減された。

【００３６】

【発明の実施の形態】以下、本発明に係る一実施形態に
ついて、図面を参照して詳細に説明する。

【００３７】＜第１実施形態＞まず、本実施形態におい
て扱う符号の特徴について説明する。

【００３８】本実施形態で扱う可変長符号は、多値画像
の圧縮を行うＪＰＥＧ標準圧縮の中の一部を構成するハ
フマン符号である。本実施形態での符号化においては、
ハフマン符号とハフマン符号の間に付加ビットを挿入す
る操作が発生する。

【００３９】ここでＪＰＥＧ符号化について簡単に説明
する。まず、画素ブロック毎に多値データを離散的コサ
イン変換（ＤＣＴ変換）し、量子化を施すと、量子化後
の係数が“０”になるものが多く発生する。そして、各
ブロック毎にジグザグスキャンにより画素を整列させ、
０ラン長とそれに続く０以外の係数の幅（これをカテゴ
リと呼ぶ）をセットにしてハフマン符号を割り当てる。
そして、該ハフマン符号の後に０以外の係数（付加ビッ
トと称する）を続ける。但し、ＪＰＥＧ符号においてハ
フマン符号と付加ビットとは常に交互に出現する訳では
なく、例えばブロックの終端等、付加ビットが存在しな
いケースもある。

【００４０】また、ハフマンコード中に出現する特殊コ
ードとしては、例えばリスタートコード等、複数存在す
る。このリスタートコードは、通信エラー等でハフマン
コードに間違いが発生した場合に、デコードを復帰させ
るために参照される。

【００４１】これら特殊コードの挿入を行うためには、
まず、生成されたハフマンコードのビット列に対し、バ
イトの区切りまでビット“１”を詰める。以降、これを
フィルバイト操作と称する。そして、その後に“ＦＦ”
バイトを挿入した後、“００”バイト以外からなる特殊
コードを挿入する。即ち、“ＦＦ”バイトは、後に特殊
コードが続くことを示す認識バイトである。

【００４２】従って、ハフマンコードとその付加ビット
からなるビットストリーム中に、もし“ＦＦ”バイトが
偶然に発生した場合や、フィルバイト操作の際に“Ｆ
Ｆ”バイトが発生した場合には、発生した“ＦＦ”バイ
トの直後に意識的に“００”バイトを挿入することによ
り、特殊コードとの区別を可能としなければならない。
以降、この操作をビットスタッフィングと称する。

【００４３】本実施形態の符号化装置においては、簡単
な回路構成で上述したフィルバイト操作、特殊コード挿
入、ビットスタッフィングを可能としたことを特徴とす
る。

【００４４】図１に、本実施形態における符号化装置の
ブロック構成を示す。本実施形態の符号化装置は、ハフ
マンエンコーダ及び特殊コード（以降、マーカコードと
称する）の挿入回路構成を含むことを特徴とする。

【００４５】図１において、ＲＡＭ１−１〜１−４はハ
フマンコードを発生（生成）するためのエンコードテー
ブルであって、ＪＰＥＧ標準圧縮で規定された成分の圧
縮に対応し、輝度成分と色差成分、及びその２つの成分
のＤＣＴ結果に対するＤＣ成分とＡＣ成分用の４つのテ
ーブルから成る。そして、セレクタコントロール部２が
現在の処理成分を判断して、ＲＡＭ１−１〜１−４のう
ち必要なテーブルの出力を選択するように、セレクタ３
をコントロールする。

【００４６】図２に、エンコードテーブルであるＲＡＭ
１−１〜１−４のワード構成を示す。本実施形態のエン
コードテープルは、最長１６ビットのコードに対応する
ために１６ビットのハフマン符号領域及び符号長４ビッ
トの領域から成っており、ハフマン符号領域には右詰め
でハフマンコードが格納されている。これらエンコード
テーブルよりハフマンコードを得る際のＲＡＭ１−１〜
１−４へのアドレッシングは、入力されるパックデータ
から得られるアドレスにより行われる。

【００４７】ここで図３に、本実施形態の入力であるパ
ックデータの構成例を示す。本実施形態のパックデータ
は、上述したＪＰＥＧ符号化に基づいて画素ブロックに
対しＤＣＴ変換、および量子化を施した後の、ＤＣ係数
やＡＣ係数の並び（ジグザグスキャン順）を示すもので
ある。このパックデータにおけるＤＣカテゴリやＡＣカ
テゴリ、及び０ラン等のビット列が、そのままエンコー
ドテープルに対するアドレス情報となり得る。また、図
３に示すＤＣ差分やＡＣ成分は前述した付加ビットに相
当し、ＲＡＭ１−１〜１−４のアクセスには使用され
ず、図１に示す合成部６に送られる。

【００４８】図３に示すように、パックデータには２ビ
ットからなる識別フラグ領域が存在し、該識別フラグ
は、セレクタコントロール部２においてＤＣ成分やＡＣ
成分の判別の際に使用されたり、また、付加ビットであ
るか否かの判定等に使用される。尚、識別フラグ“１
１”で示されるＥＯＢは、ブロックの終端まで０ランが
続く場合を示す。

【００４９】図１に戻り、セレクタ３より得られたハフ
マン符号は、シフタ５によって左方向（ＭＳＢ方向）に
シフトされ、合成部６でＬＳＢ側に付加ビットデータが
付される。シフタ５におけるシフト量は、パックデータ
内のＤＣカテゴリ又はＡＣカテゴリにより定まる。尚、
ハフマンコードの次に付加ビットを付す必要がない場合
には、シフタ５におけるシフト量は“０”となる。

【００５０】また、加算部４において、セレクタ３より
得られたハフマン符号に対応する符号長がパックデータ
内のＤＣカテゴリ又はＡＣカテゴリにより示される付加
データ長と加算され、合計の符号長が求められる。そし
て、該符号長は特殊コード制御部１０へ入力される。

【００５１】ところで、ハフマンコードと付加ビットと
が合成される合成部６においては、ハフマンコードより
上位のビットをマスクして“０”にする操作を施しても
良いが、本実施形態においては該操作を行なわなくて
も、後述する合成用レジスタ部９においてハフマンコー
ドよりも上位のビットは無視される。

【００５２】合成部６の出力は、通常はセレクタ７を介
してバレルシフタ８へ与えられるが、本実施形態ではセ
レクタ７に特殊コード制御部１０より特殊コードが与え
られており、セレクタ７においては合成部６の出力と該
特殊コードのいずれかを選択してバレルシフタ８に与え
る。このセレクタ７による選択出力により、本実施形態
においてハフマンコード列の間に特殊コードを挿入する
ことが可能になる。

【００５３】バレルシフタ８では、合成用レジスタ部９
における空き領域に連続したビット列を形成するため
に、入力されたデータに対して適当なビット数のシフト
を行った後、合成用レジスタ部９に出力する。合成用レ
ジスタ部９は２つのレジスタを有しており、片方のレジ
スタが一杯になると、該レジスタ内に形成されたビット
列をはき出し、空きのあるレジスタ、又は空きのあるレ
ジスタと未使用のレジスタにバレルシフタ８からの入力
を保持する機能を有する。

【００５４】以下、図４を参照して、合成用レジスタ部
９における動作を更に詳細に説明する。

【００５５】図４の（ａ）〜（ｃ）は、シフタ５に入力
され、合成部６から出力されるハフマン符号データの構
造を模式的に示す図である。まず、シフタ５に入力され
るハフマン符号データは図４の（ａ）の斜線で示され、
ハフマン符号の符号長を超える部分には“０”が詰めら
れている。この“０”はエンコーダＲＡＭ１−１等に保
持されていても良いし、また、“０”以外の値であって
も問題は生じない。

【００５６】図４の（ｂ）は、シフタ５において入力さ
れたハフマン符号データを、ＬＳＢに付加する付加ビッ
ト長分だけＭＳＢ方向へシフトした状態を示す。図４の
（ｃ）は、合成部６においてハフマン符号データと付加
ビットとが連続するビット列になる様に合成された状態
を示す。ここで、シフタ５においてハフマン符号データ
をＭＳＢ方向へシフトした際に空いたＬＳＢ側に“０”
を詰め、かつパックデータの付加ビットのビット長を超
える上位ビットを“０”とすれば、合成部６は２つの入
力の論理和をとるＯＲゲートによって簡単に構成でき
る。

【００５７】このようにして、合成部６においては図４
の（ｃ）で示される様に合計ｂビットのデータが作られ
るとする。尚、合成部６としてはセレクタを使用し、Ｌ
ＳＢ側は付加ビット、ＭＳＢ側はシフタ５の出力を選択
するようにし、付加ビット長に応じてＬＳＢ側、ＭＳＢ
側のいずれかの選択を行うように構成しても良い。

【００５８】図４の（ｅ），（ｆ）は、合成用レジスタ
部９内の２本のレジスタ内容をそれぞれ模式的に示す図
である。ここでは、各レジスタは３２ビット幅であると
する。

【００５９】例えば、図４の（ｆ）に示す片方のレジス
タが空で、図４の（ｅ）に示す様にもう片方のレジスタ
にはａビット長のデータが既に詰まっている場合には、
バレルシフタ８において図４の（ｃ）に示されるハフマ
ン符号データがシフトされる際のシフト量は、３２−
（ａ＋ｂ）ビットとなる。このシフト量３２−（ａ＋
ｂ）が負となれば、シフト方向が反対、又は負の値に３
２を加えたシフトを行うという意味である。

【００６０】尚、図４の（ｄ）はバレルシフタ８からの
シフト後の出力データ例を示し、合成用レジスタ部９内
のデータと同様、３２ビットである。図４の（ｄ）にお
いては、ａ＋ｂが３２ビットを越えた場合、即ち、バレ
ルシフタ８におけるシフト量が負である場合のシフト例
を示している。

【００６１】このバレルシフタ８の出力は、合成用レジ
スタ部９内の図４の（ｅ）に示すレジスタにおいて、ｄ
＝３２−ａビットのＬＳＢ部分のみがラッチされる。そ
して、もう一方の図４の（ｆ）に示すレジスタにおいて
は、ｂ−ｄビット分がＭＳＢ部分にラッチされる。これ
により、図４の（ｅ）に示すレジスタは満杯となるた
め、合成用レジスタ部９から外部に出力されるデータと
して処理される。

【００６２】このようにして、合成用レジスタ部９にお
いては、片方のレジスタが一杯になると出力して空にす
る。そして、同様の動作を繰り返すことにより、本実施
形態において連続したビット列を形成することが可能と
なる。従って、合成用レジスタ部９における片方のレジ
スタは常に空の状態でスタンバイしていることになる。

【００６３】ここで、ａ＋ｂが３２ビットを超えない場
合、即ち、バレルシフタ８におけるシフト量が正である
場合の、バレルシフタ８の出力例を図４の（ｇ）に示
す。また、図４の（ｈ）は、バレルシフタ８の出力のう
ち、有効なｂビットが合成用レジスタ部９内の一方のレ
ジスタに書き込まれた状態を示す。このような状態にお
いては、合成用レジスタ部９の他方のレジスタに対する
書き込みは行われない。

【００６４】また、特殊コード制御部１０においては、
特殊コードの挿入以外にバレルシフタ８のシフト量を合
成用レジスタ部９の書き込み状態に基づいて判断した
り、合成用レジスタ部９から３２ビットにパックされた
連続するビットストリームの出力の制御等を司る。

【００６５】以下、以上説明した合成用レジスタ９の更
に詳細な構成を図５に示し、説明する。尚、図５におい
ては、特殊コード制御部１０における構成が一部含まれ
ており、合成用レジスタ９と特殊コード制御部１０との
境界を点線で表わしている。

【００６６】図５において、レジスタＡ２１及びレジス
タＢ２２が、上述した図４において示した（ｅ），
（ｆ）の３２ビットレジスタにそれぞれ対応する。

【００６７】例えばレジスタＡ２１に既にａビットのコ
ードが書き込まれているとし、次に書き込むコードのコ
ード長をｂ（ｂ＝ハフマン符号長＋付加ビット長）とす
れば、バレルシフタ８におけるシフト量は、上述した様
に３２−（ａ＋ｂ）ビットとなり、バレルシフタ８の出
力の一部がレジスタＡ２１，Ｂ２２にラッチされる。

【００６８】より詳細には、特殊コード制御部１０内に
構成されるマスク生成部２３，２４、及びラッチ制御部
２５によって、各レジスタに対するマスクデータが生成
され、該マスクデータにより、上述した様にレジスタＡ
２１では既に書き込まれている上位ａビットを除いたデ
ータがラッチされ、レジスタＢ２２では上位の（ａ＋
ｂ）−３２、又は（ｂ−ｄ）のビット数がラッチされ
る。

【００６９】ここで、（ａ＋ｂ）−３２が負の場合はレ
ジスタＢ２２にはラッチされない。一方、正の場合には
レジスタＢ２２にラッチが行なわれると同時に、レジス
タＡ２１がコードで一杯になるため、レジスタＡ２１の
３２ビットデータは後段の回路にはき出され空となる。
これにより、レジスタＡ２１とＢ２２とは役割が交代す
る。

【００７０】ここで、マスク生成について説明する。特
殊コード制御部１０内のマスク生成部２３，２４におい
ては、値ａ及び値（ａ＋ｂ）−３２に基づいてレジスタ
Ａ２１又はレジスタＢ２２への書き込み位置を判定し、
マスクデータを生成する。該マスクデータは、ラッチ制
御部２５を介してレジスタＡ２１，レジスタＢ２２へ与
えられるが、上述した様にレジスタＡ２１とレジスタＢ
２２の役割が交代すると、ラッチ制御部２５における２
つの出力も入れ換えが行われる。

【００７１】レジスタＡ２１，Ｂ２２から出力される各
３２ビット、即ち合計８バイトは、ＡＮＤゲート２８に
おいて各バイト毎のＡＮＤがとられ、それぞれ“ＦＦ”
のバイトであるか否かが判定される。この時、既に処理
が終了しているａビットを処理対象から除外するため
に、マスク生成部３０によりゲート３４を介してａビッ
ト分のマスクがかけられる。

【００７２】又、“ＦＦ”を伴うマーカ（特殊コード）
も、図１に示した特殊コード制御部１０よりセレクタ７
を介してレジスタＡ２１，Ｂ２２に与えられるため、マ
ーカにおける“ＦＦ”の位置に応じて、ゲート３４を介
してマスク生成部３２により生成されたマスクがかけら
れる。

【００７３】更に、処理済みのａビットと処理中のハフ
マン符号ｂビットの和である（ａ＋ｂ）ビットを除く残
りの部分についても、不要な情報が格納されているおそ
れがあるため、ゲート３４を介してマスク生成部３１に
より生成されたマスクをかける。

【００７４】ここで、“ＦＦ”バイトが発見できなかっ
た場合にはａnew＝ａ＋ｂとなるが、“ＦＦ”バイトが
発見された場合には、プライオリティエンコーダ３５に
よりその位置ｆを発見し、ａnew＝ｆとする。即ち、該
“ＦＦ”の位置までを処理済みとする。

【００７５】特殊コードであるマーカは、“ＦＦ”バイ
ト及びそれに続く“０”以外のバイトから成り、マーカ
挿入位置に応じて補正部３３が出力する情報に従ってマ
スク生成部３２により生成されたマスクがゲート３４を
介してかけられる。

【００７６】以上説明した様に、“ＦＦ”バイトが発見
された場合には、実際の処理済みビット数ａは更新さ
れ、ａnew＝ｆとなる。この後、特殊コード制御部１０
では“００”をセレクタ７へ出力することによって“０
０”バイトの挿入、即ちビットスタッフィングを行う。
そしてその後に、残りビット分（ｃビットとする）をバ
レルシフタ８を介して再度レジスタＡ２１，Ｂ２２に対
してラッチする必要がある。

【００７７】ここで図６に示すように、ｂビットの内、
ビットスタッフィング前までのビット列を書き込み終っ
た残り部分がｃビットとなり、これは、バレルシフタ８
の入力部に保持され続ける。ここでｃビットは前回の処
理数ｂビットに対して、以下の式で表される。

【００７８】ｃ＝ｂnew＝ｂ−（ｆ−ａ）・・・（１）尚、式（１）において（ｆ−ａ）は前回の処理済みビッ
ト数である。

【００７９】従ってバレルシフタ８では、このｃビット
を処理するために、３２−（ａ’＋ｂnew）・・・（２）のシフトが必要となる。ここで、ａ’＝ａnew＋８・・・（３）ａnew＝ｆ、８＝スタッフィングビット数であるから、（２）式に対して（１），（３）式より
ａ’，ｂnewを代入することにより、（２）式は３２−
（ａ＋ｂ＋８）となる。即ち、バレルシフタ８における
シフト量は、ビットスタッフィングのために８ビットず
れることになる。

【００８０】尚、前回の処理済みビット数ｆ−ａは、減
算器３６より得られる。そして、通常は（ａ＋ｂ）が３
２以上、又、ビットスタッフィング発生時はｆが３２以
上になると、セレクタ２６を介してレジスタＡ２１，Ｂ
２２の一杯となった値（３２ビット）が出力され、レジ
スタ２７を介して圧縮データとして外部に出力される。

【００８１】また、フィルバイト操作時（マーカコード
挿入直前）には、ａと、ａより大きい８の倍数との差分
をｂとし、セレクタ７及びバレルシフタ８を介して、合
成用レジスタ９に対してビット“１”の書き込みを行え
ば良い。

【００８２】尚、合成用レジスタ９と特殊コード制御部
１０との機能の振り分けは、必ずしも図５に示す通りで
ある必要はなく、例えばＡＮＤゲート２８等も特殊コー
ド制御部１０に含まれるような構成であっても良い。即
ち、合成用レジスタ９と特殊コード制御部１０とによっ
て、図５に示す構成を満たせれば良い。

【００８３】次に、バレルシフタ８の詳細構成を図７に
示し、以下説明する。

【００８４】本実施形態のバレルシフタ８は、３２ビッ
ト幅の出力を有する３２ビットバレルシフタであるが、
説明の簡便のため、図７に８ビットバレルシフタの構成
例を示し、説明する。

【００８５】図７において、８１は入力を受けるバッフ
ァであり、Ｄ０〜Ｄ７までの信号を後段に伝える。この
信号は８to１セレクタ８２−１〜８２−８に、それぞれ
１ビットずつ順番をずらして入力されている。従って、
セレクタ８２−１〜８２−８の選択制御信号として同一
の値を与えれば、１ビットずつずれた値がＳ０〜Ｓ７に
得られる。従って、セレクタ８２−１〜８２−８に対す
る選択制御信号として、希望するシフト量を与えれば良
い。

【００８６】従って、本実施形態の３２ビットバレルシ
フタ８は、図７におけるバッファ８１及びセレクタ８２
−１〜８２−８を、３２ビット対応として実現すれば良
い。

【００８７】以上説明した様に本実施形態によれば、特
殊コードの挿入とそれに関連する操作を可変長符号の付
加を行う合成用回路やバレルシフタ等を共有して実現す
ることにより、ハードウェアの負荷を大幅に軽減し、小
規模な回路構成で特殊コードの高速挿入が可能となっ
た。

【００８８】＜第２実施形態＞以下、本発明に係る第２
実施形態について説明する。第２実施形態においては、
上述した第１実施形態とは合成用レジスタ９の詳細構成
が異なる。

【００８９】図８に、第２実施形態における合成用レジ
スタ９の詳細構成を示す。図８において、上述した第１
実施形態で示した図５と同様の構成については同一番号
を付し、説明を省略する。

【００９０】図８に示す構成においては、基本的には、
レジスタＡ２１、又はレジスタＢ２２が一杯になると、
セレクタ２６を介して後段の回路へデータが送られる。
この仕組みは上述した第１実施形態で説明した通りであ
る。

【００９１】第２実施形態においては、セレクタ２６の
後段回路として２組の４バイトレジスタ４１，４３を有
しており、Ｒ／Ｗ制御部４４及びセレクタ４２の制御に
より、片方のレジスタ４１から１バイトずつ読みとっ
て、他方のレジスタ４３に“ＦＦ”か否かをチェックし
ながら書き込む。書き込み用のレジスタ４３は、書き込
み４バイト毎に、不図示のＦＩＦＯ又は出力用バッファ
へデータを出力する。

【００９２】レジスタ４１より読み取られた１バイトず
つのデータは、ラッチ４５を介して“ＦＦ”か否かがゲ
ート４７で判定される。“ＦＦ”であれば、書き込み用
レジスタ４３に“ＦＦ”を書き込んだ直後にゲート４６
を閉じ、書き込み用レジスタ４３に“００”バイトを続
けて書き込む。これにより即ち、第２実施形態における
ビットスタッフィングが行われる。ただし、特殊コード
制御部１０において、自身が発生したマーカコード“Ｆ
Ｆ”の位置に応じて、“ＦＦ”発見の結果をキャンセル
し、ビットスタッフィングが発生しないように制御する
必要がある。これは、マーカ発生部５０及びその遅延部
４９、及びゲート４８により達成される。尚、第２実施
形態におけるマーカコードの発生、及びフィルバイト操
作による“１”の挿入は、上述した第１実施形態と同様
の方法で実現される。

【００９３】ちなみに第２実施形態におけるフィルバイ
ト操作は、マーカ挿入の直前における処理済みビット数
をａとすると、８−（ａ％８）（但し、ａ％８はａを８
で割った余り）のビット数だけ、全て“１”がセレクタ
７を介してバレルシフタ８の入力として与えられること
により、達成される。例えば、ａ＝９である場合、７ビ
ットが“１”としてバレルシフタ８に与えられる。もち
ろん、フィルバイト操作とマーカコード挿入とを同時に
バレルシフタ８で行うことも可能である。

【００９４】以上説明した様に第２実施形態によれば、
第１実施形態とは異なる合成レジスタの構成によって
も、特殊コードの挿入等を同様に行うことができる。

【００９５】＜第３実施形態＞以下、本発明に係る第３
実施形態について説明する。第３実施形態においては、
上述した第１実施形態とは合成用レジスタ９の詳細構成
が異なる。

【００９６】図９に、第３実施形態における合成用レジ
スタ９の詳細構成を示す。図９において、上述した第２
実施形態で示した図８と同様の構成については同一番号
を付し、説明を省略する。

【００９７】上述した第１実施形態においては、バレル
シフタ８に対してフィルバイト“１”とマーカコードと
を同時に与えた場合、フィルバイト操作の結果得られる
バイトが“ＦＦ”であった場合、マーカコードを新たに
セットし直さなくてはならない。

【００９８】また、上述した第２実施形態においては、
マーカコード挿入のためにフィルバイトを行った結果
“ＦＦ”となるバイトを考慮して、ビットスタッフィン
グが適切に行われる様、注意して設計する必要がある。

【００９９】第３実施形態においては、マーカコードの
合成をフィルバイト操作及びビットスタッフィングとは
独立した構成によって実現することにより、係る不具合
を解消したことを特徴とする。

【０１００】図９に示す構成における基本動作は、上述
した第２実施形態と同様である。従って、“００”を挿
入するビットスタッフィング、及びマーカコード挿入直
前のフィルバイト“１”の挿入動作についても同様であ
る。ただし、第３実施形態においては、マーカコードの
挿入はセレクタ７，バレルシフタ８を介さず、セレクタ
７４を介して、直接書き込み用レジスタ４３に１バイト
ずつを順に書き込む。即ち、マーカコードの挿入をフィ
ルバイト操作及びビットスタッフィングとは独立した構
成によって実現する第３実施形態においては、フィルバ
イト“１”を挿入したバイト境界後にマーカコードが入
るように、マーカコードのタイミングを調整する必要が
ある。この調整は、フィルバイト管理部７５及びタイミ
ング調整のための遅延部７６により、マーカ発生部７７
におけるタイミングを適当に合わせることで実現する。
これにより、第３実施形態においてはマーカコード挿入
時におけるバレルシフタ８への負荷を軽減することがで
きる。

【０１０１】また、“００”を挿入するビットスタッフ
ィングの際に“ＦＦ”バイトを検出する必要があるが、
この際にマーカコードの位置を考慮しなくて良いため、
バイトレジスタ７２を通過するデータに対してゲート７
１で“ＦＦ”か否かの判断を行う。そして、“ＦＦ”で
あればレジスタ７２を１クロック分クリアして“００”
バイトを挿入する。尚、レジスタ７３はマーカコード等
の書き出しレジスタとして使用される。

【０１０２】以上説明した様に第３実施形態によれば、
マーカコードの合成をフィルバイト操作及びビットスタ
ッフィングとは独立した構成によって実現することによ
り、フィルバイトによって生じた“ＦＦ”バイトを特に
考慮することなく、マーカコード挿入及びビットスタッ
フィングが行える。

【０１０３】＜第４実施形態＞以下、本発明に係る第４
実施形態について説明する。第４実施形態においては、
３２ビットバレルシフタ８をより小さな規模の構成で実
現する例について説明する。第４実施形態におけるバレ
ルシフタ８の詳細構成を図１０に示す。

【０１０４】まず、バッファ８３−１〜８３−４は８ビ
ットバッファであり、それぞれ８ビットずつの入力を受
ける。８４−１〜８４−４はセレクタであり、該セレク
タにそれぞれ入力される３２ビットは、８ビット（１バ
イト）の中の順番を変えずに４つのバイトをシフトし
て、順番がずらされる。即ち、８ビット単位でのローテ
ーションが行われる。

【０１０５】以下、セレクタ８４−１〜８４−４におけ
る動作について説明する。セレクタ８４−１〜８４−４
は、それぞれ４to１セレクタ８個からなる。各４to１セ
レクタにはそれぞれバッファ８３−１〜８３−４に保持
された信号が、８ビットずれた信号（例えばＤ0,Ｄ8,Ｄ
16,Ｄ24）として４つが入力され、そのうちの１つが選
択される。そして、各セレクタを構成する８個の４to１
セレクタには、それぞれ他の４to１セレクタとは１ビッ
トずつずれた信号が入力されることにより、同一の選択
信号に基づいて、連続する８ビットの信号、即ち１バイ
トの信号（例えばＤ0〜Ｄ8）が得られる。

【０１０６】又、各セレクタ８４−１〜８４−４には互
いに８ビットずつずらした信号を入力することにより、
出力されるｔ0〜ｔ31にはバイト単位でのシフトが施さ
れることになる。

【０１０７】ここで例えば、バレルシフタ８におけるシ
フト量を５ビット（０〜３１のシフト量）とすると、ま
ずセレクタ８４−１〜８４−４におけるバイト単位のシ
フト処理により、即ち上位２ビット（８の整数倍）のシ
フトが行われたことになる。次に、下位３ビットのシフ
ト（０〜７のシフト量）を行うが、そのためには２つの
バイトにまたがったデータが必要となる。従って、入力
される１６ビットからシフト量に応じて８ビットを取り
出すために、１６to１セレクタを８個有する１６ビット
バレルシフタが４つ、即ちバレルシフタ８５−１〜８５
−４が必要となる。尚この場合、シフト量は０〜７であ
るため、実際には８to１セレクタを８個有するシフタが
４つあれば済む。

【０１０８】８to１セレクタの各入力には、１ビットず
つずれた信号を８ビット分（例えばｔ0,ｔ1,・・・ｔ8）入
力し、８個の８to１セレクタはそれぞれ他の８to１セレ
クタと１ビットずれた信号が入力される。従って、バレ
ルシフタ８５−１〜８５−４の入力は１６ビット幅が必
要である。これは入力信号の違いを除けば、上述した第
１実施形態において図７に示した８ビットバレルシフタ
と同様の構成で実現できる。

【０１０９】そして、バレルシフタ８５−１〜８５−４
にはそれぞれ８ビットずつずらした値を与えることによ
り、それぞれ連続した８ビットが４つのバレルシフタ８
５−１〜８５−４の出力同士で更に連続し、結果として
３２ビットバレルシフタ８の出力として得られる。これ
により即ち、第４実施形態において全５ビット分のシフ
トが施されたことになる。

【０１１０】以上説明したように第４実施形態によれ
ば、図１０に示す様にバレルシフタを２段構成にし、シ
フト量を上位ビットと下位ビットに分けることにより、
第１実施形態において図７に示した８ビットバレルシフ
タの構成をそのまま３２ビットバレルシフタとして拡張
した場合よりも、回路規模が小さくて済む。

【０１１１】＜他の実施形態＞なお、本発明は、複数の
機器（例えばホストコンピュータ，インタフェイス機
器，リーダ，プリンタなど）から構成されるシステムに
適用しても、一つの機器からなる装置（例えば、複写
機，ファクシミリ装置など）に適用してもよい。

【０１１２】

【発明の効果】以上説明した様に本発明によれば、特殊
コードの挿入とそれに関連する操作を、可変長符号の付
加と同一の合成用回路等を共有することで実現したこと
により、ハードウェアへの負荷を大幅に軽減し、小規模
の回路構成による高速な符号化処理が可能となる。

【０１１３】また、バレルシフタを２段構成にし、シフ
ト量を上位ビット、下位ビットに分けてシフトをするこ
とにより、更なる回路規模の低減が可能になった。

【０１１４】

【図面の簡単な説明】

【図１】本発明に係る一実施形態における符号化装置の
構成を示すブロック図である。

【図２】本実施形態におけるエンコードＲＡＭのワード
構成図である。

【図３】本実施形態におけるパックデータ例を示す図で
ある。

【図４】本実施形態における合成用レジスタの動作を説
明するための図である。

【図５】本実施形態における合成用レジスタの詳細構成
を示すブロック図である。

【図６】本実施形態における合成用レジスタの動作を説
明するための図である。

【図７】本実施形態におけるバレルシフタの詳細構成を
示す図である。

【図８】本発明に係る第２実施形態における合成用レジ
スタの詳細構成を示すブロック図である。

【図９】本発明に係る第３実施形態における合成用レジ
スタの詳細構成を示すブロック図である。

【図１０】本発明に係る第４実施形態におけるバレルシ
フタの詳細構成を示すブロック図である。

【符号の説明】１−１〜１−４エンコードＲＡＭ２セレクタコントロール部３セレクタ４加算器５シフタ６合成部７セレクタ８バレルシフタ９合成用レジスタ部１０特殊コード制御部２１，２２レジスタ２３，２４マスク生成部２５ラッチ制御部２６セレクタ２７レジスタ２８ＡＮＤゲート２９セレクタ３０，３１，３２マスク生成部３３補正部３４ゲート３５プライオリティエンコーダ３６減算器４１，４３レジスタ４２セレクタ４４Ｒ／Ｗ制御部４５ラッチ４６ゲート４７ＡＮＤゲート４８ゲート４９遅延部５０マーカ発生部７１ＡＮＤ回路７２，７３レジスタ７４セレクタ７５フィルバイト管理部７６遅延部７７マーカ発生部８１入力部８２−１〜８２−８セレクタ８３入力部８４−１〜８４−４セレクタ８５−１〜８５−４セレクタ

Claims

【特許請求の範囲】

【請求項１】所定の画素ブロック単位に可変長符号化
を行う符号化装置であって、前記画素ブロック内の所定単位毎に可変長符号化を行う
符号化手段と、前記符号化手段によって生成された符号データを連結し
て符号ビット列を形成する連結手段と、前記符号ビット列に所定コードを挿入する挿入手段と、前記連結手段と前記挿入手段とを制御する制御手段とを
有することを特徴とする符号化装置。
【請求項２】前記所定コードは前記制御手段において
生成され、前記挿入手段は、前記制御手段の制御に応じて前記符号
化手段の出力と前記所定コードのいずれかを選択して前
記連結手段に出力することを特徴とする請求項１記載の
符号化装置。
【請求項３】前記連結手段は、入力されたデータを一
時保持する保持手段を複数備えることを特徴とする請求
項２記載の符号化装置。
【請求項４】前記連結手段は、前記保持手段を２つ有
することを特徴とする請求項３記載の符号化装置。
【請求項５】前記連結手段は、ダブルバッファを有す
ることを特徴とする請求項４記載の符号化装置。
【請求項６】更に、前記挿入手段により出力されたデ
ータを前記連結手段における連結状況を考慮してシフト
するシフト手段を有し、前記連結手段は、前記シフト手段によるシフト出力を入
力することを特徴とする請求項４記載の符号化装置。
【請求項７】前記シフト手段は、前記保持手段の空き
状況に応じたシフトを行うことを特徴とする請求項６記
載の符号化装置。
【請求項８】前記シフト手段は、２段階のシフトを行
うことを特徴とする請求項７記載の符号化装置。
【請求項９】前記シフト手段は、シフト量を上位ビッ
トと下位ビットに分割してそれぞれシフトを行うことを
特徴とする請求項８記載の符号化装置。
【請求項１０】前記シフト手段はバレルシフタである
ことを特徴とする請求項６乃至９のいずれかに記載の符
号化装置。
【請求項１１】前記制御手段は、前記連結手段におい
て形成した符号ビット列中に所定バイトを検出した場合
に、該所定バイトの後に所定コードを挿入し、前記符号
ビット列の前記所定バイト以降を再度連結することを特
徴とする請求項１記載の符号化装置。
【請求項１２】前記所定バイトの検出はＡＮＤゲート
により行うことを特徴とする請求項１１記載の符号化装
置。
【請求項１３】前記所定バイトの検出はレジスタによ
り１バイト毎に行うことを特徴とする請求項１１記載の
符号化装置。
【請求項１４】前記所定バイトは“ＦＦ”バイトであ
ることを特徴とする請求項１１乃至１３のいずれかに記
載の符号化装置。
【請求項１５】前記所定コードはビットスタッフィン
グのためのコードであることを特徴とする請求項１また
は請求項１４記載の符号化装置。
【請求項１６】前記所定コードは制御コードであるこ
とを特徴とする請求項１記載の符号化装置。
【請求項１７】前記所定コードはフィルビットのため
のコードであることを特徴とする請求項１記載の符号化
装置。
【請求項１８】前記符号化手段はハフマン符号化を行
うことを特徴とする請求項１記載の符号化装置。
【請求項１９】所定の画素ブロック単位に可変長符号
化を行う符号化装置であって、前記画素ブロック内の所定単位毎に可変長符号化を行う
符号化手段と、前記符号化手段によって生成された符号データを連結し
て符号ビット列を形成する連結手段と、前記符号ビット列に第１のコードを挿入する挿入手段
と、前記連結手段と前記挿入手段とを制御する制御手段とを
有し、前記制御手段は、前記連結手段において形成した符号ビ
ット列中に所定バイトを検出した場合に、該所定バイト
の後に第２のコードを挿入し、前記符号ビット列の前記
所定バイト以降を再度連結することを特徴とする符号化
装置。
【請求項２０】前記第１のコードは制御コードであ
り、前記第２のコードはビットスタッフィング又はフィ
ルビットのためのコードであることを特徴とする請求項
１９記載の符号化装置。