JPS58177073A - デジタルイメージ情報符号化／復号化方法及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 不発明は、２進１次元圧縮コードを保持する第１読出し
専用メモリ（ＲＯＭ）をアドレス指定することにより、
同じ型の画素の継続すなわち与えられた長さを有する連
続体を圧縮し、且つ画素の型及び連続体の長さに関する
対応情報を保持する第２読出し専用メモＩＪ（ＲＯＭ）
をアドレス指定することにより、これらのコードを減圧
するデジタルイメージ情報圧縮／減圧装置に関する。

圧縮／減圧装置は、１次元型あるいは２次元型のどちら
についても、公知である。周知の如（，２次元型の場合
、走査ユニットによって読出される要素ラインをコード
化する際、前に読出された基準ラインが考慮される。

公知の装置では、２？′に元方法を用いるイメージの処
理が、かなり長時間かかつて実行されるソフトウェアす
なわちプログラムを必要とする複雑な装置を用いて実行
される。ハードウェアで実行されろ１次元圧縮／減圧に
対して１つの装置が提案されている。しかしながら、こ
の装置では２仄元コード化は実行できないため、圧縮の
度合は限られてしまう。

本発明の目的は、１次元圧縮／減圧と２次元圧縮／減圧
の両方を高速及び高い効率にて実行する装置を提供する
ことにある。本発明に係る装置は、情報の２次元圧縮／
減圧を制御するべく第１メモリ及び第２メモリと共動す
る制御手段を作動せしめるための先行ラインに関する情
報を一時的に記憶する１こめの手段を特徴とする。

本発明の別の特徴によると、第２メモリはシフトレジス
タによってアト８レス指足されろ。史に、第２メモリは
コードの最大桁ビット数よりも少ない数の入力を備えて
いる。なお与えられている論理手段はコードの最大桁ビ
ット数を少数アドレスビットと置換えるためのコードの
最小桁のビットの一群を認識する。

本発明の史に別の特徴によると、２色の画素の変更によ
って形成される中間調の圧縮の際、一方の色から始まる
第１中間調連続体と他方の色から始まる第２中間調連続
体に関して別々にコード化が実行され、これにより、都
合４つの異なった型の連続体ができる。

不発明の文書ファクシミリ処理装置は本質的には、文書
を光学的に走査するための装置１５によって構成される
入カニニットを含む。この入カニニットは、これ以下、
画素と呼ばれる読出されｆこイメージの個々の要素に対
応する２進化号を発生するように構成されている。この
ようにして発生される２進化号はコード化され、圧縮モ
ジュール１６において圧縮される。史に、この圧縮モジ
ュール１６から、将来使用されろ１こめに大容量メモリ
すなわち乗積メモリ１７かもしくは、モデム１８を経由
して遠隔ステーションに向かう伝送ライン１９のどちら
かに選択門に送られろ。

本装置はビデオユニット２１、又はレーザプインタ等の
高鮮明度ドツト型プリンタ２２であり得る１つ又はそれ
以上の出カニニットを含む。出カニニットはメモリー７
から又はライン１９及びモデム２４を経由して遠隔ステ
ーションから圧縮信号を受取るように構成される減圧モ
ジュール２５によって制御される。更に、圧縮モジュー
ル１６は２つのインターフェースユニット２０及び連結
ケーブル２５を経由して減圧モジュールに直接、接続さ
れている。

詳細に説明すると、本装置はＣＣＩＴＴによって設定さ
れた０６群におけるファクシミリ伝送に関する基準に基
づいて作動し、これによりＡ４サイズのシートの情報を
電話回線で約１分間で伝送するように構成されている。

斯かる伝送に関して提案され１こ基準Ｔ４の規定による
と、文書の読出し、、□′ は２１５０の１ライン当り１７２８回素の解像度、すな
わち８画素／、の解像度でもって丘から右に連続し１こ
要素ライン状に行なうものとされている。

白黒（Ｌｌ／Ｗ）コード化は画素のシーケンススナわち
同色の連続体の長さ部分にわ１こってコード化すること
により実行されろ、これは２つの独立し１こ圧縮方法を
用いて実行できる。

先ず最初の方法は１次元圧縮と呼ばれるが、−１＋に１
要素ラインのみを読み出す工程と提案され１こ基準Ｔ４
によって規定されるＴ−１ｕ　ｆ　ｆｍａｎコードを種
々の黒画素及び白画素連続体に割当てる工程を含む。こ
れらの）（ｕ　ｆ　ｆｍａ　ｎコードは、どのコードも
別のコードの最小桁部を表わすことのないように、２ビ
ツトから１５ビツトの範囲の長さの言語によって表わさ
れろ。

詳細に説明すると、このコードによると、ゼロ画素から
６６６画素長さの連続体は末端コードすなわちＴＣと呼
ばれる対応コード言語によって表わされるのに対し、６
４画素の倍数のシーケンスすなわち６４，１２８・・・
・・・１７２８の画素シーケンスは補正コードす□ン゛
わちＭＫコードと呼ばれる他のコード言語によって表わ
される。従って、６６６画素超える連続体は２つのコー
ド語、すなわちＭＫ及びＴＣを必要とする。

黒連続体と白連続体のための共通ＭＫコードの延長、す
なわち１７２８を超え・る６４の倍数も与えられている
。これらの共通コードの長さは１２又は１６ビツトと全
てゼロである最大桁の７つのビットの長さである。

ゼロから６６までの白コードは８ビツトの最大長を有し
、白ＭＫコードは９ビツトまでの長さを有する。

これと対照的に、ゼロから６５までの黒ＴＣコードは１
２ビツトまでの長さを有し、黒ＭＫコードは１５ビツト
までの長さを有する。加うるに、７から６６までの黒Ｔ
Ｃコード及び黒ＭＫコードはゼロに等しく・少な（とも
６つの最大桁ビットを有するのに対し、１から６までの
黒ＴＣコードは最初の６つの最小桁ビットに少なくとも
１つと１を有する。

史に、５２０から１７２８壬での黒連続棒の廠コード（
この間には１６ビツト全てが含まれる）は、ゼロに等し
い６つの最小桁ビットを常に有する。

２次元圧縮と呼ばれる第２圧縮方法は、白連続体又は黒
連続体が始まる基準ラインＲ（第２図参照）と呼ばれる
前に読み出された要素ラインの画素ｂ１及びｂ２を画定
する工程を含む。さらに、現在ラインＣと呼ばれろ実際
に読み出し甲の黒ラインの連続体の長さを基準ラインの
画素ｂ１及びｂ２に依存して、このラインの初期の連続
画素ａＯ＋ａｌ、ａ２から画定して、大きな度合の圧縮
を達成する工程を含む。

詳細に説明すると、次の状況が対応するモードコード ０パスモード：ｂ２がａｌの圧に（る場合（第２ａ図参
照）。この場合はｂ２の下の画素ａ’Ｄは新しい画素ａ
Ｏとして画定される。

０水平モート’ｆ）−１１：ａｌがｂｌから４画素以上
をもって離れている場合、すなわちａｔ　、ｂｌ〉６の
場合（第゛２　ｂ図参照）。

０垂直モー１’　：　Ａ　１がｂｌから６画素をもって
陥れている場合（ａｌｂｌ＜５）。

すなわち、このモードは、ａｌがｂｌの下にある場合は
Ｖ（印と呼ばれ、Ａ１がｂｌ０石に釆る場合（第２Ｃ図
参照）は画素ａ１．ｂｌを指示する数に先行するＶ　Ｒ
（Ｖｅｒｔｉｃａｌ　Ｒｉｇｈｔ　）と呼ばれ、且つａ
ｌがｂｌの圧に来る場合は画素ａｌ、ｂｌの数に先付す
るＶ　Ｌ　（Ｖｅｒｔｉｃａｌ　Ｌｅｆｔ　）と叶ばれ
る。

関連スるモードコードが下の８１表に与えられている。

この表の中では、Ｍ（ａＯａｌ）及びＭ（ａｌａ２）に
よって表わされるコードＨはそれぞれの１次元コードと
なっている。

第１表 モート９コート９ ｐ　　　　　　　　　　　　ｏｏｏｉ Ｈ００１十Ｍ（ａｏａｌ）＋Ｍ（ａｌａ２）Ｖ（０）　
　　　　　　　　Ｉ Ｖ　Ｒ（１）　　　　　　　０１１ ＶＢ、（２）　　　　　　　　００００１１Ｖ、Ｒ（５
）　　　　　　　０００００１１ＶＬ（１）　　　　　
　　０１０ ＶＬ（２）　　　　　　　００００１０ＶＬ（３）　　
　　　　　０００００１０このコード化は２相で行なわ
れる。すなわち、最初の相では、モードＰが関与する場
合にコード化が確立し、これに対し第２の相では、Ｄ（
ａｌｂｌ（５の場合にコード化が確立する。

ここで注記すべきことは、上記の第１表のコードが１次
元コードを持たない、それ自体がＨｕ　ｆ　ｆｍａ　ｎ
型のコードであることである。さらに注目すべきことは
、１次元方法でコード化されるラインを２次元方法によ
ってコード化されるに一１ラインと交番させることによ
って文書の通常の走査が実行されることである。ここで
、Ｋは１サイクルのライン数を示し且つ読み出し動作の
垂直分解能を示すパラメータを表わす。通常、６．７５
画素／ｆｉの標準分解能の場合はに＝２であり、それ以
上の分解能の場合はに＝４である。

あるラインの最初の連続体の開始を指示するために、装
置１５（第１図）はそのラインの実際の開始の圧に来る
白の虚画素ａＯを発生する。あるラインの終了を指示す
るためには、装置１５はライン終了コードＥＯＬを発生
ｊる。

圧縮モジュール１６は２つの読み出しランダムアクセス
メモリ（ＲＡＭ）２６及び２つの書込みランダムアクセ
スメモリ（ＲＡＭ）２７を含む。

（第６図参照）。各ＲＡＭは画素ラインを一時的に記憶
する能力を有する。例を挙げて示すと、各メモリ２６及
び２７はＩＫＸ４ビットＲＡＭを言む。ま１こ、２つの
メモリ２６及び２７は単一２に×４ピッ）ＲＡＭの２半
分によって構成される。

両方の場合、各ＲＡＭ２６及び２７は、提案され１こ基
準によって規定されたラインの最大炎、すなわち２６２
３画素まで記憶する容量を有する。谷Ｒ，ＡＭ２６及び
２７は、情報の流れの方間、すなわち、それぞれのＲＡ
Ｍ２６．２７が読み出しモードにあるか書込みモードに
あるかを確立すべ（対応バス制御回路２８及び２９によ
って制御される。この２つの制御回路２８及び２９は、
各ラインの端末に切換えられるフリップフロツノを含ム
読み出し／書込み選択回路６１によって制御される。

２つの制（２）回路２８及び２９は、２つのＲＡＭ２６
及び２７の一方の書込みと他方のＲＡＭの読み出しを同
時に実行するように構成されている。

従って、基準ラインの読み出し動作は、現在ラインが他
方のメモリ２６．２７に書込まれると同時に２つのメモ
ＩＪ　２６　、２７の一方から実行される。

２つのメモＩＪ　２６　、２７は、　ｑ！ｒ要素ライン
の走査動作の終了時において、そのラインの画素数に依
存する値、すなわち文書の幅を平行に自動的に負荷され
るアト９レスカウンタ５２によってアドレス指定される
。この値は、入力クロックＣＬＫによってラインの走査
作動中に減少し、ゼロに到達すると、回路６１に切換え
られる。

２つの制御回路２８．２９の木刀は第１シフト回路５３
の出力に並列に接続されている。回路６５は、走査ユニ
ット１５（第１図参照）に含まれる現在ラインに読み出
される画素に対応する信号を画定するＴこめの回路６４
によって出されるビットを連続的に受は取る。回路５５
（４５図参照）は現在ラインのビットが通過する時のシ
フトレジスタ及びこれらのビットを４の群に静止化して
これらを平行に回路２８．２９に送るラッチ回路を含む
。回路６６のレジスタはまた、少なくとも６ビツトのシ
ーケンスを検査して各連続体の端末を検知し、その出力
の１つに信号ＰＲを出スタめの論理回路６５に接続され
ている。回路６５はま１こ、ゼロで黒を示し１で白を示
す出力Ｂ／Ｗに関する静止信号でもって現在の色を示す
ように構成されている。ＦＲ信号出力は各信号゛Ｆ　Ｒ
によってゼロに設定されるように構成され、且つ各連続
体の端末の後に回路６５に送られる同色の画素を計数す
るように構成されたカウンタ６６に接続されている。

これと対照に、２つの回路２８．２９の出力は第２シフ
ト回路６７の入力に並列に接続されている。回路６７は
、４つの群において並列に、メモＩ７２６　、２７から
基準ラインのビットを受は取り、それらを論理回路６８
にＡ世するように構成されている。同時に（ロ）路６８
は回路６６を通過するビットを受は取る。回路６８は本
質的に、現在ライン及び基準ライン上の全ての転移Ｏ→
１及び１→０を検知するＴこめに、信号ｒＢ／ＷＪ、現
在ラインのシフト回路６６の出力２ａ、６ａ及び２ａか
ら送られる信号、及び基準ラインのシフト回路５７の出
力２ｂ、５ｂ及び４ｂから送られる信号によって制御さ
れるＥＸ−ＯＲゲート（第４図参照）を営む。斯かる信
号の棟々の構成は２次元比組のモードの型を検知する１
こめの論理（ロ）路６９（第６南参照）によって認識さ
れる。回路６９は、関連のモードコードを生成するため
のアドレスを形成ｆろγこめの回路４１を調整するよう
に構成されている。２つの回路５８．５９は両方共、回
路６５によって生成される信号ＦＲＫよって制御されろ
。

詳細に説明すると、回路５９は、回路５８がトランジス
タｂ１．ｂ２及びａｌ（第２図参照）をそれぞれ検知す
る時に作動できる５つのフリップフロップ４２．４５及
び４４（第４図参照）の１肝を宮む。フリップフロッグ
４２，４５及び４４（第４図参照）によって対応信号及
び関連の反転値ｂｌ、ｂ２及びａｌが与えられろ。回路
６６（第６図番ｇ）に接続され１こ第４フリツプフロツ
グ４６はピッ）ａＯの色を記憶するように構成されてい
る（すなわち、棹々のモードの個別化という点から考慮
すると、現在ラインの最後のビットである）。斯かる色
はフリップフロップ４６がセットされる時は白であり、
リセットされる時は黒である。そしてこの色は、検知さ
れ１こモードに統くモードの認識を調整している。

回路５９はま１こ、第４図に示Ｔ連続化回路６５゜６７
０出力から出される信号及びＡＮＤゲート４９から出さ
れる信号によって制御されろ５つのＮＡＮゲートの２群
４７．４８を含む。従って、ａｌが存在する時は、ＮＡ
ＮＤゲート４７及び４８は■１を決定する種々のビット
構成を認識する。

ＮＡＮＤゲート４７．４８のうちどちらか一方が、ａＯ
黒か又はａＯ白が存在するかを示すフリップフロッグ４
６の信号と結合して活性化すると、そのＮＡＮＤゲート
は別のＮＡＮＤゲート５１に信号ＶＬを出し、この信号
ＶＬは回路４１に通用されろ。この回路４１は本質的に
、フリップフロップ４２のｂｌにセットすることにより
６まで計数するようにイネーブルされるカウンタ５２及
び２仄元圧縮モードに対応するアドレスを出力するよう
に構成されたマルチプレキサ５４（ＭＵＸ）を含む。

詳細に説明すると、ゲート５１からの信号ＶＬによって
、マルチプレキサ５４はレジスタ５７からの情報に応答
して、６つの垂直モード■（ＯＩ、ＶＬ。

ＶＲに対応するアドレスを出て。フリップフロップ４４
がａｌにセットされる前にフリップフロッグ４２がｂｌ
にセットされる場合は、ＡＮＤゲート４９はＮＡＮＤゲ
ート４７．４８をディスエーブルし、これにより、カウ
ンタ５２がａｌにセットされ１こ時にカウンタ５２から
出る情報のアイテム（ピッｈａ１ｂ１の数を表わす）が
マルチプレキサ５４においてイネーブルされる。しかし
フリップフロップ４６がａｌにセットされ前にｂ２にセ
ットされる場合は、ＡＮＤゲート５６はマルチプレキサ
５４をイネーブルしてモードコードレスを生成する。ａ
ｌがｂｌの前にセットされ、且つカウンタ５２が構成ゼ
ロもしくは構成１〜６を有する場合は、モード■（印ア
ドレス、もしくはそれぞれ６つのＶＲモードの１つのモ
ードのアドレスを放出する１こめにマルチプレキサ５４
が調整されろ。しかしながら、ｂ２の前にａｌがセット
されて、カウンタ５２がその容量を超え１こ場合は、関
連の信号はＡＮＤゲート５０によってマルチプレキサを
イネーブルしてモードＨ了ドレスを生成Ｔろ。マルチプ
レキサによって与えらｆこ了ドレスが用いられＴこ後、
回路５９及び４１はその都度、リセットされろ。しかし
ながら、この了ドレスの生成は１？′に光機能の場合、
すなわちＭ　ＯＤ　＝　Ｏの場あるいは第６図の信号Ｈ
によって表わされろモードコードレスを用いＴこ後１対
のアドレスヲ形成−ｒる場合のどちらかの場合はＯＲゲ
ート５７（第３図参照）によって出される信号Ｍによっ
て禁止される。信号Ｍは２次元圧縮のパラメータＫを変
化させる１こめの論理手段５８によって発生する。論理
手段５８は本質的に、パラメータＫに応じ１こ状態にセ
ットできるカウンタを含む。このカウンタはライン終了
信号Ｅ　ＯＬによって増加し、その容量を超えると、Ｏ
Ｒゲート５７によってゼロ化信号Ｍを発生する。史に、
論理手段５８は、走査ユニット１５の基準によって規定
されるように、ページの終了を示すコードのシーケンス
を公知の方法で認識するように構成されている。

信号Ｍは、マルチプレキサ５９（第６図参照）をイネー
ブルして、対応する連続体の端末においてカウンタ６６
によって達成される値に対応するアドレスを生成する。

詳細に説明すると、マルチプレキサ５９は、カウンタ５
６が多数のビット〈６４を計数した場合にコート”ＴＣ
を形成するように作動する。反対の場合は、カウンタに
６４の整数倍の数を累積する。この数に基づいて先ずコ
ードＭＫを生成し、ｒＫにその倍数を超えるビット数に
対応するコート”ＴＣを生成する。

マルチプレキサ５９及び回路４１によって出されるアド
レスは、二のアト９レスに先行する論理手段をして後続
のアドレスに対して展開せしめるべ（、読み出し専用メ
モリ６２にアクセスするのＶＣ要する所足期間中にこの
アドレスを一定に維持するように作動するラッチ回路６
１によって時々静止される。

ＲＯＭ６２にはＨｕ　ｆ　ｆｍａｎ　コードが記録され
、ま１こＩＫＸ１６ビツトの容量を有することができる
ため、それぞれが１にバイトの容量を有する且っ並列モ
ードでアドレス指定される２つの標準チップ６５及び６
４で構成できる。詳細に説明すると、メモリ６２は、第
５図に示すように、１０ビツトアドレスを有するラッチ
回路６１によってアドレス指定される。この１０ビット
アドレスは連続体の長さに関する６ビツトＡＯ−５、コ
ードＴｃ又はコードＭＫかを規定する１ビツトＡ６、白
画素又は黒画素のどちらかが関与するかを規定する１ビ
ツト八７、ライン終了が関与しているがどうかを規定す
る１ビツト八８、及びモードコード（ＭＯＤ＝１　）又
は１次元コーディング（ＭＵＤ−〇）のどちらかが関与
するかを規定する１ビツトＡ９を含む。論理手段５８（
第３図）のカウンタからオーバーフローすると、ラッチ
６１によってメモリ６５．６４に通用されるコードＥＯ
Ｌに、後続ラインが１次元方法を用いてコード化される
ことを示すビット−０が加えられるのに対して、他方の
に一１ラインの場合は、ライン終了コードに加えられる
ビットは１となる。

圧縮モジュール１６は更に、回路６５によって発生する
各信号ＦＲによって制御され、且つラッチ６１をイネー
ブルしてアドレスを静止化する１こめの第１信号ＭＥＭ
及び第１信号に対する遅延、すなわちメモリ６２のアク
セス時間に等しい遅延を有する第２信号ＡＣを出力する
能力を有するタイミング回路すなわちタイマー６６を含
む。メモリ６２のモジュール６５及び６４は信号ＡＣに
よってイネーブルされる論理回路６８の制御のもとで出
力シフトレジスタ６７を並列に負荷するように作動する
。回路６８はまた、レジスタ６７に時々負荷されるコー
ドの連続出力を制御するためのクロック信号を発生する
。コードの最後のビット（その長さは変化することが知
られている〕の出力の後、レジスタ６７は信号ＦＩＮを
発生して、回路６８にコードの出力の終了を合図する。

１仄元動作の状態では、信号Ｍ　ＯＤ　””　０はＯＲ
ゲート５７によって、回路４１を禁止し、これにより、
基準ラインとの比較に関するブロック２６〜６２及び５
７〜５９を含む全ての論理手段は動作から除外され１こ
状態を維持する。しかしながら（ＪＲゲート５７からの
信号Ｍはマルチプレキサ５９をイネーブルする。従って
、回路５４から出る直列モード状のビットは回路５５に
到達し且つ回路５５から回路５５に送られる。この回路
６５において、カラートランジスタが認識されろ。各連
続体の端末から始まって、静止信号ＦＲはカウンタ５６
をイネーブルし、現在の連続体の長さを計算する。この
計算結果が６４より少ない場合、マルチプレキサ５９は
ラッチ６１に対応ビット数のコ−１−”　Ｔ　Ｃに関す
るメモリ６２のアドレスのみを適用する。このコードＴ
ＣはビットＡ６＝０＆びピッ）Ａ９＝０（第５図も参照
）を有するようになる。

回路６８の制御のもとで、このコードＴＯはこの時点で
レジスタ６７に並列に負荷される。そしてこのレジスタ
６７からコードＴｏが直列に読み出されてメモリ１７（
第１図参照）に記憶されろか、あるいはインクフェース
ユニット２０又はモデム１８に送られて伝送されろ。

しかし、連続体のビットの計数が６４′？：超える場合
は、マルチプレキサ５９（第６図参照）は２つの７ドレ
スを連続に発生する。ビットＡ６−１を有するようにな
る最初のアドレスはメモリ６２におけるコードＭＫを識
別するのに対し、ビットＡ６＝０を有するようになる２
番目のアドレスはコードＴＯを識別する。両方の場合と
も、ビットＡ９はゼロに等しい。この２つのアドレスに
基づいてメモリ６２が発生する２つのコード（ま、上記
の手＋１＠と同様にして、レジスタ６７によって連続的
に出される。　　１゜ ２次元圧縮を処理する際は、因子には論理手段５８のカ
ウンタに適当にセットされるのに対し。

ＯＲゲート５７０入力における信号Ｍ　ＯＤ＝０は偽に
なる。この場合、各要素ラインの連続体はカウンタ６２
と回路３１の制御のもとで２つのメモリ２６及び２７に
おいて交互に複写されろ。

最初σ）ラインを読み出す動作中に論理手段５８はオー
バーフロー状態になるため、ＯＲゲート５７は回路４１
を禁止し且つマルチプレキサ５９を活目二化する。従っ
て、最初のラインの連続体は、１次元圧縮方法に基づい
て、マルチプレキサ５９の制御のもとでＲＯＭ６２によ
ってコード化される。

論理手段５８がそのオーバーフロー状態の繰返しが行な
われる後続ラインの読み出し動（１′￥σ〕期間中に同
様の現象が起きるため、２次元圧縮において、１次元圧
縮方法を用いてラインが定期的にコード化されろことが
明らかとなる。

しかしながら、他のラインの読み出し期間中、回路ろ６
によって発生する現在ラインσ）ビットは回路ろ７によ
って発生する基準ラインσ）ビットと共に回路６８によ
って処理され、これにより回路６９は各連続体のモード
の型を検出することができる。ＡＮＤゲー）５０（第４
図参照）によって回路６９がモードＨな検知する場合は
、回路４１σ）マルチプレキサ５４は対応コード０［１
１をＲＯＭ６２（第６図参照）から抽出するための関連
子ドレスを発生する。信号Ｈは、ＯＲゲート５７によっ
て、マルチプレキサ５９が、１次元コード化に従って、
２つの後続連続体ａＤａ１及びａ１ａ２１ｇコード化す
るためにＲＯＭ６２をアドレス指定できるような期間を
有するっ 同様にして１回路３９がＡＮＤゲート５６（第４図参照
）（τよってモードＰを検知する場合）工、回路４１の
マルチプレキサ５４は対応コード０００１７ＲＯＭ６２
　（第６図参照）から抽出するための関連アドレスを発
生するため、フリップフロップ４６はこの時点でｂ２に
整列する現在ラインの画素ａ′Ｄのコードを画定する。

このコード化動作の後１回路ろ９は状況を再検査してモ
ードの型を検知する。

更に、回路３９がＮＡＮＤゲート４７．４８及び（第４
図参照）及びフリップフロップ４２〜４６によって、カ
ウンタ５２供給の値と結合したモード■（○）、ＶＬ又
はＶＲを検知すると、対応モードＶ（０）、　ＶＲ（１
−３）又ｊｊＶＬ　（１−５）（７）ＲＯＭ６２のアド
レスを出力すべくマルチプレキサがアドレス指定される
っ 次に、ＲＯＭ６２はレジスタ６７に第１表に示す対応コ
ードヶ供給する。

圧縮モジュール２３（第１図参照）はまた、アドレスカ
ラ／り７３によってアドレス指定され且つ２つのバス制
御回路７４及び７６によって制御される２つのランダム
アクセスメモリ７１及び７２（ＲＡＭ）（第６図参照）
を含む、バス制御回路７４及び７６は飲み出し一書込み
選択回路７７によって制憫」される。

これらの成分は圧縮モジュールの対応成分２６〜ろ２（
第３図参照）に完全に類似しているために、詳細な説明
をここに新めて繰返す必要はな（・５圧縮モジユール２
′５（第６図参照）は本質的に。

Ｈｕｆｆｍａｎ　　コードに対応するビットの連続体が
記録される読み出し専用メモリ７５を含む。これらのコ
ード＋ｔ、１４査目の白／黒ビットがアドレスに加えら
れる時は常に１６ビツトまでの長さを有するため、白コ
ードに対して（１２つの８に×８ピン）ＲＯＭ’Ｙ、黒
コードに対しては別の２つの８に×８ビットＲＯＭ４与
えて一義的なアドレス指定を可能にする必要がある。

しり・しながら１本発明によると、第７１図に示す図に
基づいて、これ以下ＡＯ〜ＡＩＤと呼ばれる１１ピツト
の語によってアドレス指定され、且つそれぞれが２に×
８ビットの容量を有する２つのＦｔＯＭモジュール７８
及び７９を用いることが可能となる。ＲＯＭ７８は、ア
ドレス指定されろコードに関連する連続体の長さを表わ
す一連の６ピツト（０〜５）の語、及びビン）Ｔであっ
て、１の場合にコードＴＯ？：示し、またゼロの場合に
、コードＭ　Ｋ　＝−、示すビットＴを含む。

ＲＯＭ７９は、その４つの出力に、１次元コードの長さ
に関する情報、すなわち、そのコードを形成するビット
の数を発生する。詳細に説明すると、以下に明らかなる
理由により、７画素より少ない白連続体のコードと黒連
続体のコードに対して、ＲＯＭ７９は、常に９画素より
少な（・コードσ）有効長さは発生する。しかしながら
、７画素より多いか又は等しく、ゼロに等しい６つの最
小桁ビット’２有する黒連続体に対して、ＲＯＭ７９は
６つ増加したコードの長さを発生するっＲＯＭ７９０４
つσ）出力０〜６は、カウンタＢ２に対応ビラトラ負荷
するマルチプレキサ（ＭＵＸ−ランチ）８１＝ｚ−，６
図参照）ＶＣ接続され−Ｃいる。３ＲＯＭ７９はまた。

３つの出力１．２．３に、モードデコーダ８０に適用さ
れろモードコードを発生する。これらのコード（ままだ
、ＭＵＸ−ラッチ８１に適用され、ここでこれらのコー
ドはモードコードの長さを発生する。ＭＵＸ−ラッチ８
１の第２人力はデコーダ８０によって発生する信号ＭＯ
Ｄ＝１によってイネーブルされて、モードコード関与σ
）可否を示す。

ＲＯＭ７Ｂ及び７９のアドレスは、メモリ１７（第１図
）又はインタフェースユニット２０又は受信モデム２４
からコードのピントを直列に受は取るべく作動する１２
０ビツトシフトレジスタ８６によって部分的に構成され
る。レジスタ８５（第６因参照）シま、カウンタ８２の
制御のもとでＲＯＭ７８及び７９のアドレス指定及び読
み出し及びレジスタ８′５の桁送りを制御する機能を主
に有する論理入力回路８４に並列に接続されている。

詳細（（説明すると、論理回路８４は、その６つの最小
桁ビットがゼロである連続体コードを認識するための回
路８５（第８図参照）を含む。これは６より大ぎい黒連
続体の場合を含み、且つ回路８５は回路９４をイネーブ
ルして、レジスタ８５の後続の６つのビットを検査しこ
れにより、これらのビットが３つともゼロであるかどう
か、すなわちこの黒連続体が３２０より大ぎいかどうか
を確定するっ加つるに、回路８５は、コードの６つの最
小桁ビットに少なくとも１つのビット−１が存在する場
合ビン）Ａ９＝０を発生し、あるいは上記の６つのビッ
トがゼロに等しり・場合ピットＡ９＝１’Ｙ発生するよ
うに調整するべ（（’ｒ＝　勤「ろ。

ピットＡ９二〇は常にＦ（０Ｍ７８及び７９のアドレス
の１０番目のピラトラ構成する。しかしながら、ビット
Ａ９＝１は、回路９４がコードσ）６つの後続ピントの
中に少なくとも１つの１を認識する場合にのみ１０番目
のアドレスビットを構成する。この場合、黒連続体コー
ドは、たとえ、６つの最小桁ビラトラ考慮に入れなく゛
（も適正に画定される。

しかしながら１回路９４がゼロに等しい５つ１７）後続
ビットを認識する場合は１回路９４はＮＡＮＤゲート９
５に、１３番目のビット、すなわち、本来ならば失なわ
れてしまうカウンタ８３によって生成される５１２より
大ぎい黒連続体のコードσン最大桁ビットを生成し、こ
ｈにより信号Ａ’９　ｗ出力する。斯かる最大桁ビット
を表わすＮＡＮＤゲート９５の出力はこの時点でメモリ
７８及び７９（第７図）の１０番番目上ットとして用い
られ。

これによって、この場合、コードは冗壁に良好に画定さ
れた状態を保つ。

加うるに、論理回路８４は、７つの最小桁ピントがゼロ
である連続体コード（黒と白に共通であり１７８を超え
るＭＫ）を認識してＮＡＮＤゲート８８σ）出力にメモ
リ７８及び７９（第７図参照）のアドレスの信号Ａ１０
＝１を発生する。論理回路８４０回路８９（第８図参照
）はコードＥＯＬを認識するように且つライン同期化信
号Ｕを発生するように構成されている。回路８９はまた
、後続の要素ラインのコード化の型Ｃ１次元あるいは２
次元）に依存して圧縮処理に付加的な最大桁ピントを認
識する。回路８５．８７及び８９は、ピロになっている
時のカラ／り８２から出る信号によってイネーブルされ
５つのゼロ又は７つのゼロを認識する。

帰山回路９０は５回路８５．８７及び８９によってＯＲ
モード状に制御されて、カウンタ８２がゼロになってい
る時にメモリ７８及び７９（第６図、７図参照）を読み
出す期間中にレジスタ８６にビットの入力をブロックす
るための信号ＳＤを発生する５１ 詳細に説明すると、信号ＳＤはメモリ７８及び７９の抗
み出しなイネーブルするための信号ＬＭを発生するタイ
ミング回路すなわちタイマー９１を制御して、暁み出し
時間に等しい期間の間にわたってレジスタ８６の桁送り
をブロックする。タイマ９１はまた。データのアイテム
がコードＭＫ（ビットＴ二〇）を表わす時、ラッチ回路
９２に対して行なわれる。ＲＯＭ７８によって６つの出
力に供給される連続体の長さに関する負荷をイネーブル
するためのパルスＧＬｇ発生し、このパルスＯＬが無い
場合は、データのアイテムがコードＴＧ（ピッ１−Ｔ＝
１　）を表わす時に、カウンタ９３に対して行なわれる
連続体の長さの負荷をイネーブルする。

回路９１からの信号ＬＭはまた、ＲＯＭ７９によって与
えられる長さコードの４つのピントσ）ＭＵＸ−ラッチ
８１に対する負荷とモードコードの６つのビットのデコ
ーダ８ｏに対する負荷を同時にイネーブルする。

カウンタ９３はまた。コードＭＫとコードＴＯの長さを
共に加うるべく回路９２ｖｃよって静ＩＦ化されるコー
ドＭＫの長さを受は取る。カウンタ９６は、減少モード
においてゼロに達するまでに減圧ビットを発生するべく
出力回路９６乞イネーブルするように作動するっこれに
より回路９６は、初期にカラ／り９３に含まれろデータ
の値に等しいビットの数を発生する。これらのビットは
使用に供されるために、すなわちビデオユニット２１（
第１図）あるいはプリンタ２２に送られろ。

回路９６（第６図）からのピントはまた。シフトレジス
フ９７に送られ、ここから４つの群になって、制御回路
７４及び７６に並列に送られろ。

これは１回路６６（第６図参照’）ＩｆＣ関して説明さ
れた方法と同様の方法で行なわれろ。

デコーダｓＯｋ’ｚ、解絖されたモードに依存して出力
回路９６を制御する論理回路９８に接続される。詳細に
説明すると５回路９８はデコーダのランチ回路９９（第
９図参照）を含み、且つ種々のモー）’Ｐ、Ｈ，Ｖ（Ｏ
ｆ、ＶＬ及びＶＲＫ対応する信号を発生するべく作動す
る７回路１００は、モードコードの継続に依存して、現
在の連続体の色及び後続連続体の色を画定するべく作動
する。回路１００は信号Ｂ／Ｗを発生して回路８４及び
回路９６（第６図参照）を制御する。加うるに５回路９
８は、ラッチ回路９９によって発生するモードコードが
印加されて、モードＨによって与えられろ２つσ）連続
体ケ引続き発生するべ（回路９６を制御することができ
ろカラ／り１０１（第９図参照）を含む。更に、回路９
８は、モードＨを除くモードコードを認識して、モード
コードの後続の連続体のビットを発生するための回路９
６を調整する時のラッチ回路９９によってセットできる
フリップフロップ１０２’Ｙ含む。第６図に、接続Ｂ／
Ｗを除く５回路９８の回路９６との神々の接続が多重バ
ス１２４によって示されて（・る。

回路９８はまた、別の論理回路１０ろ（第６図参照）に
ｊ＃：続されている。論理回路１０３は基準ラインのビ
ットの調整により、信号ＦＭによって回悴９８に、２次
元圧縮処理における現在の連続体のピントのディスパッ
チの終ｒを合図することかできる。従って、信号ＦＭに
より回路９８のフリツプフロツプ１０２（第９図参照）
がリセットされろ。

基準ラインのビットはメモリ７１及び７２（・こ関連し
た２つのバス制御回路７４及び７６の出力に接続された
シフトレジスタ１０４（第６図参照）から直列に供給さ
れる。なお、レジスタ１０４は回路８９（第８図参照）
からの信号ＵＫよってイネーブルされ得る能力を有する
。

詳細に説明すると１回路１０５は基準ラインの色の転移
を認識することにより信号ｂ１及び１〕２を供給できろ
ゲート回路１０５（第９図）、及びラッチ回路９９が信
号ＦＭ＝ｉ発生するためのモードＶＬコード信号を発生
する時にレジスタ１０４から供給される基準ラインの転
移ビットのための解読回路１０６（第９図）を含む、第
２解仇回路１０７は１回路１０５から供給される基準ラ
イ／の信号ｂ１に依存して同じ信号ＦＭを発生し、且つ
ランチ回路９９かう供給されるモードＶ　Ｒｆ、発生す
る。ＡＮＤゲート１０８はラッチ回路９９（まモードＶ
　（０１’２供給し且つ基準ラインの信号ｂ　ｉが検証
される時、同じ信号ＦＭを発生する。別のＡＮＤゲート
１０９は、基準ラインから信号ｂ　２を受は覗ろ時、ラ
ンチ回路９９からモードＰが供給されろと信号ＦＭを発
生する。

圧縮コードを構成するビットはその最小桁ビットから始
まって、レジスタ８３（第６図）に直列に達してメモリ
７Ｂ及び７９（ＲＯＭ）Ｙアドレス指定する５入力にお
いて、あるコードとその後続のコードとの分離が行なわ
れな（・ため、メモリ７Ｂ及び７９はビットＡＯ〜Ａ１
０（第７図参照）によって連続的にアドレス指定されろ
う個々のコードの出力を認識するために、　Ｈｕｆｆｍ
ａｎ　　コードの特性が用いられろ。これにより、−次
元圧縮Ｑ）コードに関して例えば相互の間で、二次元圧
縮のコードに関して５例えば相互の間で、別のコード最
下位部分のコードではない。これによって、メモリ７８
および７９によって増加コードは認められない。

簡略化するために５先ず、レジスタ８６に達した圧縮コ
ード（第６図参照）が１次元型であると仮定する。コー
ドの第１ビツトがレジスタ８６の端末に達するまでレジ
スタ８６の桁送りが継続されろ。この場合、後続コード
の一部はレジスタ８６の最大桁に入る。

この時点において、メモリ７Ｂ及び７９は、検討中のコ
ードの最小桁及び別のコードの開始点の最大桁（・て構
成されろ１組のビットによって識別されろ。後続のコー
ドが何であっても、いかなる）Ｉｎｆｆｍａｎ　　コー
ドも同色を有するコードの最小桁となり得ないという特
徴により、メモリ７８及び７９の一義的に画定されろ領
域に関してアドレス指定が実行される。この領域はその
各８ビット語の中に、現在のコードに関する情報を含む
。

各要素ラインの開始において、カウンタ８２は、レジス
タ８３の端末に、確実に白である画素の最初のコードを
保持すべく負荷されるのに対して。

論理回路９Ｂの回路１００（第９図参照）は白色の状態
にセットされろ。

従って、回路９０（第８図参照）はレジスタ８６（第６
ＡＥ参照）の桁送りをブロックする信号ＳＤを自動的に
供給し且つタイマー９１にＲＯＭ７８及び７９を読み出
すための信号ＬＭを発生させ。

これによりコードが即座に解読される。詳細に説明する
と、ＲＯＭ７Ｂはコードを表わす減圧されたビットの数
に関連したピッ）Ｔ（第７図参照）を供給する。この数
は、出力回路９乙に回路１００（第９図参照）ｖｃより
示されろ色のピントの等数を発生せしめるカウンタ９３
（第６図）に負荷されるっ 同時に、ＲＯＭ７９　（第６図参照）は、ＭＵＸ−ラッ
チ８１に、アドレスによって発生されるコードの記録さ
れた長さを供給するのに対して、１つの１次元コードが
関与するモードコードが不在する場合、デコーダ８０は
全てのゼロを受は取り月つ回路１００（第９図参照）乞
イネーブルして。

１次元論理、すなわち、各連続体σ）後の信号Ｂ／Ｗの
反転に基づいて、信号Ｂ’／Ｗｇ発生せしめる。

ＭＵＸ−ラッチ８１（第６図参照）は、論理回路８４に
よって、レジスタ８６をイネーブルして。

桁送りを再開せしめ、且つ用いられるコードの最小桁ビ
ットをシフトアウトせしめるカウンタ８２Ｖこ負荷する
。

コードが最初の連続体に関して、任意の白連続体を表わ
し、もしくは７より少ない黒連続体を表わす時は１回路
８５（第８図）は、その６つの最小桁ピントに少なくと
も１つの１を認識することによりビットＡ９−０を発生
する。これにより。

回路９０は、カウンタ８２がゼロに戻った時に信号ＳＤ
を発生し、レジスタ８ろ（第６図参照）の端末における
最小桁ビットに対するコードの桁送りを停止せしめろ。

このコードはこの時点において、別のコードＴＯあるい
はコードＭＫのどちらかによって構成され得ろう前者の
場合、上記の方法によって相対的減圧が実行されろ。２
番目の場合、タイマー９１の制御のもとで、連続体の長
さがランチ回路９２において静止化されろうこの連続体
の長さは、カウンタ９ろにおいて、ＴＧである後続のコ
ードによって表わされろ長さに加えられ、これにより回
路９６はこの和に等しいビット数だけシフトアウトする
。

コードが、３つの最小桁ビットが６つのゼロである連続
体を表わす場合、アドレスの１０番目のビットはビット
Ａ９＝１となる。しかしながら。

回路９４が別の６つのゼロを認識する場合は、アドレス
の１０番目のビットＡ’９　ｉ：　Ｎ　Ａ　Ｎ　Ｄゲー
ト９５において生成されるコードの１６香目のビットと
なる。

両方の場合共、ＲＯＭ７８及び７９（第７図参照）のア
ドレスは、ビン）Ａ９又はＡ／９の助ケにより、常に正
しく画定されるため５回路８１．９２及び９６（第６図
参照）は、斯かる方法で抽出されろ子線コードによって
表わされろ減圧データを、混乱することなく受は取る。

白と黒に共通のコードＭＫの場合、７つの最小桁ゼロの
シーケンスを認識する回路８７（第８図参照）はこの共
通コードＭＫの領域におけろメモリ７８及び７９のアド
レス指定ケ可能にする信号Ａ１０＝１を生成するっしか
しながら１色は後続のコードＴＯによって画定され且つ
回路９乙による２つのコードＭＫ及びＴＯに”対応する
減圧ビットの生成を制御する３１次元コード化が用いら
れる時は、回路８９によって認識されろ関連のライン終
了コード）’；！、ＲＡＭ７１及び７２に交互に登録さ
れろ先行減圧ライン（基準ライン）の制御を除外する。

一般的に言って、レジスタ８ろに達するコードは１次元
型及び２次元型の両方であり得ろ０２番目の場合、連続
体の長さに関するコードはモードコードにｄ■変的にイ
ンターリーブされろ。

この時点において、関連のライン終了コードの制御のも
とで、レジスタ１０４は漸次イネーブルされ、論理回路
１０６に％メモリ７１及び７２の一方にすでに登録され
ている減圧基準ラインを送る。レジスタ８３がモードコ
ードをアドレス指定すると、ＦｔＯＭ７Ｂはいかなる出
力も生成しな（・のに対して、ＲＯＭ７９はデコーダ８
０に、ランチ回路９９（第９図参照）によって静止化さ
れるコードに対応ｆろモードを画定する６つのビットを
負荷するうＲＯＭ７９はまた、ＭＵＸ−ラッチ８１（第
６図参照）に絖み出されたコードの長さケ負荷し、これ
によりレジスタ８ろからの排除を予めセットする、この
場合１回路１００（第９図参照）は、２次元コードによ
って規定されるよ５に、モードコードに依存して後続の
連続体の色を画定するっ 解読されたモードと基準ラインの比較によって。

回路９８は出力回路９６のための命令を発生する。

詳細に説明すると、ラッチ回路９９がモードＨを静止化
した場合は、回路９９は１回路１００からの信号Ｂ／Ｗ
に結びついて、出力回路９６を調整して、連続体ａＯａ
ｌ及びａ１ａ２（第２６図参照）乞表わす後続の２つの
コードによって与えられるパルスを生成するべくカウン
タ１０１をセットする、しかしながら、ラッチ回［９９
（第９図参照）がモードＰｉ静止化した場合は１回路１
０５がｂ２を発生すると、ＡＮＤゲート１０９は、フリ
ップフロップ１０２を調整して回路９６からの減圧ビッ
トの発生を停止せしめる信号ＦＭｉ出力し、これにより
連続体ａＱａ’Ｑ（誹２ａ図参照）を画定する。

ランチ９９（第９図参照）が３つのモードＶＲσ）１つ
を静止化する場合は１回路９９がフリップフロップ１０
２をセットすると、ランチ９９は減圧ビットの放出を開
始せしめるのに対し１回路１０５が信号ｂ１を発生する
と、回路１０７は。

フリップフロップ１０２をリセットする信号ＦＭの発生
を行ない、これにより回路９６による減圧ビットの発生
を対応的に停止するっ同様にして。

ラッチ９９がモードＶ（ＯＩＹ静止化する場合、　ＡＮ
Ｄゲート１０８は即座に信号ＦＭを発生し、これにより
ビットの発生を停止する。更に、ラッチ９９がモードＶ
Ｌの１つを静止化する場合は、フリップフロップ１０２
はｆｆｒＪ座にセントされ、これにまり減圧ピットの発
生を開始する。次に回路１０６（まクロックパルスの対
応数の後に信号ＦＭ４発生してフリップフロップをリセ
ットし且つ回路９６によるビットの発生を停止する。先
行する記述から明らかなように、圧縮モードと減圧モー
ドの両方のモードにおいて、各コードは単−Ｅ（０Ｍア
クセスを有するため―゛関連るデコード化動作が最大速
度にて行なわれる。更に明らかなように、圧縮モードに
おいて、３つの連続体が同時に処理される。なお、この
場合、１つはラッチ６１（第６図参照）中に存在し、１
つはレジスタろ７から発生し、さらに６番目はそのピン
トがカウンタ３６に計数されて（・る連続体である。

更に、明らかなよう［、減圧モードにおいて。

２つの１次元コードが異なった相にあっても同時に処理
されるっ最初のコードはそのコード化がカラ／り（第６
図参照）に負荷されたコードであり、２番目のコードは
ＲＯＭ７８及び７９をアドレス指定しているコードであ
る。この２つの相（ま対称的であり、その一方は特定の
コード（ＥＯＬ、ゼロ連続体の長さ）σ〕場合、省略で
きるため、これらは更に迅速に処理される。２次元コー
ドの場合。

カウンタ９６によってビットの発生に作用する制御は回
路９８０制衡に取って代えられ得るのに対し０回路１０
３は前のラインのコードの解読を同時に処理する。

周知の如く、イメージのデジタル処理において。

半調すなわち灰色は適肖なマ）　ＩＪラックス基づいて
、黒画素及び白画素の交代数列として記憶される。第１
０図は、１Ａの場合、黒が２５％であり５Ａの場合黒が
７５％となる範囲の１Ａ−５Ａによって示す５度の灰色
を例示するものである。この図から。

種々の度合の灰色が完全な白ライン、完全な黒ライン及
び白画素と黒画素の継続によって構成されろラインの合
成によって表わされていることが容易に分かる。

本発明によると、例えばあるラインと後続のラインとを
区別するように黒画素間を区別するために、２連のコー
ドが区別されろ、すなわち、１方のコードを、これ以下
入日（Ｇｌと呼ぶ白画素から始まる継続によって表わす
σ）に対し、他方０）コードは、これ以下入点（ＧＢ）
（第１１図）と呼ぶ白画素から始まる継続によって表わ
す、各コードの連続は常に等数の画素によって表わされ
る長さすなわち連続体を有する。

上記の型の灰色ＧＷ及びＧＢの連続体はそれぞれ連続体
Ｗ及び連続体Ｂと一対になり、これにより連続体Ｗ及び
遅続体已に対するＨｕｆｆｍａｎ　　コードに類似する
２組の停止コードＴＯを構成するのに対し、この２つの
灰色のコードＭＫの場合、それそれＷ及びＢＫ対して同
じコードが用いられ得ろため、コードＴＣＫこの２つの
場合を区別させろことができる。Ｂ　／　Ｗの場合のよ
うに、２つの灰色を導入しても色の自動交番はなされな
（・。実際は、こび）交番の状況は第２表から確かめら
れる。

第２表 １、　　　白　　−ＧＢ　　　−白 ２、　　　白　　−Ｃ，Ｂ　　　−黒 ６、黒−ＧＷ−白 ４　黒−ＧＷ−黒 ５、黒−ＧＷ　−ＧＢ ６　　　白　　−ＧＢ　　　−ＧＷ 第２表に示す各場合における２つの交番のうち。

最初の交番は常にある色の画素から反対色の画素ヘク）
転移を示す。２の場合と６の場合の第２の交番において
、灰色からの転移が後続の連続体の同色σ〕画素の後に
行なわれる。ピットが全ての灰色コードにコード化され
る圧縮処理において、後続連続体の色を選択できるよう
にするために、こσ）ピットｙＴＡＧ（第７図参照）と
呼ぶことにするうこのＴＡＧは後続の連続体がＢ又はＧ
Ｂの場合１であり、後続の連続体がＷ又はＧＷである場
合はＤとなる。２つの型の灰色に対して予め選択された
コードＴＯ）１第１２図に示されている３図ではＴＡＧ
ｆＪ’＝Ｔで示されている。これらのコードはＨｕｆｆ
ｍａｎ　　コードの特徴を発揮しているため、あるコー
ドのどの最小桁も別のコードと等しくなることがない。

第１２図のコードを白及び黒に対するコードＴＧと互換
性を持たせるため、１〜１７及び６ろの白連続体に対す
る標準［（ｕｆｆｍａｎコード及び１．８．９及び１４
の黒連続体に対する標準Ｈｕｆｆｍａｎ　　コードにわ
ずかではあるが修正が行なわれた。灰色の処理を含むこ
れらのコードに従うコード化はこれ以下「非標準コード
化」と呼ぶ。

これに対し１本明細の前の記述において述べられた、提
案された００１；Ｔ基準に基づいて行なわれる白画素と
黒画素だけのコード化は「標準コード化」と呼ぶ。

灰色を処理するために、圧縮モジュール１６は。

Ｆ？ＯＭ６ろ及び６４に類似するが、白連続体及び黒連
続体並び（で灰色連続体に対して示す第１２図のコード
ＧＷ及びＧＢに関して前に指示されたように修正された
コードＴＣ及びＭＫｇ保持する２っσ３Ｆ（０Ｍ５３’
及び６４／（第５図）を含むっ同様にして、減圧モジュ
ール２６において、Ｆ（０Ｍ７５ｃｒｒｎｓ、Ｆ（ＯＭ
　７　Ｂ　及ヒフ　９　Ｋ類似−ｔルカ、Ｆ（Ｃ１Ｍ６
６′及び６４′のコードの解読結果を保持する２つのＲ
ＯＭ７８’及び７９′（第６図参照）を含む。実際、圧
縮処理は、各４が２にバイトの容量を有する２つのＲｏ
Ｍ６３．ｒｂ３′並びに６４．６４’のみを用いるのに
対し、減圧処理は、各４が４にバイトσ）容量を有する
２つのＲＯＭ７８．７８’並びに７９゜７９′σ）みを
用いる。各メモリ６５　、６３’、　６４　、６４’。

７８．７８′並びに７９．７９’σ）２つの部分は自由
アドレス入力及び自白出力によってそれぞれ区別されろ
っ （Ｅ輪処理において、上記の自由入力は、入力Ｂ／Ｗと
共に、第ろ表に基づいて全てのあり得ろ場合σ）区別？
満たす灰色アドレスコードＡＤＧ（第５図）を受は取る
っ 第３表 ＡＤＧ　　　Ｗ／Ｂ　　　コード ００白 ０１黒 １　　０　　ＧＷ １ＧＢ 更に、灰色連続体が本質的に均等な長さを有することを
ふまえると、アドレスすなわち、ラッチ６１（第５図参
照）に静止化された２進数字の最小桁ピット（ニ一定で
あり、且つ抑止され得る。次に、この最小桁ビットはＲ
ＯＭ６５．６５’及び６４゜６４′の出力において１回
路６８のレジスタ６７に導入されろＴＡＧビットと置換
される。

更に、全ての色転移の認識を可能にするために。

圧縮モジュールの論理回路５５は、白から黒への転移及
びこの逆の転移ヲ認識することにより、前に標準コード
化に関して述べた信号Ｗ又はＢを発生できろ論理ゲート
回路１１２（第１６図参照）を含む。これらの信号によ
って、時局、現在の連続体の色Ｗ又はＢを記憶する第１
フリツプフロツプ１１ろの制御が行なわれろ。回路５５
は更Ｋ。

灰色連続体を認識するための論理ゲート回路１１４に含
むっ論理ゲート回路１１４は回路５ろ（第６図参照）に
よって制御され、旧つ非標準コード化選択命金１１６に
よって制御されろ。

回路１１４からσ）信号によって側径」されるフリップ
フロップ１１７は、現在の連続体が灰色の連続体である
かどうかを時々記憶する。回路５５の第３論理ゲート回
路１１８は回路１１２によって調整され後続の連続体σ
）白色又は黒色を供給するっこの色はフリップフロップ
１１９に記憶されるっ論理回路１１８はまた回路１１４
によって調整され別のフリップフロップ１２０に記憶さ
れろ後続σ）連続体σ〕灰色を供給するっ こσ）時点で１回路５９に・よって実行されろＦ（０Ｍ
アドレスの構成には、クリップフロップ１１３及び１１
７によって与えられる連続体色ピント並びに２つのクリ
ップフロップ１１６及び１１７によって制御される回路
１２１によって与えられろＴＡＧビットが加えられろ、
２次元圧縮にお（・て。

命令１１６はこの時点で、灰色がＭＵＸ５４　（第４図
）Ｋ存在する毎にモードＨが生成されるべく、月つ灰色
に関する交番０１及び１０に対して検証され得ろ転移ｂ
１及びｂ２は無視するように回路４１（第６図）を調整
し、これ（てより、灰色により発生される基準ラインの
相関関係ケ無くすることができろ、従って明らかとなる
ように、灰色連続体は実η的に、同色の画素の連続体て
つし・て存在し得ろモジュール１６（第１図参照）によ
って圧縮されろう 減ＦＦ、処理ｖｃ−に、イテ、　ＲＯＭ７８．７８’（
第７図参照）はその１つの出力ＧＫ情＠ＡＤＧｉ発生し
、これに対し、ＲＯＭ７９．７９’は別の出力に後続の
コードのアドレス指定を行なうＴＡＧ’ｇ発生する。

加うるに、回路８５（、第８図参照）は黒連続体に関す
る標準状態と同じようＫＧＢの６つの最小桁ヲ認識し且
つレジスタ８ろ（第６図参照）σ）３ビット分の桁送り
を行なうことにより、読み出し専用メモリのアドレスの
１０番目のビットＡ９２発生するう回路８４（ま更に、
命令１１６によって活性化され得る論理ゲート回路１２
３を含み、これにより、カウンタ８２がゼロの時、コー
ドＧＷ（第１２図）の６つの最小桁ビットが１であるか
どうかを認識する。１である場合は、回路１２ろハ欣み
出し専用メモリσ）アドレスの１０番目σ〕ビットを構
成するビットＡ“９＝１　ｙａｌ−生成するっこσ〕ビ
ン）Ａ“９は回路９０に作用して、信号ＳＤを生成せし
め、これによりレジスタ８６（第６図参照）はさらに６
ビツト分だけ桁送りされろため、上記の６つのビット−
１を抑制することができる。　・更に、メモリ７８〜７
８′並びに７９〜７９′の信号Ｇ及びＴＡＧの制御のも
とで１回路１００（第９図参照）は４色を認識する能力
を有するっ回路１００は２つσ）灰色を認識すると、Ｊ
Ｋ−フリップフロップ１２２によって構成される凹陥ヲ
調整して出力回路９６（第６図参照）に対する黒及び白
の命％Ｙ交番させ、これにより、半調か、単一色の連続
体σ）場合に起り得ろように、モジュール２３（第１図
参照）によって減圧される。

ＣＣＩＴＴ標準Ｇ６は２次元コード化を任童選択として
規定しており、灰色のコード化については規定していな
い。ファクシミリ回線上の伝送σ）場合、受信ステーシ
ョン側の装置が２次元コード化及び／又は灰色コード化
機能を具備していない場合は、送信側の装置も同じくこ
れらσ）機能を具備してシエならない。他方％２次元コ
ード化は１次元コード化よりも良好に圧縮され、且つ灰
色σ）コード化によって更に完全な情報が中間調を印刷
したり表示したりするコーザ装置に与えられるため。

ユニット１５によって絖み出されろ文書が集積されて記
憶される時はいつでも、メモ１Ｊ１７（１’）占有度か
少ない更に完全な情報を記録することシヱ有用となるっ 標準１次元伝送又は２次元伝送ある℃・は半調の集積記
憶σ）場合σ〕文書の単一走査を実行するために１回路
１２２（第９図参照）を１次元伝送σ）命竹ＨＣによっ
てディスエーブルできるため、灰色調１＞−ｖ）’）ソ
クス中に存在する白／黒交番は完全に白が又は黒である
連続体によって置換えられろっ詳細には、コードＧＷは
白連続体を発生し、コートＱＢは黒連続体を発生する。

更に、命や）ＩＣはモジュール１７，２ろ、１６及び１
８（第１図参照）に関するチェーン接続を予め処理する
ことができる。詳細に説明すると、会合Ｈｅはモジュー
ル２ろσ）回路９６（第６図参照）を２つのインターフ
ェースユニット２０１１図参照）及び接続ケーブル２５
によって、モジュール１６σ）回路ろろ（第３図参照）
に接続させろ。

１次元コードを有するファクシミリ回脚で伝送するには
、先ず、走査、関連の非標準２次元圧縮及びメモリ１７
に文書を集積記憶するための会合を生成するっ・次に、
命省ＨＣによって、伝送が指示されろ。この伝送はメモ
リ１７の集積部との以下の実時間作動により行なわれろ
、すなわち、Ｕ）中間調ケ有するイメージのモジュール
２６０白／黒イメージへ０）変換による秋田、（２）モ
ジュール１６における１次元田縮、及び（３）ファクシ
ミリ回？ｆＭ１９での伝送の場合のモデム１８へのディ
スバンチで

【図面の簡単な説明】

第１図（１本発明に係るデジタル情報田縮／減圧装置を
示す図、第２図は２次元コーディングの説明図、第６図
は本装置の圧縮モジュールのブロック図、第４図は第６
図に示す幾つかのブロックの詳細図、第５図は圧縮モジ
ュールのＲＯＭのアドレスを示す図、第６図は本装置の
圧縮モジュールＣＣ）ブロック図、第７図は圧縮モジ゛
ニールσ）　ＲＯＭσ）アドレスを示す図、第８図及び
第９図は第６図に示す煙つかのブロックの２つσ）詳細
図、第１０図は中間調の幾つかの程度を表わす図、第１
１図は２つの型の中間調の連続を示す図、第１２図１′
！。 第１１図に示す２つの型の中間調の連続のコーデイ／グ
ケ示す図、第１６図は中間調をコード化するためＱ）第
６図に示すモジュールの詳細図。 １６・・・圧縮モジュール、　　１７・・・集積記憶メ
モリ、　　１Ｂ・・・イメージ伝送ユニット、　　２ろ
・・・減圧モジュール、　　　２６．２７．７１．７２
・・・一時記憶手段、６２・・・第１仇み出し専用メモ
リ、　　７６・・・ノットレジスタ、　　７５・・・第
２＠み出し専用メモリ。 ８４・・・論理手段、　　Ａ［］〜Ａ１０　・・・アド
レス入力っ特許出願人　　インク・チイ・オリペンチ・
アンド・チイ・ニス・ピー・ア （外４名） ＦＩＧ、５ ＦＩ６．４ ＦＩ　Ｇ、　６

Claims (1)

1. 【特許請求の範囲】 （１）同じ型の画素の与えられた長さの連続体が２進１
   次光圧縮コードを保持する第１読み出し専用メモリ（６
   ２）を了ドレス指にすることによって圧締され、且つ上
   記のコードが画素の型及び連続体の長さに関する対応情
   報を保持する第２読み出し専用メモリ（７５）をアドレ
   ス指定することにより減圧されるデジタルイメージ情報
   圧縮／減圧装置において、情報の２次元圧縮及び減圧を
   制御するべ（上記第１メモＩＪ　（６２）及び第２メモ
   Ｉ＋　（７５）と共動する制御手段を作動させるための
   先行ラインに関する情報を一時的に記憶するための記憶
   手段（２６，２７，７１，７２）を特徴とするデジタル
   イメージ情報圧縮／減圧装置。 （２）前記記憶手段が、２つの読み出しメモリ部と２つ
   の舊込みメモリ部（２６，２７ニア１゜７２）であって
   、データの訛れを制御し、且つ同時に一方のメモリ部に
   おいて書込みモードを作動し他方のメモリ部において読
   み出しモードを作動する、それぞれがラインを記憶する
   能力を有する２つの読み出しメモＩＪ　ｍ及び２つの書
   込みメモリ部、及び上記の流れ制御手段を調整して上記
   の２つのメモリ部の機能を変更するためのライン端末を
   検知するための手段（５２，７５）を含むことを特徴と
   する特許請求の範囲第１項記載の装置。 （３）＠開渠１メモリ（６２）をアドレス指定して圧縮
   コードをシフトレジスタ（６７）に負荷するべく、アド
   レスを構成するための手段（５５゜５６．５７）を調整
   するためのシフト回路（５５）を読み出された画素の信
   号を受は取るように構成し、コードの出力を制御するた
   めに出力（６６゜６Ｂ）を制御する回路（６１）が、抽
   出されたコードのビットの数のみを上記レジスタから放
   出させるために配設されていることを特徴とする特許請
   求の範囲第２項記載の装置。 （４）前記アドレス構成手段が前記第１メモリ（６２）
   の読み出しのタイミング（ＰＲ）を決足する連続体端末
   検知回路（５５）によって毎回ゼロになる能力を有する
   画素カウンタ（６６）を含むことを特徴とする特許請求
   の範囲第６項記載の装置。 （５）＠記アドレス構成手段が現任ライン及び基準ライ
   ンの色転移を画定するための且つ２（Ｋ元圧縮が必要と
   するモードを検知するための論理回路（５８）によって
   制御されるモードアドレス構成回路（５９，４１）を含
   むことを特徴とする特許請求の＠間第６項又は第４項記
   載の装置。 （６）前記カウンタ（５６）によって与えられるアドレ
   スに基づいて圧縮されるラインをモードアドレス構成回
   路（５９，４１）によって与えられる了ドレスに基づい
   て圧縮されるラインと周期的に交番するための画素の画
   定に基づく状態にセットできる論理画定変化手段（５８
   ）を特徴とする請求 （力　前記第２メモＩＩ　（　７　５　）が圧縮された
   コート゛を受は取るｆこめのシフトレジスタ（８５ＨＣ
   よってアト゛レス指定され、上記レジスタの桁送りが前
   記第２メモリの出力によって制御される論理手段（８４
   ．９１）によって作動されることを特徴とする特許請求
   の範囲第２項乃至弟６項のうち１項に記載の装置。 （δ）前記第２メモＩＪ　（　７　５　）が圧縮された
   連続体の長さを供給するための第１ｓ＜、７　８）及び
   アドレスを構成するコート゛のビット数を供給するため
   の第２ｉ（７９）を宮み、上記２つの部分が前記レジス
   タ（８６）によって同時にアト゛レス指定されることを
   特徴とする特Ｆ！−請求の範囲第７項記載の装置。 （９）前記論理手段（８４．９１）が前記第２メモ＋１
   　（　７　５　）の第２部（７９）によって負荷される
   カウンタ（８２）によって制御されることを特徴とする
   特許請求の範囲第８項記載の装置。 ａ〔　前記第２メモＩ７　（　７　５　）がコート゛の
   最大ビット数よりも低い薪整の入力（ＡＤ〜Ａ１０）を
   有し、前記論理手段１４．９１）がコート゛の１群の最
   小桁ビットを認識しこのビットをより小さな叙のアドレ
   スビット（　Ａ　９　、　Ａ’９　、　Ａ　１　０　）
   で直換え且つ前記論理手段を調整して前記レジスタ（８
   ６）を更に桁送り（　ＳＤ）せしめるための手段（８５
   　、８７　、９４）を含むことを特徴とする特．ｆＦ請
   求の範囲第７項又は第８項記載の装置、（１υ　最小桁
   ビットの各群が所定の型の連続体の少くとも５つの同等
   のビットで表わされ、前記論理手段（８４）がこの６つ
   のビットを単一アト９レスビツトで置換えることを特徴
   とする特許請求の範囲第１０項記載の装置。 （１２１　　前記認識手段（８５．８７．９４）が１＃
   のビットを認識する時、これらの認識手段がアト゛レス
   の１ビツトを画足し且つ別の群のビットの認識を調整し
   てこのアドレスビットをコート゛のＦＦｒ定のビットで
   置換えることを特徴とする’ＦＣＬ；＊求の範囲第１０
   項又は第１１項記載の装置。 （ｌ３）　　コード放出回路（９６）が前記第２メモリ
   （７５）からの解読情報を受は椴る手段によってｍｌＪ
   御されることを特徴とし、且つ減圧される連続体の長さ
   を受は取るためのカウンタ（９６）を含むことを特徴と
   する特許請求の範囲弟６項乃至第１２項のうち１項に記
   載の装置。 ロ４）所定の長さの櫃より少ない場合の連続体の長さが
   単一コート’ＴＣでコート化でき、且つ所定の長さより
   大きい場合は上記値の全倍数に関連したコードＭＫでコ
   ート化され且つコードＴＣに加えられることができるこ
   とを特徴とし、且つ前記弟２メモ＋１　（　７　５　）
   がＴＣ又はＭＫのどちらかが関茸しているかを示すため
   の情報を出力することを特徴とする特許請求の範囲第１
   ５項記載の装置。 （Ｉ５）コート”ＭＫの解読結果を静止化するための静
   止化回路（８２）を特徴とし、且つ前記カウンタ（９５
   ）が上記静止化回路の内容を後続コート゛ＴＣの解読結
   果に加算することを特徴とする特許請求の範囲第１４項
   記載の装置。 ＋１６１　　コート゛放出回路（９６）によって放出さ
   れる′ｌ＊報を各減圧ラインを基準ラインとして一時的
   に記憶するための記憶手段（７１．７２Ｊに送るための
   レジスタ（９７）を特徴とする特許請求の範囲第１３項
   乃至第１５項のうち１項に記載の装置。 （１７）前記第２メモリ（７５）の第２部（７９）がモ
   ードコードの解読結果を生成する能力を有し、モードコ
   ード 結果的に、２次元コードから減圧連続体を発生する１こ
   めの出力論理回路（９８）を調整するＴこめの比較手段
   （１０５）が配設されていることを特徴とする特許請求
   の範囲第８項及び第１６項記載の装置。 （１８１　　少なくとも２つの異なる色と１つの半調色
   を示すためのデジタルイメージ情報圧縮／減圧方法であ
   って画素の連続体を表わすコードが２色の一方又は他方
   が全てである画素あるいは上記２色の画素の交番によっ
   て構成される中間調連続体から構成され得る方法におい
   て、一方の色から始まる第１中間調連続体と他方の色か
   ら始まる第２中間調連続体に関して別々にコード化が実
   施され、これにより４つの異なった型の連続体が存在す
   ることを特徴とする方法。 １１９１　　長さが特定値より短かい連続体が各型に関
   して、可変数のビットを有する一連のコードによって表
   わされ、コードの最小桁がどれも上記一連のコードのう
   ちのコードにならないようにする特許請求の範囲第１８
   項記載の方法。 １２（ｌ　　半調連続体を認．ｆするための手段を特徴
   とし、且つ、圧縮処理の場合、前記コードを与えるため
   の前記の型の連続体の各長さの情報によってアドレス指
   定され得る能力を有する第１読み出し専用メモＩＪ　（
   　６　２　）が配設されていることを特徴とする特許請
   求の範囲第１８項又は第１９項記載の圧縮／減圧方法を
   実施する装置。 （２１）前記中間調連続体が均等数の画素によって与え
   られる長さが全てであり、各半調連続体が上記連続体の
   初期の画素の色と関連していることを特徴とする特許請
   求の範囲第２０項記載の装置。 （２望　　前記論理回路（５８）が４つの型の連続体間
   の色転移を画定する能力を有し、且つ半調連続体の後続
   の連続体の．・型を認識し且つ後続連続体の色が境在の
   中間調連続体と関連しているかどうかに従ってビット（
   ＡＤＧ）を付加的にコード化するための手段を含むこと
   を特徴とする特許請求の範囲第５項及び第２１項記載の
   装置。 ｔ２３１　　前記出力論理回路（９８）が、前記比較手
   段（１０５）によって制御される色の交番を市制御して
   、前記コード放出回路（８６）力ｔ１：Ｐ間調連続体を
   放出できるようにするための手段（１００）を含むこと
   を特徴とする特許請求の範囲第１７項及び第２２項記載
   の装置。 （２滲　前記第１メモリ（６２）が、一方（６５。 ６４）が２つの型のみの連続体を圧締し他方（　６５’
   ．　６　４’）が４つの異なった型の連続体を圧ｗＪす
   る２つの部分を含み、且つ前記第２メモ１１（７５）カ
   ー、一方（７８．７９）が２つの型のみの連続体を圧縮
   し他方（　７　８’，　７　９’）力″−４つの異なっ
   た連続体を減圧する２つの部分を含み、各メモリの上記
   ２つの部分の一方もしく＆末他方に従って圧縮及び減圧
   なイネーブルする１こめに選択手段が配設されているこ
   とを特徴とする特ＦＦ請求の範囲第１項乃至第１７項の
   うち１項及び第１８項乃至第２５項のうち１項に記載の
   装置。 す６）圧縮モジュール（１６）、減圧モジュール（２５
   ）、圧縮イメージを集積り己ｔ＃するためのメモＩＪ　
   （　１　７　）、及び所定の圧縮度で圧縮され１こイメ
   ージを伝送するためのイメージ伝送ユニット（１８）を
   含むイメージ圧締／減圧装置にお（・て、上記減圧モジ
   ュール（２５）力１上記メモＩＪ　（　１　７　）甲に
   集積記憶されているイメージをＪ−ＦＶ足度より昼い圧
   縮度で減圧する能力を有し、且つ上言己伝送ユニツ）（
   １８）に対する所定の度合で圧縮する１こめに上記圧縮
   モジュール（１１）に接続できろことを特徴とする装置
   。 Ｃη　前記モジュール（１６．２５）カー少な（とも前
   記２つの圧縮度の一方に従って作動すべく選択的に予め
   セットされて、これにより、先ず高圧縮度の場合は前記
   圧縮モジュール（１６）を予めセットし、且つこれを前
   記メモｌ　（　１　７　）に接続し、次に前記の所定圧
   縮度の場合をま前言己圧堀モジュールを予めセットし且
   つこれを前記伝送ユニット（１８）に接続することを特
   徴とし、且つＡＴ１Ｎ己減圧モジュール（２５）が高圧
   縮度の場合に１川時に予めセットされ且つ前記メモ１Ｊ
   （　１　７　）にＢ己憶されているイメージを減圧し、
   この減圧イメージを前記圧縮モジュールに送るべ（接続
   されていることを特徴とする特許請求の範囲第２６項記
   載の装置。 （２８）　　コードの最小桁がどれもそれ自体コードで
   ないようなコードでコード化される可変長さを有する画
   素の連続体を表わすデジタルイメージ情報を減圧するＴ
   こめの装置であって上記コードによってアドレス指定さ
   れるための読み出し専用メモリ（７５）を含む装置にお
   いて、上記メモ１（７５）が、各コードのビットを連続
   的に受は取る能力を有し且つ時々、コードのビット数だ
   け桁送りされる能力を有するシフトレジスタ（７５）に
   よって了ドレス指定され、上記メモリがコードの最大ビ
   ット数より少ない多数のアドレス入力（ＡＯ−Ａ１０）
   を有することを特徴とし、且つコードの１群の最小桁ビ
   ットを認識し・これによりこのビット群をより少ない数
   のアドレスビットで置換え且つ上記レジスタを更に桁送
   りさせるために論理手段（８４）が配設されていること
   を特徴とする装置。 ｚｌ　　前記の最小桁ビット群が所定の型の連続体の少
   な（とも５つの同等のビットによって表わされ、且つ前
   記論理手段が上記６ビツトを単一アドレスピッ）（Ａ９
   ．Ａ’９又はＡ１０）で置換えろことを特徴とする特許
   請求の範囲第２８項記載の装置。