JPS6034853B2 - デジタルフイルタ - Google Patents
デジタルフイルタInfo
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- JPS6034853B2 JPS6034853B2 JP53015397A JP1539778A JPS6034853B2 JP S6034853 B2 JPS6034853 B2 JP S6034853B2 JP 53015397 A JP53015397 A JP 53015397A JP 1539778 A JP1539778 A JP 1539778A JP S6034853 B2 JPS6034853 B2 JP S6034853B2
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- signal
- digital
- digital filter
- bit
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/04—Recursive filters
- H03H17/0461—Quantisation; Rounding; Truncation; Overflow oscillations or limit cycles eliminating measures
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Complex Calculations (AREA)
- Analogue/Digital Conversion (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Description
【発明の詳細な説明】
く発明の利用分野＞
本発明は、デジタル的に信号を炉波するデジタルフィル
夕（以下、ＤＦ）の構成に関する。
夕（以下、ＤＦ）の構成に関する。
＜従来技術＞近来、半導体技術の発展により、アナログ
フィル夕に代ってＤＦの使用が活発化してきた。
フィル夕に代ってＤＦの使用が活発化してきた。
ＤＦはディジタル信号に対して、ディジタル的に遅延、
係数頚算、加減算を行なうことにより出力信号を得るも
ので、種々の型式のものが存在する。例えば記憶装置を
用いて係数掛算を行なうＤＦとして特開昭４７−１２６
０８号明細書「ディジタルフィル夕」に記載されたＤＦ
がある（なお、以後上記明細書に記載されたＤＦをコン
ビナトリアル（ｃｏｍｂｉ脇ｔｏｒｉａｌ）型ＤＦと呼
ぶ。
係数頚算、加減算を行なうことにより出力信号を得るも
ので、種々の型式のものが存在する。例えば記憶装置を
用いて係数掛算を行なうＤＦとして特開昭４７−１２６
０８号明細書「ディジタルフィル夕」に記載されたＤＦ
がある（なお、以後上記明細書に記載されたＤＦをコン
ビナトリアル（ｃｏｍｂｉ脇ｔｏｒｉａｌ）型ＤＦと呼
ぶ。
）まず、２次／２次の巡回型ＤＦ（ＲｅｃｕＲｉｖｅＤ
Ｆ．、以下ＲＤＦ）を例にとり、このＤＦの説明を行な
う。いまＤＦの入力信号をｘｎ、出力信号をｙｎとする
と、ｙｎ＝ａ〆ｎ＋ａ，〜−，十ａ２×ｎ‐２‐ｑｙｎ
‐，一ｂ２ｙｎ‐２ ・・・…‘１
）の関係がある。
Ｆ．、以下ＲＤＦ）を例にとり、このＤＦの説明を行な
う。いまＤＦの入力信号をｘｎ、出力信号をｙｎとする
と、ｙｎ＝ａ〆ｎ＋ａ，〜−，十ａ２×ｎ‐２‐ｑｙｎ
‐，一ｂ２ｙｎ‐２ ・・・…‘１
）の関係がある。
ここで、ｘｎ‐ｉ，ｙｎ−・はそれぞれ第ｉ番目のサン
プル値を示している。熱，ａ・’ａ２，ｂ，，Ｑは、該
フィル夕の伝達特性を決定する重み係数であり、最大１
のビット数を有する。いま、各サンプル値をこの補数表
示で表わすと、ｍ一１ ．Ｘｋ＝−Ｘ良＋ Ｚ Ｘも・
２−ｊ、 ｊ＝１ ｘ【‘ま０又は１ ……【２）とな
り、ｘｔは入力信号デ−夕のｊビット目の値で０又は１
で表わされる。
プル値を示している。熱，ａ・’ａ２，ｂ，，Ｑは、該
フィル夕の伝達特性を決定する重み係数であり、最大１
のビット数を有する。いま、各サンプル値をこの補数表
示で表わすと、ｍ一１ ．Ｘｋ＝−Ｘ良＋ Ｚ Ｘも・
２−ｊ、 ｊ＝１ ｘ【‘ま０又は１ ……【２）とな
り、ｘｔは入力信号デ−夕のｊビット目の値で０又は１
で表わされる。
又、ｘ８はサインビットである。ここで、ｍはサンプル
値のビット数である。このｔ２｝式を先の【１｝式に代
入し、整理を行なうと、ｙｎ＝空室三２イの（Ｘｉ，Ｘ
」”欄小 ｙユー・，ｙキー２） 一の０（又８，ＸＳ−，，Ｘ８−２， ｙ８−，，ｙＳ‐２） ・・・・・・
‘３’となる、ここでの（Ｐ壬，Ｐ２，Ｐ３，Ｐ４，Ｐ
Ｓ） ＝ａＪＩ＋ａ，戊十ａ２戊一ｂ？一ｂ２Ｐ５…，．．…
【４’である。
値のビット数である。このｔ２｝式を先の【１｝式に代
入し、整理を行なうと、ｙｎ＝空室三２イの（Ｘｉ，Ｘ
」”欄小 ｙユー・，ｙキー２） 一の０（又８，ＸＳ−，，Ｘ８−２， ｙ８−，，ｙＳ‐２） ・・・・・・
‘３’となる、ここでの（Ｐ壬，Ｐ２，Ｐ３，Ｐ４，Ｐ
Ｓ） ＝ａＪＩ＋ａ，戊十ａ２戊一ｂ？一ｂ２Ｐ５…，．．…
【４’である。
いま、こののの値を記憶装置に書き込んでおき、ＰＩ〜
工をアドレスとしてこれを読み出し、式【３｝の演算、
すなわち順次１ビットずらしながら加算し、最後に引算
を行なえばＤＦの出力データｙｎを得ることになる。こ
れがコンビナトリアル型ＤＦの原理である。この２次／
２次のコンビナトリアル型ＲＤＦの具体的構成を第１図
に示す。
工をアドレスとしてこれを読み出し、式【３｝の演算、
すなわち順次１ビットずらしながら加算し、最後に引算
を行なえばＤＦの出力データｙｎを得ることになる。こ
れがコンビナトリアル型ＤＦの原理である。この２次／
２次のコンビナトリアル型ＲＤＦの具体的構成を第１図
に示す。
同図において、細矢印は直列データ、大矢印は並列デー
タを示す。サンプリングされ、一群の２値信号に変換さ
れたディジタル情報入力信号ｘ物ミ入力端子に入力され
る。遅延回路例えばシフトレジスタであり、信号１，２
はｘｉを１サンプル遅延させ、欄−，ｘ去‐２を形作る
直列形の遅延要素である。ＲＯＭ（ＲｏａｄＯＭｙＭｅ
ｍｏり）４は先の記憶装置であり、Ｐ壬〜広に対応、し
たｘ千，ｘも−．，ｘも‐２，ｙも−．，ｙ千‐２がア
ドレスとなり、先ののが読み出される。入力データｘ鼻
はＬＳＢ（最小桁）より入力されるので、最初に読み出
されるのはのｍ−１である。
タを示す。サンプリングされ、一群の２値信号に変換さ
れたディジタル情報入力信号ｘ物ミ入力端子に入力され
る。遅延回路例えばシフトレジスタであり、信号１，２
はｘｉを１サンプル遅延させ、欄−，ｘ去‐２を形作る
直列形の遅延要素である。ＲＯＭ（ＲｏａｄＯＭｙＭｅ
ｍｏり）４は先の記憶装置であり、Ｐ壬〜広に対応、し
たｘ千，ｘも−．，ｘも‐２，ｙも−．，ｙ千‐２がア
ドレスとなり、先ののが読み出される。入力データｘ鼻
はＬＳＢ（最小桁）より入力されるので、最初に読み出
されるのはのｍ−１である。
これは演算ユニット（ＡＬＵ）５の入力端子Ｂに加えら
れラツチ回路（ＬＡＴＣＨ）６で１ビット時間遅延され
て、ＡＬＵ５のもう一方の入力端子Ａにもどされる。こ
のとき、入力端子Ｂに対して１ビットＬＳＢ側にずらし
て入力すると、２‐１を掛けることになる。このクロッ
ク時点でＲＯＭ４からのｍ‐２が出力されるのでＡＬＵ
５の出力には、のｍ‐２十２‐１．のｍ‐１が表われる
。
れラツチ回路（ＬＡＴＣＨ）６で１ビット時間遅延され
て、ＡＬＵ５のもう一方の入力端子Ａにもどされる。こ
のとき、入力端子Ｂに対して１ビットＬＳＢ側にずらし
て入力すると、２‐１を掛けることになる。このクロッ
ク時点でＲＯＭ４からのｍ‐２が出力されるのでＡＬＵ
５の出力には、のｍ‐２十２‐１．のｍ‐１が表われる
。
同様の演算が（ｍ−１）回行なわれた後、サインビット
の減算を行ない、ｎｎ・１ −の０十 ２２‐ｊのｊ ｊ＝１ となり、上位ｍビットを並列直列変換レジスタによって
直列データに変換し、出力データｙｎ‐，を得る。
の減算を行ない、ｎｎ・１ −の０十 ２２‐ｊのｊ ｊ＝１ となり、上位ｍビットを並列直列変換レジスタによって
直列データに変換し、出力データｙｎ‐，を得る。
もちろん、ＡＬＵ５，ＬＡＴＣＨ６はｍビットより長い
ビット数を有してる。ＰＳ７の出力はシフトレジスタな
どの直列形の遅延要素である遅延回路３で１サンプル時
間遅延され、信号データｙ玉‐２となる。
ビット数を有してる。ＰＳ７の出力はシフトレジスタな
どの直列形の遅延要素である遅延回路３で１サンプル時
間遅延され、信号データｙ玉‐２となる。
なお、ＲＯＭ４，ＡＬＵ５，ＬＡＴＣＨ６，ＰＳ７によ
り一連のデータ処理によって、１サンプル分の遅延量が
与えられたｙｎ‐，となるため、１次のコンビナトリア
ル型ＲＤＦの場合、さらに遅延回路を設ける必要性がな
いことは言うまでもない。ここで、このＲＤＦのまるめ
によるまるめ雑音の影響を試算してみる。
り一連のデータ処理によって、１サンプル分の遅延量が
与えられたｙｎ‐，となるため、１次のコンビナトリア
ル型ＲＤＦの場合、さらに遅延回路を設ける必要性がな
いことは言うまでもない。ここで、このＲＤＦのまるめ
によるまるめ雑音の影響を試算してみる。
式｛１｝から２次伝達関数日（Ｚ）は日（ｚ）＝等解；
解毒 ‐〜Ｑ・・・・・・【５’一１‐８２と表わされ
る。
解毒 ‐〜Ｑ・・・・・・【５’一１‐８２と表わされ
る。
第１図の動作説明で明らかなように分子多項式の演算を
実行するときに生じるまるめ雑音は最小桁の１ビットの
みに影響を及ぼすのみで増幅されず、分母多項式の逆数
の演算を実行するときにのみ雑音の増幅を生じる。
実行するときに生じるまるめ雑音は最小桁の１ビットの
みに影響を及ぼすのみで増幅されず、分母多項式の逆数
の演算を実行するときにのみ雑音の増幅を生じる。
したがって、第１図に示したＲＤＦの雑音特性を考慮し
た等価回路は第２図で与えられる。第２図において、９
は式【５）の分子多項式Ａ（Ｚ）を演算する回路、１０
は式【５１の分母多項式のうち定数項１を除いた残りの
項Ｂ（Ｚ）＝−ｂ．Ｚ‐１一ＱＺ‐２を演算する回路、
１１は加算回路、１２はまるめ雑音に等価なランダム雑
音が入る端子である。したがって、まるめ雑音の分数値
を。Ｎとすると入力信号ｘｎ、出力信号ｙｎのＺ変換を
×，Ｙとすると、Ｂ（Ｚ）・Ｙ＋。
た等価回路は第２図で与えられる。第２図において、９
は式【５）の分子多項式Ａ（Ｚ）を演算する回路、１０
は式【５１の分母多項式のうち定数項１を除いた残りの
項Ｂ（Ｚ）＝−ｂ．Ｚ‐１一ＱＺ‐２を演算する回路、
１１は加算回路、１２はまるめ雑音に等価なランダム雑
音が入る端子である。したがって、まるめ雑音の分数値
を。Ｎとすると入力信号ｘｎ、出力信号ｙｎのＺ変換を
×，Ｙとすると、Ｂ（Ｚ）・Ｙ＋。
Ｎ＋Ａ（Ｚ）〆×＝Ｙ………【６｝すなわち、
Ｙ：．≧蟹乙Ｘ＋．・きり。
Ｎ‐‐‐‐‐‐〔７１となり、式‘川こおける第１項は
まるめ雑音がないと考えた理想的なフィルタ伝達特性、
第２項はまるめ雑音が出力信号に及ぼす伝達特性を示す
。フィル夕のまるめ雑音による信号のＳ／Ｎ劣化は通常
２５〜３世旧にもなり、演算ビット数にすると４〜５ビ
ットに相当する。このＳ／Ｎ劣化に対する対策としては
、出力信号帰還ループのレジスタビット長を、まるめ雑
音に対する利得分だけ長くしておけば良い。
まるめ雑音がないと考えた理想的なフィルタ伝達特性、
第２項はまるめ雑音が出力信号に及ぼす伝達特性を示す
。フィル夕のまるめ雑音による信号のＳ／Ｎ劣化は通常
２５〜３世旧にもなり、演算ビット数にすると４〜５ビ
ットに相当する。このＳ／Ｎ劣化に対する対策としては
、出力信号帰還ループのレジスタビット長を、まるめ雑
音に対する利得分だけ長くしておけば良い。
一般に、ＲＤＦは遅延要素が直列形である直列演算方式
をとり、またタイミングの関係上２のへキ秦にデータ長
を選ぶため、データ長を２倍にすると構成論理素子数は
大幅に増加してしまう。一方、データ長を２のへキ秦か
らずらすと、ＲＤＦの入出力でクロックレートの変換を
行なわなければならず、タイミングが非常に繁雑となり
、結局構成素子数の増加をもたらす。＜本発明の目的、
及び総括説明＞ 本発明は、デジタル入出力信号が直列形であるＲＤＦに
おいて、クロックレートの変更を行なわずに帰還ループ
のデータ長を長くし、まるめ雑音を減少して、ＲＤＦの
Ｓ／Ｎ比の改善を行なうことを目的とする。
をとり、またタイミングの関係上２のへキ秦にデータ長
を選ぶため、データ長を２倍にすると構成論理素子数は
大幅に増加してしまう。一方、データ長を２のへキ秦か
らずらすと、ＲＤＦの入出力でクロックレートの変換を
行なわなければならず、タイミングが非常に繁雑となり
、結局構成素子数の増加をもたらす。＜本発明の目的、
及び総括説明＞ 本発明は、デジタル入出力信号が直列形であるＲＤＦに
おいて、クロックレートの変更を行なわずに帰還ループ
のデータ長を長くし、まるめ雑音を減少して、ＲＤＦの
Ｓ／Ｎ比の改善を行なうことを目的とする。
この目的を達成するため、本発明においては、ｍビット
のデータ長を有するデジタル入力信号に対し、ｍビット
の遅延されたデジタル出力信号を帰還と同時に、更に１
ビットの重み係数を掛けた演算結果のデジタル信号のま
るめられた部分の最も大きい桁から少なくとも一部を同
様に遅延して、並列に帰還するものである。
のデータ長を有するデジタル入力信号に対し、ｍビット
の遅延されたデジタル出力信号を帰還と同時に、更に１
ビットの重み係数を掛けた演算結果のデジタル信号のま
るめられた部分の最も大きい桁から少なくとも一部を同
様に遅延して、並列に帰還するものである。
なお、デジタル入出力信号が直列形であるとは、ＲＤＦ
に入力される信号が連続した２値のデジタル信号である
こと、及びＲＤＦから出力され、かつ帰還ループで帰還
される信号が連続した２値のデジタル信号であることを
意味する。又、本発明において、デジタル信号のまるめ
られた部分の最も大きい桁から少なくとも一部の信号を
遅延して並列に帰還する場合、この一部の信号を一つの
の帰還ループで帰還する場合に限らず、二つ以上の帰還
ループで並列に帰還しても良い。本発明の適用されるＲ
ＤＦはデジタル入出力信号が直列形である場合である。
に入力される信号が連続した２値のデジタル信号である
こと、及びＲＤＦから出力され、かつ帰還ループで帰還
される信号が連続した２値のデジタル信号であることを
意味する。又、本発明において、デジタル信号のまるめ
られた部分の最も大きい桁から少なくとも一部の信号を
遅延して並列に帰還する場合、この一部の信号を一つの
の帰還ループで帰還する場合に限らず、二つ以上の帰還
ループで並列に帰還しても良い。本発明の適用されるＲ
ＤＦはデジタル入出力信号が直列形である場合である。
よって、本発明はコンビナトリアル型ＲＤＮこ限定され
るものではなく、掛算器を用いた形のＲＤＦについても
適用可能である。本発明は、また先に例示した２次／２
次のＲＤＦに限定されるものではなく、１次、１次／１
次、２次、３次などの他の次数のＲＤＦに全て適用可能
である。なお、コンビナトリアル型ＲＤＦの場合、デジ
タル出力信号に対して１次の次数を持たせようとすると
、先にも述べたように１サンプル遅延要素としこの直列
形の遅延回路は特に必要としないが、この場合について
も本発明は適用され得る。
るものではなく、掛算器を用いた形のＲＤＦについても
適用可能である。本発明は、また先に例示した２次／２
次のＲＤＦに限定されるものではなく、１次、１次／１
次、２次、３次などの他の次数のＲＤＦに全て適用可能
である。なお、コンビナトリアル型ＲＤＦの場合、デジ
タル出力信号に対して１次の次数を持たせようとすると
、先にも述べたように１サンプル遅延要素としこの直列
形の遅延回路は特に必要としないが、この場合について
も本発明は適用され得る。
だから、本発明において、遅延されたデジタル出力信号
とか、まるめられた部分の最も大きい桁から少なくとも
一部の信号を遅延すると言った場合、コンビナトリアル
型ＲＤＦにおいて、並列直列変換手段（並列直列変換レ
ジスタ）の出力そのものをさす時と、本字通り直列形の
遅延要素の出力をさす時と２通りの場合があることに留
意すべきである。ひく実施例＞ 以下、本発明を実施例を用いて詳述する。
とか、まるめられた部分の最も大きい桁から少なくとも
一部の信号を遅延すると言った場合、コンビナトリアル
型ＲＤＦにおいて、並列直列変換手段（並列直列変換レ
ジスタ）の出力そのものをさす時と、本字通り直列形の
遅延要素の出力をさす時と２通りの場合があることに留
意すべきである。ひく実施例＞ 以下、本発明を実施例を用いて詳述する。
第３図に示された第１の実施例は本発明を２次／２次の
コンビナトリアル型ＲＤＦに適用したものである。同図
中、第１図と同一番号は第１図のものと同一物である。
第１図と相違点は、ＬＡＴＣＨ６の出力データが並列直
列変換レジスタＰＳ３１，３２に取に込まれ、それぞれ
直列形のデータとなって送り出される。ＰＳ３１は出力
データの上位ビット、ＰＳ３２は出力データの下位ビッ
トを取込む。又、それらの出力は直列形の１サイクル遅
延回路３３，３４に入力される。いま入力データｘｎを
ｍビット、係数も，ａ，，ａ２，ｂ，，Ｑを１ビットで
表わすものとする。
コンビナトリアル型ＲＤＦに適用したものである。同図
中、第１図と同一番号は第１図のものと同一物である。
第１図と相違点は、ＬＡＴＣＨ６の出力データが並列直
列変換レジスタＰＳ３１，３２に取に込まれ、それぞれ
直列形のデータとなって送り出される。ＰＳ３１は出力
データの上位ビット、ＰＳ３２は出力データの下位ビッ
トを取込む。又、それらの出力は直列形の１サイクル遅
延回路３３，３４に入力される。いま入力データｘｎを
ｍビット、係数も，ａ，，ａ２，ｂ，，Ｑを１ビットで
表わすものとする。
図のような構成であれば出力データｙｎ‐・はタイミン
グを変えることなく２ｈビットまでとることができる。
本実施例における２ｈビットの出力データを２つの補数
表示すると、ｙｎ＝−ｙ８十２ｍＺ一も‐ｊｙｉ
……‘８１ｊＥＩとなるから、式潮に対応し
た式として、次の式が得られる。
グを変えることなく２ｈビットまでとることができる。
本実施例における２ｈビットの出力データを２つの補数
表示すると、ｙｎ＝−ｙ８十２ｍＺ一も‐ｊｙｉ
……‘８１ｊＥＩとなるから、式潮に対応し
た式として、次の式が得られる。
ｍ一１ ・ １
ｙｎ＝ Ｚ２‐小ｊ（又ュ，Ｘトレ Ｘも−２，ｊ〒１
ｙも−・，ｙ坪エご，ｙキー２，ｙ畔裏）一心（Ｘ８，
Ｘ８−，，Ｘ８−２，ｙ８−，，−ｙ史−，．式−２，
一ｙご−２）………｛９１ここで・、 心（ｑ，，ｑ２，ｑ３，ｑ４，ｑ５，ｑ６，ｑ７）＝ａ
ｏｑ，十ａ，ｑ２十ａ３ｑ３−ｂ，（ｑ４十２‐ｍｑ５
）−Ｑ（ｑ６十２‐ｍｑ７） ……・・・‘
１０である。
ｙも−・，ｙ坪エご，ｙキー２，ｙ畔裏）一心（Ｘ８，
Ｘ８−，，Ｘ８−２，ｙ８−，，−ｙ史−，．式−２，
一ｙご−２）………｛９１ここで・、 心（ｑ，，ｑ２，ｑ３，ｑ４，ｑ５，ｑ６，ｑ７）＝ａ
ｏｑ，十ａ，ｑ２十ａ３ｑ３−ｂ，（ｑ４十２‐ｍｑ５
）−Ｑ（ｑ６十２‐ｍｑ７） ……・・・‘
１０である。
この式側は、乗算係数で決まる関数Ｊをデータｑ，〜ｑ
７で読み出し、これに２‐１をかけて加算していけばｙ
『，が得られることを示している。すなわちＲＯＭ４に
上記した心を書き込んでおくことにより、まるめ雑音を
除去することが可能となる。なお、一般にＰＳ３２はＰ
Ｓ３１と同じビット長にとる必要はなく、まるめ雑音を
おさえるに十分な長さとすれば良い。
７で読み出し、これに２‐１をかけて加算していけばｙ
『，が得られることを示している。すなわちＲＯＭ４に
上記した心を書き込んでおくことにより、まるめ雑音を
除去することが可能となる。なお、一般にＰＳ３２はＰ
Ｓ３１と同じビット長にとる必要はなく、まるめ雑音を
おさえるに十分な長さとすれば良い。
このときは遅延回路３４も必要ビット数だけに短くする
ことが可能である。＊＊ 又、本実施例を２次／１次の
コンビナトリアル型ＲＤＦにするには、１サイクル遅延
回路３３，３４とその出力の帰還路を省略し、ＲＯＭ４
の記憶内容を変えれば良い。この場合においても、デジ
タル出力信号のまるめ部分の帰還するデータ長を任意に
設定することができ、しかも直列にビットシフトするビ
ット数は従来と同じあるため、タイミングを変えずにす
むという効果を持つ。本発明を２次／２次のコンビナト
リアル型ＲＤＦに適用した他の実施例を第４図で説明す
る。
ことが可能である。＊＊ 又、本実施例を２次／１次の
コンビナトリアル型ＲＤＦにするには、１サイクル遅延
回路３３，３４とその出力の帰還路を省略し、ＲＯＭ４
の記憶内容を変えれば良い。この場合においても、デジ
タル出力信号のまるめ部分の帰還するデータ長を任意に
設定することができ、しかも直列にビットシフトするビ
ット数は従来と同じあるため、タイミングを変えずにす
むという効果を持つ。本発明を２次／２次のコンビナト
リアル型ＲＤＦに適用した他の実施例を第４図で説明す
る。
図において第１図と同一番号は同一物を示す。その他、
３８は遅延レジスタ、３９は追加された第２のＲＯＭ、
３７は信号切換用ゲートである。本実施例は、帰還デー
タ長を１ビット長くするものである。第１図で説明した
従釆のコンビナトリアル型ＲＤＦでは最初のクロツクで
ＲＯＭ出力のｍ‐１をＡＬＵ５の入力端子Ｂに入力する
が、他の入力端子Ａには何の入力も加えていなかった。
３８は遅延レジスタ、３９は追加された第２のＲＯＭ、
３７は信号切換用ゲートである。本実施例は、帰還デー
タ長を１ビット長くするものである。第１図で説明した
従釆のコンビナトリアル型ＲＤＦでは最初のクロツクで
ＲＯＭ出力のｍ‐１をＡＬＵ５の入力端子Ｂに入力する
が、他の入力端子Ａには何の入力も加えていなかった。
そこで、この時点にのｍを入力してやれば、帰還データ
のデータ長は１ビット長くしたことになる。これを行な
うにはＬＡＴＣＨ６から出力される最終出力のうちレジ
スタ７に入力されないデータｙ坪−，を取り出し、ｙｎ
‐，と同様に遅延レジスタ３８に加えｙご‐２を得、こ
れらをＲＯＭ３９に入力する。ＲＯＭ３９のデータは、
ＲＯＭ３４のデータのうちｙｎ−・，ｙｎ−２のみによ
るし′を書き込んでおく。すなわち、の′（ｙｎ−，，
ｙｎ−２）ニーｂ，ｙｎ−，一ｂ２ｙｎ−２．・‐‐‐
‐（１１）である。
のデータ長は１ビット長くしたことになる。これを行な
うにはＬＡＴＣＨ６から出力される最終出力のうちレジ
スタ７に入力されないデータｙ坪−，を取り出し、ｙｎ
‐，と同様に遅延レジスタ３８に加えｙご‐２を得、こ
れらをＲＯＭ３９に入力する。ＲＯＭ３９のデータは、
ＲＯＭ３４のデータのうちｙｎ−・，ｙｎ−２のみによ
るし′を書き込んでおく。すなわち、の′（ｙｎ−，，
ｙｎ−２）ニーｂ，ｙｎ−，一ｂ２ｙｎ−２．・‐‐‐
‐（１１）である。
ＲＯＭ３９の出力は最初のクロック時点のみ功換ゲート
３７によってＡＬＵ３５の入力端子Ａに加えられる。次
のクロック時点ではゲート３７はラッチ６からの信号を
ＡＬＵ５に加えるよう切換えられる。こうしてＡＬＵ５
に得られる最終出力はｎｎ−１ ｙｎニ−の０ 十 Ｚ ２‐ｊのｊ＋２‐ｍのｌｊ＝１
ｍ＝−ｙ８十 Ｚ ２‐ｊｙ去 ………（１２）
ｊ〒１ただし、 ｙ史＝−ｑ治−，一ｂかご‐２ である。
３７によってＡＬＵ３５の入力端子Ａに加えられる。次
のクロック時点ではゲート３７はラッチ６からの信号を
ＡＬＵ５に加えるよう切換えられる。こうしてＡＬＵ５
に得られる最終出力はｎｎ−１ ｙｎニ−の０ 十 Ｚ ２‐ｊのｊ＋２‐ｍのｌｊ＝１
ｍ＝−ｙ８十 Ｚ ２‐ｊｙ去 ………（１２）
ｊ〒１ただし、 ｙ史＝−ｑ治−，一ｂかご‐２ である。
となり、クロックレートを変えずに帰還データ長は１ビ
ット長くすることができる。
ット長くすることができる。
また、遅延レジスタ３８は１ビットでよく、ＲＯＭ３′
９も容量は小さいので本実施例による構成素子数の増加
は少なくてすむ。第５図に本発明によるさらに他の実施
例を示す。
９も容量は小さいので本実施例による構成素子数の増加
は少なくてすむ。第５図に本発明によるさらに他の実施
例を示す。
この実施例は、コンビナトリァル型ではなく掛算器を用
いた２次のＲＤＦに本発明を実施した例である。図にお
いて４１，４２は遅延レジスタ、４３，４４は係数掛算
器、４４，４５，４６は加算器、４７，４８は本発明に
より追加した遅延レジスタ、４９，４１川ま係数掛算器
、４１１，４１２，４１３，４１４は加算器である。構
成要素４１〜４６によって従来の２次のＲＤＦを構成し
ている。レジスタ４１，４２のビット長をｍとすると、
係数１ビットを掛けた演算結果は（ｍ＋１）ビットとな
り、ｍビットのレジスタに入力しされない。そこで、ま
るめられたデータを保持し遅延するレジスタ４７，４８
を設け、並列に動作させる。これらは演算結果の下位ビ
ットに対して上位ビットと同様の演算（係数の頚算と加
算）を行ない、その結果に桁上りが生じると、加算器４
１４に加える。こうして、クロツクレートを変更せずに
、帰還レジスタ（遅延要素）のデータ長を長くすること
ができる。なお、遅延レジス夕４７，４８のビット長は
ｍビットにする必要はなく、まるめ雑音を小さくしたい
だけ用意すればよい。＜まとめ＞ ．以上、詳述したように、従来回路構成でまるめ雑音の
低下をはかる場合、クロツクを２のべきからはずすか、
あるいは倍のクロツクにしなければならず、こうすると
、入力側データのクロックあるいはＤＦの外部接続装置
のクロックと異なってくるため、クロック変換器が必要
となること、又は出力側のハード量を大きくしなければ
ならないなどの欠点があるのに対し、本発明では全く上
述した欠点を生じることなくまるめ雑音の低下をはかる
ことができ、きわめて有効である。
いた２次のＲＤＦに本発明を実施した例である。図にお
いて４１，４２は遅延レジスタ、４３，４４は係数掛算
器、４４，４５，４６は加算器、４７，４８は本発明に
より追加した遅延レジスタ、４９，４１川ま係数掛算器
、４１１，４１２，４１３，４１４は加算器である。構
成要素４１〜４６によって従来の２次のＲＤＦを構成し
ている。レジスタ４１，４２のビット長をｍとすると、
係数１ビットを掛けた演算結果は（ｍ＋１）ビットとな
り、ｍビットのレジスタに入力しされない。そこで、ま
るめられたデータを保持し遅延するレジスタ４７，４８
を設け、並列に動作させる。これらは演算結果の下位ビ
ットに対して上位ビットと同様の演算（係数の頚算と加
算）を行ない、その結果に桁上りが生じると、加算器４
１４に加える。こうして、クロツクレートを変更せずに
、帰還レジスタ（遅延要素）のデータ長を長くすること
ができる。なお、遅延レジス夕４７，４８のビット長は
ｍビットにする必要はなく、まるめ雑音を小さくしたい
だけ用意すればよい。＜まとめ＞ ．以上、詳述したように、従来回路構成でまるめ雑音の
低下をはかる場合、クロツクを２のべきからはずすか、
あるいは倍のクロツクにしなければならず、こうすると
、入力側データのクロックあるいはＤＦの外部接続装置
のクロックと異なってくるため、クロック変換器が必要
となること、又は出力側のハード量を大きくしなければ
ならないなどの欠点があるのに対し、本発明では全く上
述した欠点を生じることなくまるめ雑音の低下をはかる
ことができ、きわめて有効である。
第１図、第２図は従来の説明図、第３，４，５図は本発
明の実施例図である。 第７図 多Ｚ隣 多〆図 多イ側 多Ｊ図
明の実施例図である。 第７図 多Ｚ隣 多〆図 多イ側 多Ｊ図
Claims (1)
- 【特許請求の範囲】 １ デジタル入出力信号が直列である巡回型のデジタル
フイルタにおいて、遅延されたデジタル出力信号を帰還
させると同時に、上記デジタル出力信号のまるめられた
部分の最も大きい桁から少なくとも一部の信号を遅延し
て並列に帰還させる巡回型のデジタル・フイルタ。 ２ ｍビツトの上記デジタル入力信号と、所定の遅延量
を与えられた、上記デジタルフイルタのｍビツトの上記
デジタル出力信号が少なくとも入力され、入力された各
信号に各ビツト毎に上記デジタル・フイルタの特性に応
じた重み係数を乗じて加算する演算手段と、該演算手段
の出力中、上位ｍビツトの信号が上記デジタル出力信号
となる巡回型のデジタルフイルタにおいて、上記演算手
段の出力中、上位ｍビツトの信号を除いた信号（上記ま
るめられた部分）の最も大きい桁から少なくとも一部の
信号を遅延して、上記デジタル出力信号に並列に、上記
加算手段に入力する特許請求の範囲第１項記載の巡回型
のデジタル・フイルタ。 ３ 少なくとも上記デジタル入力信号と、所定の遅延量
を与えられた上記デジタル出力信号と、所定の遅延量を
与えられた、上記まるめられた部分の最も大きい桁から
少なくとも一部の信号とがアドレス信号となり、上記デ
ジタル・フイルタの特性に応じた記憶内容を出力する記
憶手段と、該記憶手段の出力とそれ自身の１ビツト前の
出力信号とを加算する演算回路と、該演算回路の出力を
各ビツト毎に一時記憶する手段と、該一時記憶手段の出
力を並列直列変換する手段とから上記演算手段を構成し
た特許請求の範囲第２項記載の巡回型のデジタル・フイ
ルタ。 ４ 上記演算手段に所定の遅延量を与えられたｍビツト
の上記デジタル入力信号を入力する特許請求の範囲第２
項記載の巡回型のデジタルフイルタ。 ５ 上記記憶手段のアドレス信号として、所定の遅延量
を与えられた上記デジタル入力信号をも用いる特許請求
の範囲第３項記載の巡回型のデジタル・フイルタ。 ６ 上記記憶手段がＲＯＭ（Ｒｏａｄ ＯｎｌｙＭｅｍ
ｏｒｙ）である特許請求の範囲第３項、又は第５項記載
の巡回型のデジタル・フイルタ。 ７ 上記所定の遅延量を与える手段としてシフトレジス
タを用いる特許請求の範囲第２項、第３項、第４項、第
５項、又は第６項記載の巡回型のデジタル・フイルタ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53015397A JPS6034853B2 (ja) | 1978-02-15 | 1978-02-15 | デジタルフイルタ |
| CA311,310A CA1098971A (en) | 1978-02-15 | 1978-09-14 | Recursive-type digital filter |
| SE7810178A SE437447B (sv) | 1978-02-15 | 1978-09-28 | Rekursivt digitalt filter |
| US06/172,947 US4337518A (en) | 1978-02-15 | 1980-07-28 | Recursive-type digital filter with reduced round-off noise |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53015397A JPS6034853B2 (ja) | 1978-02-15 | 1978-02-15 | デジタルフイルタ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7398679A Division JPS5523088A (en) | 1979-06-14 | 1979-06-14 | Production of calcium sodium silicate |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54109354A JPS54109354A (en) | 1979-08-27 |
| JPS6034853B2 true JPS6034853B2 (ja) | 1985-08-10 |
Family
ID=11887588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53015397A Expired JPS6034853B2 (ja) | 1978-02-15 | 1978-02-15 | デジタルフイルタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4337518A (ja) |
| JP (1) | JPS6034853B2 (ja) |
| CA (1) | CA1098971A (ja) |
| SE (1) | SE437447B (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2495857B1 (fr) * | 1980-08-27 | 1987-11-27 | Petit Jean | Filtre numerique recursif de surechantillonnage en arithmetique distribuee |
| FR2489554B1 (fr) * | 1980-08-27 | 1986-10-31 | Petit Jean | Circuit de traitement numerique en arithmetique distribuee utilisant des multiplexeurs a l'entree d'une memoire |
| GB2108736B (en) * | 1981-10-27 | 1984-12-12 | Standard Telephones Cables Ltd | Sum of products multiplier |
| US4561065A (en) * | 1982-02-23 | 1985-12-24 | Tokyo Shibaura Denki Kabushiki Kaisha | Arithmetic processing device using sampled input data and several previous output data |
| US4573135A (en) * | 1983-04-25 | 1986-02-25 | Rca Corporation | Digital lowpass filter having controllable gain |
| US4817025A (en) * | 1984-02-03 | 1989-03-28 | Sharp Kabushiki Kaisha | Digital filter |
| US4803684A (en) * | 1984-02-07 | 1989-02-07 | Canon Kabushiki Kaisha | Apparatus for data error correction using rounding technique |
| JPS6153839A (ja) * | 1984-08-23 | 1986-03-17 | Sony Corp | 波形整形装置 |
| US4727506A (en) * | 1985-03-25 | 1988-02-23 | Rca Corporation | Digital scaling circuitry with truncation offset compensation |
| US4694342A (en) * | 1986-05-01 | 1987-09-15 | Eastman Kodak Company | Spatial filter useful for removing noise from video images and for preserving detail therein |
| JP2675010B2 (ja) * | 1986-08-29 | 1997-11-12 | 株式会社日立製作所 | 情報処理装置 |
| DE3719581A1 (de) * | 1987-06-12 | 1988-12-29 | Broadcast Television Syst | Digitaler abtastregler |
| US5025257A (en) * | 1988-06-10 | 1991-06-18 | General Electric Company | Increased performance of digital integrated circuits by processing with multiple-bit-width digits |
| US5034909A (en) * | 1988-06-10 | 1991-07-23 | General Electric Company | Digit-serial recursive filters |
| US4980849A (en) * | 1989-02-28 | 1990-12-25 | Raytheon Company | Method and apparatus for autoregressive model simulation |
| JPH0377418A (ja) * | 1989-08-18 | 1991-04-03 | Mitsubishi Electric Corp | ディジタルフィルタ |
| US5317755A (en) * | 1991-04-10 | 1994-05-31 | General Electric Company | Systolic array processors for reducing under-utilization of original design parallel-bit processors with digit-serial processors by using maximum common divisor of latency around the loop connection |
| DE4211315C2 (de) * | 1992-04-04 | 1994-05-19 | Ant Nachrichtentech | Verfahren zur Vergrößerung des Nutz-Rauschsignal-Abstandes in Systemen zur digitalen Signalverarbeitung |
| US5355329A (en) * | 1992-12-14 | 1994-10-11 | Apple Computer, Inc. | Digital filter having independent damping and frequency parameters |
| US5444639A (en) * | 1993-09-07 | 1995-08-22 | Rockwell International Corporation | Angular rate sensing system and method, with digital synthesizer and variable-frequency oscillator |
| US6643323B1 (en) * | 2000-02-02 | 2003-11-04 | Texas Instruments Incorporated | Digital filtering method |
| JP6780522B2 (ja) * | 2017-01-31 | 2020-11-04 | 株式会社島津製作所 | 材料試験機 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2118410A5 (ja) * | 1970-12-17 | 1972-07-28 | Ibm France | |
| NL169535C (nl) * | 1974-11-14 | 1982-07-16 | Philips Nv | Digitale signaalbewerkingsinrichting met gestuurde kwantisering. |
| US3982112A (en) * | 1974-12-23 | 1976-09-21 | General Electric Company | Recursive numerical processor |
-
1978
- 1978-02-15 JP JP53015397A patent/JPS6034853B2/ja not_active Expired
- 1978-09-14 CA CA311,310A patent/CA1098971A/en not_active Expired
- 1978-09-28 SE SE7810178A patent/SE437447B/sv not_active IP Right Cessation
-
1980
- 1980-07-28 US US06/172,947 patent/US4337518A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| SE437447B (sv) | 1985-02-25 |
| SE7810178L (sv) | 1979-08-16 |
| JPS54109354A (en) | 1979-08-27 |
| CA1098971A (en) | 1981-04-07 |
| US4337518A (en) | 1982-06-29 |
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