DE3719581A1 - Digitaler abtastregler - Google Patents
Digitaler abtastreglerInfo
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Description
Die Erfindung geht aus von einem digitalen Abtastregler nach
der Gattung des Hauptanspruchs.
Die Übertragungsfunktion eines Reglers wird bei digitalen
Abtastreglern von Regelalgorithmen gebildet, deren Anwendung
häufig einen erheblichen Rechenaufwand bedeutet. So ist
beispielsweise der Regelalgorithmus eines PID-Reglers:
u(k) = u(k-1)+q₀e(k)+q₁e(k-1)+q₂e(k-2).
Dabei bedeuten:
u die Stellgröße; e die Regelabweichung; q 0, q 1 und q 2 die das Regelverhalten bestimmenden Koeffizienten. (k) bezeichnet den derzeitigen, (k-1) den vorangegangenen und (k-2) den vor-vorangegangenen Abtastzeitpunkt.
u die Stellgröße; e die Regelabweichung; q 0, q 1 und q 2 die das Regelverhalten bestimmenden Koeffizienten. (k) bezeichnet den derzeitigen, (k-1) den vorangegangenen und (k-2) den vor-vorangegangenen Abtastzeitpunkt.
Bei bekannten Abtastreglern werden derartige Algorithmen mit
Hilfe von Mikroprozessoren realisiert. Hierzu wird jedoch
eine in vielen Fällen zu lange Rechenzeit benötigt.
Der erfindungsgemäße digitale Abtastregler mit den
kennzeichnenden Merkmalen des Hauptanspruchs hat
demgegenüber den Vorteil, daß er bei hohen Abtastfrequenzen
verwendet werden kann und außerdem in wirtschaftlicher Weise
herzustellen ist.
Durch die in den Unteransprüchen aufgeführten Maßnahmen sind
vorteilhafte Weiterbildungen und Verbesserungen der im
Hauptanspruch angegebenen Erfindung möglich.
Insbesondere ermöglichen Weiterbildungen eine einfache
Änderung der Regelparameter durch Eingabe eines oder
mehrerer Signale.
Eine andere Weiterbildung ermöglicht in einfacher Weise eine
Multiplex-Anwendung eines erfindungsgemäßen digitalen
Abtastreglers.
Ausführungsbeispiele der Erfindung sind in der Zeichnung an
Hand mehrerer Figuren dargestellt und in der nachfolgenden
Beschreibung näher erläutert. Es zeigt:
Fig. 1 ein Blockschaltbild eines ersten
Ausführungsbeispiels,
Fig. 2 ein etwas detaillierteres Blockschaltbild eines
zweiten Ausführungsbeispiels,
Fig. 3 Zeitdiagramme von Impulsen und Signalen, welche bei
dem in Fig. 2 dargestellten Ausführungsbeispiel
auftreten und
Fig. 4 eine Tabelle zur Darstellung der einzelnen
Rechenschritte.
Gleiche Teile sind in den Figuren mit gleichen Bezugszeichen
versehen.
Das in Fig. 1 als Blockschaltbild dargestellte
Ausführungsbeispiel wird im folgenden im Zusammenhang mit
Fig. 1 nur kurz erläutert, während eine genauere
Beschreibung der Erfindung im Zusammenhang mit dem
Ausführungsbeispiel nach den Fig. 2 und 3 erfolgt. Dem
Eingang 1 wird die Regelabweichung in Form eines 8 Bit
breiten digitalen Signals zugeführt. Im Eingangsspeicher 2
werden zwei aufeinander folgende Werte der Regelabweichung
gespeichert, so daß zwei Werte gleichzeitig zur Verfügung
stehen. Diese Werte werden nacheinander Adresseneingängen
eines EPROMs 3 zugeführt, wobei zwei weitere Binärstellen
von der Steuerlogik hinzugefügt werden. Diese Binärstellen
beinhalten die Information, mit welchem Koeffizienten der
jeweilige Wert zu multiplizieren ist. Entsprechend der
jeweiligen Adresse wird dann das Produkt vom EPROM 3
ausgegeben, wobei zur Erzielung einer entsprechenden
Genauigkeit die Produkte 16-stellig vorliegen. Mit Hilfe
eines Addierers 4 wird der jeweilige Summand zu dem Inhalt
des Arbeitsspeichers 5 hinzuaddiert. Ist dieses für alle
Summanden erfolgt, so wird das Ergebnis in einen
Arbeitsspeicher 6 eingeschrieben, an dessen Ausgang die
Stellgröße abnehmbar ist. Die zeitliche Steuerung wird von
einer Steuerlogik 8 durchgeführt, die von einem bei 9
zugeführten Abtastimpuls synchronisiert wird.
Gegenüber dem in Fig. 1 dargestellten Ausführungsbeispiel
können mit dem Regler gemäß Fig. 2 im Multiplexbetrieb zwei
Funktionen ausgeführt werden. Außerdem sind in Fig. 2
einzelne in Fig. 1 dargestellte Funktionsblöcke in kleinere
Funktionseinheiten aufgeteilt. Den Eingängen 11, 12 wird je
ein 8-Bit-Signal EA, EB, welches eine Regelabweichung
dargestellt, zugeführt. Parallel zu jedem dieser Signale
erfolgt ein Abtastimpuls A bzw. B, der synchron mit dem
Abtastwort auftritt. Für die bei 11 zugeführten Daten EA
sind hintereinander zwei Register 13, 14 vorgesehen, wobei
der Ausgang des ersten Registers 13 über eine Treiberstufe
15 mit einem sogenannten Tristate-Ausgang an den Ausgang des
Registers 14 und damit an die Adresseneingänge A 7 bis A 0 des
EPROMs 16 angeschlossen ist.
Für die dem Eingang 12 zugeführten Daten EB sind ebenfalls
zwei Register 17, 18 und ein Treiber 19 vorgesehen. Die
Steuerlogik 8 (Fig. 1) enthält ein Flip-Flop 20, dessen
Zustand in Abhängigkeit vom Auftreten der Abtastimpulse A
bzw. B gesetzt wird. Das Flip-Flop 20 startet einen
Start-Stop-Oszillator 21, der einen für die Verarbeitung
innerhalb des Reglers erforderlichen Abtasttakt erzeugt.
Dieser Takt sowie ein Ausgangssignal des Flip-Flops 20
werden einem Impulsgenerator 22 zugeführt, der die im
Zusammenhang mit Fig. 3 noch näher erläuterten Impulse
erzeugt. Unter anderem werden für die Register 14, 18 und
die Treiber 15 und 19 Auslesesignale erzeugt. Dabei wird das
zuerst eingetroffene Signal EA bzw. EB zunächst und danach
das später eingetroffene Signal abgearbeitet.
Das Diagramm in Fig. 3 zeigt in den Zeilen a) und b)
Abtastimpulse A und B. Da der Abtastimpuls B später als der
Abtastimpuls A auftritt, wird der Oszillator (Fig. 2) vom
Abtastimpuls A angestoßen und vollführt gemäß den Zeilen c)
und d) vier Schwingungen mit einer gegenüber der
Abtastfrequenz, welche den bei 11 und 12 zugeführten
Eingangssignalen zugrundeliegt, wesentlich höheren Frequenz.
Der Impulsgenerator 22 besteht im wesentlichen aus Zähl- und
Verknüpfungsschaltungen, mit deren Hilfe aus den
Ausgangsimpulsen des Oszillators 21 und des Flip-Flops 22
die in Fig. 3 dargestellten Impulse abgeleitet werden. Dabei
aktiviert der in Zeile e) als A/B-Selekt bezeichnete Impuls
die jeweils für die Eingangssignale EA und EB getrennt
vorhandenen Teile der Schaltung nach Fig. 2.
Die in den Zeilen f) und g) dargestellten Signale bilden
jeweils zwei Stellen A 8, A 9 der Adressen des EPROMs 16, mit
denen der jeweilige Koeffizient ausgewählt wird. Die in den
Zeilen h) und i) sowie m) und n) dargestellten Signale E 0 A,
E 1 A, E 0 B und E 1 B steuern die Ausgabe der Daten aus den
Registern 14 und 18 und den Treibern 15 und 19.
Die Ausgabedaten des EPROMs 16 werden einem 16-Bit-Addierer
23 zugeführt, dessen anderer Eingang mit Ausgängen zweier
Arbeitsspeicher 24, 25 verbunden ist, die mit dem Addierer
26 je einen Akkumulator bilden. Jeweils ein Arbeitsspeicher
ist für eines der Eingangssignale EA, EB vorgesehen.
Zwischen dem Ausgang des 16-Bit-Addierers 23 und den
Eingängen der Arbeitsspeicher ist ein Umschalter 26
vorgesehen, der von einem Überlaufdetektor 27 gesteuert
wird. Der Überlaufdetektor 27 steuert sowohl bei einem
Überlauf als auch bei einem Unterschreiten des für den
Addierer vorgesehenen Wertebereichs den Umschalter in die
obere, gestrichelt dargestellte Position. Entsprechend den
Über- bzw. Unterschreiten des vorgegebenen Wertebereichs
wird der obere bzw. untere Grenzwert dann über den Schalter
26 zu einem Eingang der Arbeitsspeicher 24, 25 geführt. Für
jede der Stellgrößen ist ein Ausgangsregister 28, 29
vorgesehen.
Die Arbeitsspeicher 24, 25 werden mit denen in Zeilen k) und
o) dargestellten Signalen CLK ACCU A und CLK ACCU B
getaktet. Den Ausgangsregistern 28, 29 werden die in den
Zeilen l) und p) dargestellten Impulse als Taktsignal
zugeführt.
Rechenschritte sind in Fig. 3 durch Pfeile gekennzeichnet.
Bevor jedoch weiter auf die Funktion der Schaltung nach Fig.
2 eingegangen wird, wird auf zwei Vier-Bit-Register 30, 31
hingewiesen, deren Ausgänge mit Adresseneingängen A 10 bis
A 13 des EPROMs 16 verbunden sind. Über diese Eingänge können
verschiedene Kennlinien des Reglers angewählt werden, wobei
für die Eingangssignale EA bzw. EB jeweils ein
Vier-Bit-Register vorgesehen ist, welchen von Eingängen 32,
33 der Kennlinie entsprechende Daten zugeführt werden. Zur
Ausgabe derjenigen Werte für die Adressenstellen A 10 bis
A 13, welche zu dem jeweiligen Eingangssignal EA bzw. EB
gehören, werden die Register 30, 31 mit dem Signal
A/B-Selekt gesteuert.
Da der Abtastimpuls A (Fig. 3) vor dem Abtastimpuls B
auftritt, wird zunächst das Eingangssignal A bearbeitet.
Deshalb springt A/B-Selekt auf 1 und die Impulse A 8, A 9 und
E 0 A und E 1 A werden gebildet. E 0 A und E 1 A bewirken das
Zuführen der aufeinander folgenden Abtastwerte vom Register
14 und vom Treiber 15 zu den Adresseneingängen des EPROMs
16. Der jeweils dadurch aus dem EPROM 16 ausgelesene Summand
wird über den Addierer 23 und den Umschalter 26 zum Eingang
des Arbeitsspeichers 24 geleitet. Zu dieser Zeit erhält
jedoch nur der Arbeitsspeicher 24 Taktimpulse. Zum Zeitpunkt
T 1, also an der Vorderflanke des ersten Taktimpulses wird
zum bisherigen Akkumulatorinhalt der soeben gebildete
Summand Q 0 E(K) hinzuaddiert. Bei T 2 wird gemäß Zeile l)
der Fig. 3 das Ausgangsregister 28 getaktet und somit der
Inhalt des Arbeitsspeichers in das Ausgangsregister
übernommen.
Bei der folgenden positiven Flanke (T 3) des Taktimpulses für
den Arbeitsspeicher 24 wird dem Akkumulatorinhalt nichts
hinzugefügt, wenn aus dem EPR0M der Wert 00H unter der durch
die Adressenstellen A 8 und A 9 gekennzeichneten Adresse
ausgelesen wird. In diesem Fall wird im Zusammenhang mit den
weiteren Rechenschritten ein Integralverhalten gebildet.
Wird jedoch aus dem Register 30 ein Signal FFH aus dem EPROM
ausgelesen, so wird der Inhalt des Arbeitsspeichers zu 0
gesetzt, was ein Proportionalverhalten zur Folge hat.
Zu Beginn des vierten Taktimpulses (T 4) wird der nächste
Summand zu dem bisherigen Akkumulatorinhalt addiert und bei
T 5 erfolgt die Addition des dritten Summanden. Sind diese
Schritte abgearbeitet, so erfolgt die Berechnung der
Stellgröße nach dem Eingangssignal EB.
In Fig. 4 sind die einzelnen Rechenschritte tabellarisch
zusammengestellt. Dabei bedeutet ACCU der Inhalt des
Arbeitsspeichers. Die weiteren Formelzeichen sind in der
Beschreibungseinleitung erklärt.
Claims (8)
1. Digitaler Abtastregler, welchem Abtastwerte
darstellende digitale Eingangssignale zuführbar sind und
dessen Ausgangssignale der jeweiligen Summe aus mehreren mit
Koeffizienten bewerteten Abtastwerten und gegebenenfalls des
Wertes des vorausgegangenen Ausgangssignals entsprechen,
dadurch gekennzeichnet, daß die Bewertung mit den
Koeffizienten mit Hilfe einer gespeicherten Tabelle
durchgeführt wird und daß die Summenbildung sequentiell mit
Rechenschaltungen erfolgt.
2. Digitaler Abtastregler nach Anspruch 1, gekennzeichnet
durch einen Eingangsspeicher (2) für mehrere Abtastwerte,
einen nur Nur-Lese-Speicher (PR0M, EPR0M (3)), dessen
Adresseneingänge mindestens teilweise an den
Eingangsspeicher (2) angeschlossen sind und in welchem unter
Adressen, welche mindestens aus den Werten des
Eingangssignals bestehen, Produkte aus den Abtastwerten des
Eingangssignals und den Koeffizienten abgelegt sind, einen
Addierer (4), dessen Eingang mit dem Ausgang des
Nur-Lese-Speichers (3) verbunden ist, einen Arbeitsspeicher
(5), der ausgangsseitig an den Addierer (4) angeschlossen
ist und einen dem Arbeitsspeicher nachgeschalteten
Ausgangsspeicher (6).
3. Digitaler Abtastregler nach Anspruch 2, dadurch
gekennzeichnet, daß der Ausgang des Arbeitsspeichers (5) mit
einem weiteren Eingang des Addierers (4) verbunden ist.
4. Digitaler Abtastregler nach einem der Ansprüche 2 oder
3, dadurch gekennzeichnet, daß die Adressen weitere
Binärstellen umfassen, welche kennzeichnen, mit welchem
Koeffizienten der jeweilige Abtastwert zu multiplizieren
ist.
5. Digitaler Abtastregler nach Anspruch 4, dadurch
gekennzeichnet, daß im Nur-Lese-Speicher (3) unter weiteren
Adressen Informationen abgelegt sind, welche zur Steuerung
des Addierers (4) und/oder des Arbeitsspeichers (5)
vorgesehen sind.
6. Digitaler Abtastregler nach Anspruch 5, dadurch
gekennzeichnet, daß die weiteren Informationen ein Löschen
des Arbeitsspeichers (5) bewirken.
7. Digitaler Abtastregler nach einem der Ansprüche 4 bis
6, dadurch gekennzeichnet, daß im Nur-Lese-Speicher (3) die
Produkte für verschiedene Werte der Koeffizienten abgelegt
sind und daß zum Auslesen der auf den verschiedenen Werten
der Koeffizienten beruhenden Produkte die Adressen weitere
Binärstellen aufweisen.
8. Digitaler Abtastregler nach einem der Ansprüche 2 bis
7, dadurch gekennzeichnet, daß mehreren Eingangssignalen je
ein Eingangsspeicher (13, 14; 17, 18), ein Arbeitsspeicher
(24, 25) und ein Ausgangsregister (28, 29) zugeordnet ist
und daß der Nur-Lese-Speicher (16) und der Addierer (23)
sequentiell betrieben werden.
Priority Applications (3)
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DE19873719581 DE3719581A1 (de) | 1987-06-12 | 1987-06-12 | Digitaler abtastregler |
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ID=6329530
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D2 | Grant after examination | ||
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8327 | Change in the person/name/address of the patent owner |
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