DE3719581C2 - - Google Patents

Description

Die Erfindung geht aus von einem digitalen Abtastregler mit einer Einrichtung zur Berechnung eines Regel-Algorithmus der PID-Funktion u(k)=u(k-1)+q₀e(k)+q₁e(k-1)+q₂(k-2).

Ein derartiger Regel-Algorithmus ist aus dem Buch von Rolf Isermann "Digitale Regelsysteme", Springer-Verlag, Berlin, Heidelberg, New York 1977, Seiten 48 und 49, bekannt. In diesem auch als PID-Stellungs-Algorithmus bezeichneten Regel-Algorithmus ist u eine Stellgröße, e eine Regelabweichung, q₀ ein Proportionalanteil, q₁ ein Integralanteil, q₂ ein Differentialanteil, (k) ein derzeitiger, (k-1) ein vorangegangener und (k-2) ein vor-vorangegangener Abtastzeitpunkt.

Bei bekannten Abtastreglern werden Algorithmen mit Hilfe von Mikro-Prozessoren abgearbeitet. Da jedoch die Struktur eines Regel-Algorithmus, insbesondere die des bekannten PID-Stellungs-Algorithmus, relativ kompliziert ist, verursacht der erforderliche Rechenaufwand in vielen Fällen zu lange Rechenzeit.

Aus der DE 21 35 045 B2 ist eine Anordnung zur digitalen Regelung einer Regelstrecke mit einem digitalen Regler bekannt, der mit einer bestimmten einstellbaren Tastfrequenz die Ist-Werte der Regelstrecke über einen Analog/Digital-Wandler abtastet und mit Hilfe von vorgegebenen Soll-Werten in einem digitalen Regler Steuersignale ermittelt, die über einen Digital/Analog-Wandler den Stellgliedern der Regelstrecke zugeführt werden. Die Anordnung weist einen digitalen Rechner mit einem Akkumulator auf, dem die abgetasteten Ist-Wert-Signale über einen Multiplexer und bestimmte, auf die Regelstrecke abgestimmte Koeffizienten von einem Koeffizienten-Speicher zugeleitet sind. Die in dem Akkumulator innerhalb eines Abtastintervalls nacheinander ermittelten und zwischengespeicherten Anteile der Steuersignale werden beim Vorliegen aller Signalanteile über den Multiplexer und den Digital/Analog-Wandler den Stellgliedern zugeführt. In dem digitalen Rechner ist ferner eine alle Bausteine des Reglers beeinflussende Steuereinheit vorgesehen, die die Abtastung der Ist-Werte und die Schrittfolge bei der Ermittlung der Steuersignale bestimmt. Diese bekannte Anordnung weist ebenfalls den Nachteil auf, daß der Regler aufgrund einer zu geringen Rechengeschwindigkeit den mit einer hohen Datenrate anliegenden Abtastwerten nicht folgen kann.

Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, bei einem digitalen Abtastregler mit einer Einrichtung zur Berechnung einer Proportional-Integral-Differential-Übertragungsfunktion die Rechengeschwindigkeit zu erhöhen.

Diese Aufgabe wird durch im Anspruch 1 angegebener Merkmale gelöst.

Der erfindungsgemäße digitale Abtastregler hat den Vorteil, daß er bei hohen Abtastfrequenzen verwendet werden kann und außerdem in wirtschaftlicher Weise herzustellen ist.

Durch die in den Unteransprüchen aufgeführten Maßnahmen sind vorteilhafte Weiterbildungen und Verbesserungen des im Patentanspruch 1 angegebenen Abtastreglers möglich.

Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und in der nachfolgenden Beschreibung näher erläutert. Es zeigt

Fig. 1 ein Blockschaltbild eines ersten Ausführungsbeispiels,

Fig. 2 ein etwas detaillierteres Blockschaltbild eines zweiten Ausführungsbeispiels,

Fig. 3 Zeitdiagramme von Impulsen und Signalen, welche bei dem in Fig. 2 dargestellten Ausführungsbeispiel auftreten und

Fig. 4 eine Tabelle zur Darstellung der einzelnen Rechenschritte.

Gleiche Teile sind in den Figuren mit gleichen Bezugszeichen versehen.

Das in Fig. 1 als Blockschaltbild dargestellte Ausführungsbeispiel wird im folgenden im Zusammenhang mit Fig. 1 nur kurz erläutert, während eine genauere Beschreibung der Erfindung im Zusammenhang mit dem Ausführungsbeispiel nach den Fig. 2 und 3 erfolgt. Dem Eingang 1 wird die Regelabweichung in Form eines 8 Bit breiten digitalen Signals zugeführt. Im Eingangsspeicher 2 werden zwei aufeinander folgende Werte der Regelabweichung gespeichert, so daß zwei Werte gleichzeitig zur Verfügung stehen. Diese Werte werden nacheinander Adresseneingängen eines EPROMs 3 zugeführt, wobei zwei weitere Binärstellen von der Steuerlogik hinzugefügt werden. Diese Binärstellen beinhalten die Information, mit welchem Koeffizienten der jeweilige Wert zu multiplizieren ist. Entsprechend der jeweiligen Adresse wird dann das Produkt vom EPROM 3 ausgegeben, wobei zur Erzielung einer entsprechenden Genauigkeit die Produkte 16-stellig vorliegen. Mit Hilfe eines Addierers 4 wird der jeweilige Summand zu dem Inhalt des Arbeitsspeichers 5 hinzuaddiert. Ist dieses für alle Summanden erfolgt, so wird das Ergebnis in einen Arbeitsspeicher 6 eingeschrieben, an dessen Ausgang die Stellgröße abnehmbar ist. Die zeitliche Steuerung wird von einer Steuerlogik 8 durchgeführt, die von einem bei 9 zugeführten Abtastimpuls synchronisiert wird.

Gegenüber dem in Fig. 1 dargestellten Ausführungsbeispiel können mit dem Regler gemäß Fig. 2 im Multiplexbetrieb zwei Funktionen ausgeführt werden. Außerdem sind in Fig. 2 einzelne in Fig. 1 dargestellte Funktionsblöcke in kleinere Funktionseinheiten aufgeteilt. Den Eingängen 11, 12 wird je ein 8-Bit-Signal EA, EB, welches eine Regelabweichung dargestellt, zugeführt. Parallel zu jedem dieser Signale erfolgt ein Abtastimpuls A bzw. B, der synchron mit dem Abtastwort auftritt. Für die bei 11 zugeführten Daten EA sind hintereinander zwei Register 13, 14 vorgesehen, wobei der Ausgang des ersten Registers 13 über eine Treiberstufe 15 mit einem sogenannten Tristate-Ausgang an den Ausgang des Registers 14 und damit an die Adresseneingänge A7 bis A0 des EPROMs 16 angeschlossen ist.

Für die dem Eingang 12 zugeführten Daten EB sind ebenfalls zwei Register 17, 18 und ein Treiber 19 vorgesehen. Die Steuerlogik 8 (Fig. 1) enthält ein Flip-Flop 20, dessen Zustand in Abhängigkeit vom Auftreten der Abtastimpulse A bzw. B gesetzt wird. Das Flip-Flop 20 startet einen Start-Stop-Oszillator 21, der einen für die Verarbeitung innerhalb des Reglers erforderlichen Abtasttakt erzeugt. Dieser Takt sowie ein Ausgangssignal des Flip-Flops 20 werden einem Impulsgenerator 22 zugeführt, der die im Zusammenhang mit Fig. 3 noch näher erläuterten Impulse erzeugt. Unter anderem werden für die Register 14, 18 und die Treiber 15 und 19 Auslesesignale erzeugt. Dabei wird das zuerst eingetroffene Signal EA bzw. EB zunächst und danach das später eingetroffene Signal abgearbeitet.

Das Diagramm in Fig. 3 zeigt in den Zeilen a) und b) Abtastimpulse A und B. Da der Abtastimpuls B später als der Abtastimpuls A auftritt, wird der Oszillator (Fig. 2) vom Abtastimpuls A angestoßen und vollführt gemäß den Zeilen c) und d) vier Schwingungen mit einer gegenüber der Abtastfrequenz, welche den bei 11 und 12 zugeführten Eingangssignalen zugrundeliegt, wesentlich höheren Frequenz.

Der Impulsgenerator 22 besteht im wesentlichen aus Zähl- und Verknüpfungsschaltungen, mit deren Hilfe aus den Ausgangsimpulsen des Oszillators 21 und des Flip-Flops 22 die in Fig. 3 dargestellten Impulse abgeleitet werden. Dabei aktiviert der in Zeile e) als A/B-Selekt bezeichnete Impuls die jeweils für die Eingangssignale EA und EB getrennt vorhandenen Teile der Schaltung nach Fig. 2.

Die in den Zeilen f) und g) dargestellten Signale bilden jeweils zwei Stellen A8, A9 der Adressen des EPROMs 16, mit denen der jeweilige Koeffizient ausgewählt wird. Die in den Zeilen h) und i) sowie m) und n) dargestellten Signale E0A, E1A, E0B und E1B steuern die Ausgabe der Daten aus den Registern 14 und 18 und den Treibern 15 und 19.

Die Ausgabedaten des EPROMs 16 werden einem 16-Bit-Addierer 23 zugeführt, dessen anderer Eingang mit Ausgängen zweier Arbeitsspeicher 24, 25 verbunden ist, die mit dem Addierer 26 je einen Akkumulator bilden. Jeweils ein Arbeitsspeicher ist für eines der Eingangssignale EA, EB vorgesehen. Zwischen dem Ausgang des 16-Bit-Addierers 23 und den Eingängen der Arbeitsspeicher ist ein Umschalter 26 vorgesehen, der von einem Überlaufdetektor 27 gesteuert wird. Der Überlaufdetektor 27 steuert sowohl bei einem Überlauf als auch bei einem Unterschreiten des für den Addierer vorgesehenen Wertebereichs den Umschalter in die obere, gestrichelt dargestellte Position. Entsprechend den Über- bzw. Unterschreiten des vorgegebenen Wertebereichs wird der obere bzw. untere Grenzwert dann über den Schalter 26 zu einem Eingang der Arbeitsspeicher 24, 25 geführt. Für jede der Stellgrößen ist ein Ausgangsregister 28, 29 vorgesehen.

Die Arbeitsspeicher 24, 25 werden mit denen in Zeilen k) und o) dargestellten Signalen CLK ACCU A und CLK ACCU B getaktet. Den Ausgangsregistern 28, 29 werden die in den Zeilen l) und p) dargestellten Impulse als Taktsignal zugeführt.

Rechenschritte sind in Fig. 3 durch Pfeile gekennzeichnet. Bevor jedoch weiter auf die Funktion der Schaltung nach Fig. 2 eingegangen wird, wird auf zwei Vier-Bit-Register 30, 31 hingewiesen, deren Ausgänge mit Adresseneingängen A10 bis A13 des EPROMs 16 verbunden sind. Über diese Eingänge können verschiedene Kennlinien des Reglers angewählt werden, wobei für die Eingangssignale EA bzw. EB jeweils ein Vier-Bit-Register vorgesehen ist, welchen von Eingängen 32, 33 der Kennlinie entsprechende Daten zugeführt werden. Zur Ausgabe derjenigen Werte für die Adressenstellen A10 bis A13, welche zu dem jeweiligen Eingangssignal EA bzw. EB gehören, werden die Register 30, 31 mit dem Signal A/B-Selekt gesteuert.

Da der Abtastimpuls A (Fig. 3) vor dem Abtastimpuls B auftritt, wird zunächst das Eingangssignal A bearbeitet. Deshalb springt A/B-Selekt auf 1 und die Impulse A8, A9 und E0A und E1A werden gebildet. E0A und E1A bewirken das Zuführen der aufeinander folgenden Abtastwerte vom Register 14 und vom Treiber 15 zu den Adresseneingängen des EPROMs 16. Der jeweils dadurch aus dem EPROM 16 ausgelesene Summand wird über den Addierer 23 und den Umschalter 26 zum Eingang des Arbeitsspeichers 24 geleitet. Zu dieser Zeit erhält jedoch nur der Arbeitsspeicher 24 Taktimpulse. Zum Zeitpunkt T1, also an der Vorderflanke des ersten Taktimpulses wird zum bisherigen Akkumulatorinhalt der soeben gebildete Summand Q0E(K) hinzuaddiert. Bei T2 wird gemäß Zeile l) der Fig. 3 das Ausgangsregister 28 getaktet und somit der Inhalt des Arbeitsspeichers in das Ausgangsregister übernommen.

Bei der folgenden positiven Flanke (T3) des Taktimpulses für den Arbeitsspeicher 24 wird dem Akkumulatorinhalt nichts hinzugefügt, wenn aus dem EPR0M der Wert 00H unter der durch die Adressenstellen A8 und A9 gekennzeichneten Adresse ausgelesen wird. In diesem Fall wird im Zusammenhang mit den weiteren Rechenschritten ein Integralverhalten gebildet. Wird jedoch aus dem Register 30 ein Signal FFH aus dem EPROM ausgelesen, so wird der Inhalt des Arbeitsspeichers zu 0 gesetzt, was ein Proportionalverhalten zur Folge hat.

Zu Beginn des vierten Taktimpulses (T4) wird der nächste Summand zu dem bisherigen Akkumulatorinhalt addiert und bei T5 erfolgt die Addition des dritten Summanden. Sind diese Schritte abgearbeitet, so erfolgt die Berechnung der Stellgröße nach dem Eingangssignal EB.

In Fig. 4 sind die einzelnen Rechenschritte tabellarisch zusammengestellt. Dabei bedeutet ACCU der Inhalt des Arbeitsspeichers. Die weiteren Formelzeichen sind in der Beschreibungseinleitung erklärt.

Claims (6)

1. Digitaler Abtastregler mit einer Einrichtung zur Berechnung eines Regel-Algorithmus der PID-Funktion u(k) = u(k-1) + q₀e(k) + q₁e(k-1) + q₂(k-2),wobeiu eine Stellgröße,
e eine Regelabweichung,
q_n Regelkoeffizienten,
k ein derzeitiger,
k-1 ein vorangegangener und
k-2 ein vor-vorangegangener Abtastzeitpunkt ist,bei welcher die Einrichtung zur Bereichnung des Regel-Algorithmus aufweist:

• - einen Eingangsspeicher (2; 13, 17) zur Speicherung von digitalen Abtastwerten der Regelabweichung,
• - einen Nur-Lese-Speicher (3; 16), dessen Adreßeingänge mindestens teilweise an Ausgängen des Eingangsspeichers (2; 13, 17) angeschlossen sind, wobei aus dem Nur-Lese-Speicher (3; 16) unter Adressen Werte von Produkten lesbar sind, die aus den Abtastwerten der Regelabweichung und den Regelkoeffizienten gebildet sind, und
• - eine Addiereinrichtung (4, 5; 23, 24, 25) zur sequentiellen Addition der gebildeten Produktwerte, bestehend aus
  einem Addierer (4; 23) mit einem ersten und zweiten Eingang sowie einem Ausgang, wobei der erste Eingang mit einem Ausgang des Nur-Lese-Speichers (3; 16) verbunden ist, und
  einem Arbeitsspeicher (5; 24, 25), welcher eingangsseitig mit dem Ausgang des Addierers (4; 23) und ausgangsseitig mit dem zweiten Eingang des Addierers (4; 23) verbunden ist und an welchem nach Abschluß der sequentiellen Addition das Signal u(k) der PID-Funktion abnehmbar ist.

2. Digitaler Abtastregler nach Anspruch 1, dadurch gekennzeichnet, daß die Adressen des Nur-Lese-Speichers (3; 16) weitere Binärstellen umfassen, welche kennzeichnen, mit welchen Regel-Koeffizienten die Regelabweichung zu multiplizieren ist.

3. Digitaler Abtastregler nach Anspruch 2, dadurch gekennzeichnet, daß im Nur-Lese-Speicher (3; 16) unter weiteren Adressen Informationen abgelegt sind, welche zur Steuerung des Addierers (4; 23) und/oder des Arbeitsspeichers (5; 24, 25) vorgesehen sind.

4. Digitaler Abtastregler nach Anspruch 3, dadurch gekennzeichnet, daß die weiteren Informationen ein Löschen des Arbeitsspeichers (5; 24, 25) bewirken.

5. Digitaler Abtastregler nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, daß im Nur-Lese-Speicher (3; 16) die Produkte für verschiedene Werte der Regel-Koeffizienten abgelegt sind und daß zum Lesen der auf den verschiedenen Werten der Regel-Koeffizienten beruhenden Produkte die Adressen weitere Binärstellen aufweisen.

6. Digitaler Abtastregler nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet, daß mehreren digitalen Eingangssignalen je ein Eingangsspeicher (13, 14; 17, 18), ein Arbeitsspeicher (24, 25) und ein Ausgangsregister (28, 29) zugeordnet ist und daß der Nur-Lese-Speicher (16) und der Addierer (23) sequentiell betrieben werden.