JPH10161850A - 絶対値比較回路 - Google Patents
絶対値比較回路Info
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- JPH10161850A JPH10161850A JP8319655A JP31965596A JPH10161850A JP H10161850 A JPH10161850 A JP H10161850A JP 8319655 A JP8319655 A JP 8319655A JP 31965596 A JP31965596 A JP 31965596A JP H10161850 A JPH10161850 A JP H10161850A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/02—Comparing digital values
- G06F7/026—Magnitude comparison, i.e. determining the relative order of operands based on their numerical value, e.g. window comparator
Abstract
(57)【要約】
【課題】 ２の補数表現されたデータの絶対値を比較す
る場合、比較回路の他に１加算器が少なくとも２つ必要
となり、回路規模が大きくなってしまう。 【解決手段】 加算器１２と１つの１加算器３ａで絶対
値比較回路を構成する。加算器１２として、ＤＳＰやＣ
ＰＵのＡＬＵで用いられる加算器を共用してもよい。
る場合、比較回路の他に１加算器が少なくとも２つ必要
となり、回路規模が大きくなってしまう。 【解決手段】 加算器１２と１つの１加算器３ａで絶対
値比較回路を構成する。加算器１２として、ＤＳＰやＣ
ＰＵのＡＬＵで用いられる加算器を共用してもよい。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル信号の
絶対値比較回路に関し、特にマイクロプロセッサ、ディ
ジタルシグナルプロセッサ（ＤＳＰ）などに使用される
ものである。
絶対値比較回路に関し、特にマイクロプロセッサ、ディ
ジタルシグナルプロセッサ（ＤＳＰ）などに使用される
ものである。
【０００２】
【従来の技術】２つのデータの大きさを比較する場合、
それらのデータが正負の符号を持っているときには、絶
対値をとって比較することがある。例えば、音声データ
のピーク検出などの際にそうした処理をする必要が生じ
る。
それらのデータが正負の符号を持っているときには、絶
対値をとって比較することがある。例えば、音声データ
のピーク検出などの際にそうした処理をする必要が生じ
る。
【０００３】一般に符号付データの表現形式として２の
補数表現が採用されている。２の補数表現で表されたデ
ータの絶対値をとるには、データの符号ビットに応じ
て、まずデータ全体を論理反転し、その後最下位ビット
（ＬＳＢ）に１を加算する必要がある。すなわち、デー
タが負の数であれば自らの２の補数が絶対値となるか
ら、自らのデータ全体を論理反転し、論理反転したデー
タの最下位ビットに１を加える。データが正の数であれ
ばそのデータの値が絶対値となる。よって、絶対値の比
較を行うためには、比較を行うための演算回路の他に、
加算器を用意しなければならない。
補数表現が採用されている。２の補数表現で表されたデ
ータの絶対値をとるには、データの符号ビットに応じ
て、まずデータ全体を論理反転し、その後最下位ビット
（ＬＳＢ）に１を加算する必要がある。すなわち、デー
タが負の数であれば自らの２の補数が絶対値となるか
ら、自らのデータ全体を論理反転し、論理反転したデー
タの最下位ビットに１を加える。データが正の数であれ
ばそのデータの値が絶対値となる。よって、絶対値の比
較を行うためには、比較を行うための演算回路の他に、
加算器を用意しなければならない。
【０００４】よって、２の補数表現で表された値の絶対
値の比較を行うために、あらかじめ全てのデータの絶対
値を計算し、その後それらの値の比較を行う方法か、各
データの絶対値をそれぞれ計算しながら比較する方法が
用いられる。
値の比較を行うために、あらかじめ全てのデータの絶対
値を計算し、その後それらの値の比較を行う方法か、各
データの絶対値をそれぞれ計算しながら比較する方法が
用いられる。
【０００５】図５は、絶対値計算と比較演算とを同時に
実行する絶対値比較回路の従来例を示す。以下、同一の
構成要素には同一の符号を付し、説明を省略する。図５
において、Ｘ、Ｙはそれぞれ２の補数表現された多ビッ
トのデータを表す。また、データＸ、Ｙの符号ビットす
なわち最上位ビット（ＭＳＢ）をそれぞれａ，ｂと表
す。
実行する絶対値比較回路の従来例を示す。以下、同一の
構成要素には同一の符号を付し、説明を省略する。図５
において、Ｘ、Ｙはそれぞれ２の補数表現された多ビッ
トのデータを表す。また、データＸ、Ｙの符号ビットす
なわち最上位ビット（ＭＳＢ）をそれぞれａ，ｂと表
す。
【０００６】データ反転回路２ａのデータ入力端子には
データＸが供給され、制御端子には信号ａが供給され
る。データ反転回路２ａは、データＸが負の数の場合、
すなわち信号ａがハイレベルのとき、データＸを反転し
てデータＸ’を出力する。データＸが正の場合、すなわ
ち信号ａがローレベルのときは、データＸをそのままデ
ータＸ’として出力する。
データＸが供給され、制御端子には信号ａが供給され
る。データ反転回路２ａは、データＸが負の数の場合、
すなわち信号ａがハイレベルのとき、データＸを反転し
てデータＸ’を出力する。データＸが正の場合、すなわ
ち信号ａがローレベルのときは、データＸをそのままデ
ータＸ’として出力する。
【０００７】１加算器３ａのデータ入力端子にはデータ
Ｘ’が供給され、制御端子には信号ａが供給される。１
加算器３ａは、データＸが負の数の場合、すなわち信号
ａがハイレベルのときは、データＸ’の最下位ビットに
１を加算して、データＵとして出力する。データＸが正
の場合、すなわち信号ａがローレベルの時は、データ
Ｘ’をそのままデータＵとして出力する。
Ｘ’が供給され、制御端子には信号ａが供給される。１
加算器３ａは、データＸが負の数の場合、すなわち信号
ａがハイレベルのときは、データＸ’の最下位ビットに
１を加算して、データＵとして出力する。データＸが正
の場合、すなわち信号ａがローレベルの時は、データ
Ｘ’をそのままデータＵとして出力する。
【０００８】同様に、データＹの絶対値Ｖを求める回路
もデータ反転回路２ｂと１加算器３ｂから構成される。
データＵ及びデータＶは、符号なし比較回路（マグニチ
ュード・コンパレータ）１の入力端子にそれぞれ供給さ
れる。符号なし比較回路１は、データＵとデータＶとを
比較し、その結果をフラグＳＦとして出力する。フラグ
ＳＦは、例えば、Ｕ≧ＶのときＳＦ＝０であり、Ｕ＜Ｖ
のときＳＦ＝１である。
もデータ反転回路２ｂと１加算器３ｂから構成される。
データＵ及びデータＶは、符号なし比較回路（マグニチ
ュード・コンパレータ）１の入力端子にそれぞれ供給さ
れる。符号なし比較回路１は、データＵとデータＶとを
比較し、その結果をフラグＳＦとして出力する。フラグ
ＳＦは、例えば、Ｕ≧ＶのときＳＦ＝０であり、Ｕ＜Ｖ
のときＳＦ＝１である。
【０００９】図６は、図５に示したデータ反転回路２ａ
の回路例を示す。この回路は、データ幅が４ビットであ
る場合のものである。ｘ３〜ｘ０は順にデータＸの最上
位ビットから最下位ビットまでを表し、ｘ３’〜ｘ０’
は順にデータＸ’の最上位ビットから最下位ビットまで
を表す。
の回路例を示す。この回路は、データ幅が４ビットであ
る場合のものである。ｘ３〜ｘ０は順にデータＸの最上
位ビットから最下位ビットまでを表し、ｘ３’〜ｘ０’
は順にデータＸ’の最上位ビットから最下位ビットまで
を表す。
【００１０】図６に示すように、エクスクルシブオアゲ
ート４ａ〜４ｄの第１の入力端子には最上位ビットデー
タａが供給され、エクスクルシブオアゲート４ａ〜４ｄ
の第２の入力端子にはそれぞれｘ３〜ｘ０が供給され
る。エクスクルシブオアゲート４ａ〜４ｄの出力信号
は、それぞれｘ３’〜ｘ０’となる。
ート４ａ〜４ｄの第１の入力端子には最上位ビットデー
タａが供給され、エクスクルシブオアゲート４ａ〜４ｄ
の第２の入力端子にはそれぞれｘ３〜ｘ０が供給され
る。エクスクルシブオアゲート４ａ〜４ｄの出力信号
は、それぞれｘ３’〜ｘ０’となる。
【００１１】データ反転回路２ｂも図８に示した回路と
同様の回路である。図７は、図５に示した１加算器３ａ
の回路例を示す。この回路は、データ幅が４ビットであ
る場合のものである。図７において、５ａ〜５ｄはエク
スクルシブオアゲートを表し、６ａ〜６ｃはアンドゲー
トを表す。また、ｕ３〜ｕ０は順にデータＵの最上位ビ
ットから最下位ビットまでを表す。
同様の回路である。図７は、図５に示した１加算器３ａ
の回路例を示す。この回路は、データ幅が４ビットであ
る場合のものである。図７において、５ａ〜５ｄはエク
スクルシブオアゲートを表し、６ａ〜６ｃはアンドゲー
トを表す。また、ｕ３〜ｕ０は順にデータＵの最上位ビ
ットから最下位ビットまでを表す。
【００１２】図７に示すように、エクスクルシブオアゲ
ート５ｄ及びアンドゲート６ｃの第１の入力端子に信号
ａが供給され、第２の入力端子に信号ｘ０’が供給され
る。エクスクルシブオアゲート５ｃ及びアンドゲート６
ｂの第１の入力端子にはアンドゲート６ｃの出力端子が
接続され、第２の入力端子に信号ｘ１’が供給される。
エクスクルシブオアゲート５ｂ及びアンドゲート６ａの
第１の入力端子はアンドゲート６ｂの出力端子が接続さ
れ、第２の入力端子に信号ｘ２’が供給される。エクス
クルシブオアゲート５ａの第１の入力端子はアンドゲー
ト６ａの出力端子に接続され、第２の入力端子に信号ｘ
３’が供給される。また、エクスクルシブオアゲート５
ａ〜５ｄの出力信号は、それぞれｕ３〜ｕ０となる。
ート５ｄ及びアンドゲート６ｃの第１の入力端子に信号
ａが供給され、第２の入力端子に信号ｘ０’が供給され
る。エクスクルシブオアゲート５ｃ及びアンドゲート６
ｂの第１の入力端子にはアンドゲート６ｃの出力端子が
接続され、第２の入力端子に信号ｘ１’が供給される。
エクスクルシブオアゲート５ｂ及びアンドゲート６ａの
第１の入力端子はアンドゲート６ｂの出力端子が接続さ
れ、第２の入力端子に信号ｘ２’が供給される。エクス
クルシブオアゲート５ａの第１の入力端子はアンドゲー
ト６ａの出力端子に接続され、第２の入力端子に信号ｘ
３’が供給される。また、エクスクルシブオアゲート５
ａ〜５ｄの出力信号は、それぞれｕ３〜ｕ０となる。
【００１３】１加算器３ｂも図７に示した１加算器３ａ
と同様の回路である。図８は、図５に示した符号なし比
較回路１の回路例を示す。この回路は、データ幅が４ビ
ットである場合のものである。
と同様の回路である。図８は、図５に示した符号なし比
較回路１の回路例を示す。この回路は、データ幅が４ビ
ットである場合のものである。
【００１４】図８において、７ａ〜７ｄはインバータ、
８ａ〜８ｃはエクスクルーシブノアゲート、９ａ〜９ｄ
はアンドゲート、１０はオアゲートを表す。また、ｖ３
〜ｖ０は順にデータＶの最上位ビットから最下位ビット
までを表す。
８ａ〜８ｃはエクスクルーシブノアゲート、９ａ〜９ｄ
はアンドゲート、１０はオアゲートを表す。また、ｖ３
〜ｖ０は順にデータＶの最上位ビットから最下位ビット
までを表す。
【００１５】以下、図５に示した絶対値比較回路の動作
を説明する。図５に示した従来の絶対値比較回路に、ま
ず、互いに比較対象になる２の補数表現されたデータ
Ｘ、Ｙを入力する。
を説明する。図５に示した従来の絶対値比較回路に、ま
ず、互いに比較対象になる２の補数表現されたデータ
Ｘ、Ｙを入力する。
【００１６】次に、データＸ，Ｙが負の数を表している
場合、すなわちデータＸ，Ｙの符号ビットａ，ｂがハイ
レベルであれば、データ反転回路２ａ，２ｂは、データ
Ｘ、Ｙの全ビットを反転して出力する。データＸ，Ｙが
正の数を表している場合、すなわち符号信号ａ，ｂがロ
ーレベルであれば、データ反転回路２ａ，２ｂは、デー
タの反転をせず、入力データをそのまま出力する。
場合、すなわちデータＸ，Ｙの符号ビットａ，ｂがハイ
レベルであれば、データ反転回路２ａ，２ｂは、データ
Ｘ、Ｙの全ビットを反転して出力する。データＸ，Ｙが
正の数を表している場合、すなわち符号信号ａ，ｂがロ
ーレベルであれば、データ反転回路２ａ，２ｂは、デー
タの反転をせず、入力データをそのまま出力する。
【００１７】その後、１加算器３によって、データ反転
回路２が出力したデータの最下位ビットにそれぞれａ，
ｂを加算する。こうして２の補数表現された二進数Ｘ、
Ｙの絶対値Ｕ、Ｖが計算される。
回路２が出力したデータの最下位ビットにそれぞれａ，
ｂを加算する。こうして２の補数表現された二進数Ｘ、
Ｙの絶対値Ｕ、Ｖが計算される。
【００１８】このようにして計算された絶対値｜Ｘ｜、
｜Ｙ｜は、符号なし比較回路１によってその大小関係が
判定される。その結果、 ｜Ｘ｜＜｜Ｙ｜のとき、ＳＦ＝１ ｜Ｘ｜≧｜Ｙ｜のとき、ＳＦ＝０ が出力される。
｜Ｙ｜は、符号なし比較回路１によってその大小関係が
判定される。その結果、 ｜Ｘ｜＜｜Ｙ｜のとき、ＳＦ＝１ ｜Ｘ｜≧｜Ｙ｜のとき、ＳＦ＝０ が出力される。
【００１９】
【発明が解決しようとする課題】上述のあらかじめ全て
のデータの絶対値を計算し、それらの比較を行う方法で
は、処理に時間がかかる。例えば、互いに比較対象とな
るデータをＸ，Ｙとすると、Ｘ、Ｙ双方に対して絶対値
をとる処理を行う必要があるから、符号なしデータを比
較する場合に比べて少なくとも３倍以上の処理時間が必
要である。
のデータの絶対値を計算し、それらの比較を行う方法で
は、処理に時間がかかる。例えば、互いに比較対象とな
るデータをＸ，Ｙとすると、Ｘ、Ｙ双方に対して絶対値
をとる処理を行う必要があるから、符号なしデータを比
較する場合に比べて少なくとも３倍以上の処理時間が必
要である。
【００２０】また、絶対値をとる前のデータを保存する
必要がある場合には、絶対値データ｜Ｘ｜、｜Ｙ｜を記
憶する場所を確保する必要がある。そのため、メモリの
記憶容量が符号なしデータを比較する場合と比べて、最
大で約２倍必要となる。
必要がある場合には、絶対値データ｜Ｘ｜、｜Ｙ｜を記
憶する場所を確保する必要がある。そのため、メモリの
記憶容量が符号なしデータを比較する場合と比べて、最
大で約２倍必要となる。
【００２１】一方、各データの絶対値をそれぞれ計算し
ながら比較する方法では、あらかじめ絶対値を計算する
方法と異なり、必要な記憶容量が増大することはない。
しかし、符号なしデータを比較する場合と比べると、３
倍以上の処理時間が必要となる。もし、処理時間を符号
なしデータの比較と同程度にまで短縮しようとすると、
ハードウェアの量が３倍程度まで増大してしまう。本発
明は、上記課題に鑑みてなされたもので、絶対値を直接
比較する回路のハードウェア量を少なくし、処理時間を
短縮することを目的とする。
ながら比較する方法では、あらかじめ絶対値を計算する
方法と異なり、必要な記憶容量が増大することはない。
しかし、符号なしデータを比較する場合と比べると、３
倍以上の処理時間が必要となる。もし、処理時間を符号
なしデータの比較と同程度にまで短縮しようとすると、
ハードウェアの量が３倍程度まで増大してしまう。本発
明は、上記課題に鑑みてなされたもので、絶対値を直接
比較する回路のハードウェア量を少なくし、処理時間を
短縮することを目的とする。
【００２２】
【課題を解決するための手段】上記課題を解決するた
め、本発明の絶対値比較回路は、入力端子に２の補数表
現された複数ビットの二進数である第１のデータが供給
され、第１のデータの符号が負であるときに第１のデー
タの各ビットを論理反転したデータを出力し、第１のデ
ータの符号が正であるときに第１のデータを出力する第
１のデータ反転手段と、入力端子に第１のデータ反転手
段の出力データが供給され、第１のデータの符号が負で
あるときに第１のデータ反転手段の出力データに１を加
算したデータを出力し、第１のデータの符号が正である
ときに第１のデータ反転手段の出力データを出力する１
加算手段と、入力端子に２の補数表現された複数ビット
の二進数である第２のデータが供給され、第２のデータ
の符号が正であるときに第２のデータの各ビットを論理
反転したデータを出力し、第２のデータの符号が負であ
るときに第２のデータを出力する第２のデータ反転手段
と、第１のデータ入力端子に１加算手段の出力データが
供給され、第２のデータ入力端子に第２のデータ反転手
段の出力データが供給され、桁上げ信号入力端子に第２
のデータの符号ビットの反転信号が供給され、１加算手
段の出力データと第２のデータ反転手段の出力データと
第２のデータの符号ビットの反転信号との和を出力する
加算手段とを具備する。
め、本発明の絶対値比較回路は、入力端子に２の補数表
現された複数ビットの二進数である第１のデータが供給
され、第１のデータの符号が負であるときに第１のデー
タの各ビットを論理反転したデータを出力し、第１のデ
ータの符号が正であるときに第１のデータを出力する第
１のデータ反転手段と、入力端子に第１のデータ反転手
段の出力データが供給され、第１のデータの符号が負で
あるときに第１のデータ反転手段の出力データに１を加
算したデータを出力し、第１のデータの符号が正である
ときに第１のデータ反転手段の出力データを出力する１
加算手段と、入力端子に２の補数表現された複数ビット
の二進数である第２のデータが供給され、第２のデータ
の符号が正であるときに第２のデータの各ビットを論理
反転したデータを出力し、第２のデータの符号が負であ
るときに第２のデータを出力する第２のデータ反転手段
と、第１のデータ入力端子に１加算手段の出力データが
供給され、第２のデータ入力端子に第２のデータ反転手
段の出力データが供給され、桁上げ信号入力端子に第２
のデータの符号ビットの反転信号が供給され、１加算手
段の出力データと第２のデータ反転手段の出力データと
第２のデータの符号ビットの反転信号との和を出力する
加算手段とを具備する。
【００２３】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図１は、本発明の第１の実施例を
示す。Ｘ、Ｙはそれぞれ２の補数表現された複数ビット
の二進数データを表す。また、データＸ、Ｙの符号ビッ
トすなわち最上位ビット（ＭＳＢ）をそれぞれａ，ｂと
表す。
施の形態を説明する。図１は、本発明の第１の実施例を
示す。Ｘ、Ｙはそれぞれ２の補数表現された複数ビット
の二進数データを表す。また、データＸ、Ｙの符号ビッ
トすなわち最上位ビット（ＭＳＢ）をそれぞれａ，ｂと
表す。
【００２４】図１において、データ反転回路２ａのデー
タ入力端子にはデータＸが供給され、制御端子には信号
ａが供給される。データ反転回路２ａは、例えば図６に
示した従来の回路と同様の回路構成である。データ反転
回路２ａは、データＸが負の数の場合、すなわち信号ａ
がハイレベルのとき、データＸを反転してデータＸ’を
出力する。データＸが正の場合、すなわち信号ａがロー
レベルのときは、データＸをそのままデータＸ’として
出力する。
タ入力端子にはデータＸが供給され、制御端子には信号
ａが供給される。データ反転回路２ａは、例えば図６に
示した従来の回路と同様の回路構成である。データ反転
回路２ａは、データＸが負の数の場合、すなわち信号ａ
がハイレベルのとき、データＸを反転してデータＸ’を
出力する。データＸが正の場合、すなわち信号ａがロー
レベルのときは、データＸをそのままデータＸ’として
出力する。
【００２５】また、１加算器３ａのデータ入力端子には
データＸ’が供給され、制御端子には信号ａが供給され
る。１加算器３ａは、例えば図７に示した従来の１加算
器と同様の回路構成を有する。１加算器３ａは、データ
Ｘが負の数の場合、すなわち信号ａがハイレベルのとき
は、データＸ’の最下位ビットに１を加算して、データ
Ｕとして出力する。データＸが正の場合、すなわち信号
ａがローレベルの時は、データＸ’をそのままデータＵ
として出力する。この出力データＵは、データＸの絶対
値｜Ｘ｜である。
データＸ’が供給され、制御端子には信号ａが供給され
る。１加算器３ａは、例えば図７に示した従来の１加算
器と同様の回路構成を有する。１加算器３ａは、データ
Ｘが負の数の場合、すなわち信号ａがハイレベルのとき
は、データＸ’の最下位ビットに１を加算して、データ
Ｕとして出力する。データＸが正の場合、すなわち信号
ａがローレベルの時は、データＸ’をそのままデータＵ
として出力する。この出力データＵは、データＸの絶対
値｜Ｘ｜である。
【００２６】また、データ反転回路２ｂのデータ入力端
子にはデータＹが供給される。信号ｂはインバータ１１
の入力端子に供給され、インバータ１１の出力端子はデ
ータ反転回路２ｂの制御端子に接続される。データ反転
回路２ｂは、例えば図６に示した従来の回路と同様の回
路構成をしている。データ反転回路２ｂは、データＸが
正の数の場合、すなわち信号ｂがローレベルのとき、デ
ータＹを反転したデータ／Ｙ（以下、／は反転信号を表
すことにする）をデータＹ’として出力する。データＸ
が負の場合、すなわち信号ｂがハイレベルのときは、デ
ータＹをそのままデータＹ’として出力する。
子にはデータＹが供給される。信号ｂはインバータ１１
の入力端子に供給され、インバータ１１の出力端子はデ
ータ反転回路２ｂの制御端子に接続される。データ反転
回路２ｂは、例えば図６に示した従来の回路と同様の回
路構成をしている。データ反転回路２ｂは、データＸが
正の数の場合、すなわち信号ｂがローレベルのとき、デ
ータＹを反転したデータ／Ｙ（以下、／は反転信号を表
すことにする）をデータＹ’として出力する。データＸ
が負の場合、すなわち信号ｂがハイレベルのときは、デ
ータＹをそのままデータＹ’として出力する。
【００２７】データＵ及びデータＹ’は、加算器１２の
第１及び第２のデータ入力端子にそれぞれ供給される。
また、加算器１２の桁上げ入力端子にはインバータ１１
の出力信号ｃが供給される。
第１及び第２のデータ入力端子にそれぞれ供給される。
また、加算器１２の桁上げ入力端子にはインバータ１１
の出力信号ｃが供給される。
【００２８】図２は、加算器１２の回路例を示す。デー
タＸ、Ｙ’が４ビットのデータ構造であり、ｘ３〜ｘ
０、ｙ３’〜ｙ０’、ｚ３〜ｚ０はそれぞれデータＸ、
Ｙ’、Ｚの最上位ビットから最下位ビットまでを順に表
すものとする。
タＸ、Ｙ’が４ビットのデータ構造であり、ｘ３〜ｘ
０、ｙ３’〜ｙ０’、ｚ３〜ｚ０はそれぞれデータＸ、
Ｙ’、Ｚの最上位ビットから最下位ビットまでを順に表
すものとする。
【００２９】信号ｘ０〜ｘ３はそれぞれエクスクルシブ
オアゲート１４ａ〜１４ｄの第１の入力端子に供給さ
れ、信号ｙ０’〜ｙ３’はそれぞれエクスクルシブオア
ゲート１４ａ〜１４ｄの第２の入力端子に供給される。
オアゲート１４ａ〜１４ｄの第１の入力端子に供給さ
れ、信号ｙ０’〜ｙ３’はそれぞれエクスクルシブオア
ゲート１４ａ〜１４ｄの第２の入力端子に供給される。
【００３０】また、信号ｘ０〜ｘ２は、それぞれアンド
ゲート１６ａ〜１６ｃの第１の入力端子に供給され、信
号ｙ０’〜ｙ２’はそれぞれアンドゲート１６ａ〜１６
ｃの第２の入力端子に供給される。
ゲート１６ａ〜１６ｃの第１の入力端子に供給され、信
号ｙ０’〜ｙ２’はそれぞれアンドゲート１６ａ〜１６
ｃの第２の入力端子に供給される。
【００３１】エクスクルシブオアゲート１４ａ〜１４ｃ
の出力端子は、それぞれエクスクルシブオアゲート１３
ａ〜１３ｃの第１の入力端子とアンドゲート１５ａ〜１
５ｃの第１の入力端子に接続される。エクスクルシブオ
アゲート１４ｄの出力端子は、エクスクルシブオアゲー
ト１３ｄの第１の入力端子に接続される。
の出力端子は、それぞれエクスクルシブオアゲート１３
ａ〜１３ｃの第１の入力端子とアンドゲート１５ａ〜１
５ｃの第１の入力端子に接続される。エクスクルシブオ
アゲート１４ｄの出力端子は、エクスクルシブオアゲー
ト１３ｄの第１の入力端子に接続される。
【００３２】アンドゲート１５ａ〜１５ｃの出力端子は
それぞれオアゲート１７ａ〜１７ｃの第１の入力端子に
接続され、アンドゲート１６ａ〜１６ｃの出力端子はオ
アゲート１７ａ〜１７ｃの第２の入力端子に接続され
る。
それぞれオアゲート１７ａ〜１７ｃの第１の入力端子に
接続され、アンドゲート１６ａ〜１６ｃの出力端子はオ
アゲート１７ａ〜１７ｃの第２の入力端子に接続され
る。
【００３３】また、エクスクルシブオアゲート１３ａの
第２の入力端子には信号ｃが供給され、エクスクルシブ
オアゲート１３ｂ〜１３ｄの第２の入力端子はそれぞれ
オアゲート１７ａ〜１７ｃの出力端子に接続される。
第２の入力端子には信号ｃが供給され、エクスクルシブ
オアゲート１３ｂ〜１３ｄの第２の入力端子はそれぞれ
オアゲート１７ａ〜１７ｃの出力端子に接続される。
【００３４】エクスクルシブオアゲート１３ａ〜１３ｄ
の出力信号は、それぞれ信号ｚ０〜ｚ３となる。次に、
図１に示した実施例の動作を説明する。
の出力信号は、それぞれ信号ｚ０〜ｚ３となる。次に、
図１に示した実施例の動作を説明する。
【００３５】まず、本発明の実施例における絶対値比較
方法を説明する。２の補数表現された複数ビットの二進
数データＸ、Ｙの絶対値を｜Ｘ｜、｜Ｙ｜として、次の
演算を行うとする。 Ｚ＝｜Ｘ｜−｜Ｙ｜ …式（１） 演算の結果が、 Ｚ＜０ ならば ｜Ｘ｜＜｜Ｙ｜ Ｚ＝０ ならば ｜Ｘ｜＝｜Ｙ｜ Ｚ＞０ ならば ｜Ｘ｜＞｜Ｙ｜ …式（２） である。よって、Ｚの符号ビットは、従来例における信
号ＳＦと等しく、Ｚの符号ビットにより絶対値の比較結
果を表すことができる。すなわち、 ｜Ｘ｜＜｜Ｙ｜のとき、ＳＦ＝１ ｜Ｘ｜≧｜Ｙ｜のとき、ＳＦ＝０ である。ここで、式（１）は Ｚ＝｜Ｘ｜＋（−｜Ｙ｜） …式（３） のように書き直すことができる。したがって、データＸ
の絶対値と、データＹの絶対値に負の符号を付したもの
とを加算すると、絶対値の比較をすることができる。
方法を説明する。２の補数表現された複数ビットの二進
数データＸ、Ｙの絶対値を｜Ｘ｜、｜Ｙ｜として、次の
演算を行うとする。 Ｚ＝｜Ｘ｜−｜Ｙ｜ …式（１） 演算の結果が、 Ｚ＜０ ならば ｜Ｘ｜＜｜Ｙ｜ Ｚ＝０ ならば ｜Ｘ｜＝｜Ｙ｜ Ｚ＞０ ならば ｜Ｘ｜＞｜Ｙ｜ …式（２） である。よって、Ｚの符号ビットは、従来例における信
号ＳＦと等しく、Ｚの符号ビットにより絶対値の比較結
果を表すことができる。すなわち、 ｜Ｘ｜＜｜Ｙ｜のとき、ＳＦ＝１ ｜Ｘ｜≧｜Ｙ｜のとき、ＳＦ＝０ である。ここで、式（１）は Ｚ＝｜Ｘ｜＋（−｜Ｙ｜） …式（３） のように書き直すことができる。したがって、データＸ
の絶対値と、データＹの絶対値に負の符号を付したもの
とを加算すると、絶対値の比較をすることができる。
【００３６】本実施例は、入力データＸ、Ｙに上述の式
（３）の演算を施してデータＺを出力するものである。
すなわち、入力データＸの符号ビットａが１である場合
は、データＸをデータ反転回路２ａで反転し、その結果
に１加算器３ａで１だけ加算し、その結果をデータＵと
して出力する。符号ビットａが０である場合は、データ
ＸをそのままデータＵとして出力する。
（３）の演算を施してデータＺを出力するものである。
すなわち、入力データＸの符号ビットａが１である場合
は、データＸをデータ反転回路２ａで反転し、その結果
に１加算器３ａで１だけ加算し、その結果をデータＵと
して出力する。符号ビットａが０である場合は、データ
ＸをそのままデータＵとして出力する。
【００３７】また、入力データＹの符号ビットｂが０で
ある場合は、データＹをデータ反転回路２ｂで反転し、
データ／ＹをデータＹ’として出力する。符号ビットｂ
が１である場合は、データＹをそのままデータＹ’とし
て出力する。
ある場合は、データＹをデータ反転回路２ｂで反転し、
データ／ＹをデータＹ’として出力する。符号ビットｂ
が１である場合は、データＹをそのままデータＹ’とし
て出力する。
【００３８】加算器１２は、１加算器３ａの出力データ
Ｕと反転回路２ｂの出力データＹ’と入力データＹの符
号ビットｂの反転信号とを加算して、データＺを出力す
る。データＹが正の数を表すとき、符号ビットｂの反転
信号は１であるから、加算器１２の出力データＺは、 Ｚ＝｜Ｘ｜＋／Ｙ＋１ となる。２の補数表現では、 −Ｙ＝／Ｙ＋１ となるから、 Ｚ＝｜Ｘ｜−Ｙ＝｜Ｘ｜−｜Ｙ｜ が得られる。データＹが負の数を表すときは、符号ビッ
トｂの反転信号は０であるから、加算器１２は、 Ｚ＝｜Ｘ｜＋Ｙ ＝｜Ｘ｜−｜Ｙ｜ の演算を行う。
Ｕと反転回路２ｂの出力データＹ’と入力データＹの符
号ビットｂの反転信号とを加算して、データＺを出力す
る。データＹが正の数を表すとき、符号ビットｂの反転
信号は１であるから、加算器１２の出力データＺは、 Ｚ＝｜Ｘ｜＋／Ｙ＋１ となる。２の補数表現では、 −Ｙ＝／Ｙ＋１ となるから、 Ｚ＝｜Ｘ｜−Ｙ＝｜Ｘ｜−｜Ｙ｜ が得られる。データＹが負の数を表すときは、符号ビッ
トｂの反転信号は０であるから、加算器１２は、 Ｚ＝｜Ｘ｜＋Ｙ ＝｜Ｘ｜−｜Ｙ｜ の演算を行う。
【００３９】このように、Ｙの正負にかかわらず、Ｚ＝
｜Ｘ｜−｜Ｙ｜であり、式（１）の関係が成り立つ。よ
って、Ｚの最上位ビットである符号ビットにより式
（２）に示したようにＸの絶対値とＹの絶対値を比較し
た結果を知ることができる。
｜Ｘ｜−｜Ｙ｜であり、式（１）の関係が成り立つ。よ
って、Ｚの最上位ビットである符号ビットにより式
（２）に示したようにＸの絶対値とＹの絶対値を比較し
た結果を知ることができる。
【００４０】本実施例では、例えば４ビットのデータの
絶対値の比較を行う回路である場合、従来例では３４ゲ
ートで構成されていたものを３３ゲートで構成すること
ができる。また、本実施例は、従来のあらかじめ絶対値
を計算しその後比較を行う方法に比べて、演算時間を約
１／３に減らすことができる。さらに、加算器１２はＣ
ＰＵ、ＤＳＰのＡＬＵなどに設けられているので、わず
かなゲートを付加し加算器を共用することでＣＰＵ、Ｄ
ＳＰなどに絶対値比較回路を組み込むことができる。
絶対値の比較を行う回路である場合、従来例では３４ゲ
ートで構成されていたものを３３ゲートで構成すること
ができる。また、本実施例は、従来のあらかじめ絶対値
を計算しその後比較を行う方法に比べて、演算時間を約
１／３に減らすことができる。さらに、加算器１２はＣ
ＰＵ、ＤＳＰのＡＬＵなどに設けられているので、わず
かなゲートを付加し加算器を共用することでＣＰＵ、Ｄ
ＳＰなどに絶対値比較回路を組み込むことができる。
【００４１】図３は、本発明の絶対値比較回路の第２の
実施例を示す。図３において、データ反転回路２ａのデ
ータ入力端子にはデータＸが供給され、制御端子には信
号ａが供給される。
実施例を示す。図３において、データ反転回路２ａのデ
ータ入力端子にはデータＸが供給され、制御端子には信
号ａが供給される。
【００４２】データ反転回路２ｂのデータ入力端子には
データＹが供給される。信号ｂはインバータ１１の入力
端子に供給され、インバータ１１の出力端子はデータ反
転回路２ｂの制御端子に接続される。
データＹが供給される。信号ｂはインバータ１１の入力
端子に供給され、インバータ１１の出力端子はデータ反
転回路２ｂの制御端子に接続される。
【００４３】１加算器３ｂのデータ入力端子にはデータ
反転回路２ｂの出力データＹ’が供給され、制御端子は
インバータ１１の出力端子に接続される。１加算器３ｂ
は、例えば図７に示したような回路である。
反転回路２ｂの出力データＹ’が供給され、制御端子は
インバータ１１の出力端子に接続される。１加算器３ｂ
は、例えば図７に示したような回路である。
【００４４】加算器１２の第１のデータ入力端子にはデ
ータ反転回路２ａの出力データＸ’が供給され、第２の
データ入力端子には１加算器３ｂの出力データＶ’が供
給され、桁上げ入力端子には信号ａが供給される。加算
器１２は、演算結果をデータＺとして出力する。
ータ反転回路２ａの出力データＸ’が供給され、第２の
データ入力端子には１加算器３ｂの出力データＶ’が供
給され、桁上げ入力端子には信号ａが供給される。加算
器１２は、演算結果をデータＺとして出力する。
【００４５】図３に示した回路は、Ｚ＝｜Ｘ｜−｜Ｙ｜
の演算を行う。よって、図１に示した実施例と同様に、
データＺの符号フラグＳＦにより、データＸ、Ｙの絶対
値の比較結果を知ることができる。
の演算を行う。よって、図１に示した実施例と同様に、
データＺの符号フラグＳＦにより、データＸ、Ｙの絶対
値の比較結果を知ることができる。
【００４６】入力データＸが正の場合は、ａ＝０であ
り、Ｘ’＝Ｘである。データＸが負の場合は、ａ＝１で
あり、Ｘ’＝／Ｘである。また、入力データＹが正の場
合は、ｂ＝０である。よって、データＹはデータ反転回
路２ｂで反転され、１加算器３ｂで最下位ビットに１が
加算される。従って、Ｖ’＝／Ｙ＋１＝−Ｙである。一
方、データＹが負の場合は、Ｖ’＝Ｙとなる。よって、
データＹの正負を問わず、Ｖ’＝−｜Ｙ｜となる。
り、Ｘ’＝Ｘである。データＸが負の場合は、ａ＝１で
あり、Ｘ’＝／Ｘである。また、入力データＹが正の場
合は、ｂ＝０である。よって、データＹはデータ反転回
路２ｂで反転され、１加算器３ｂで最下位ビットに１が
加算される。従って、Ｖ’＝／Ｙ＋１＝−Ｙである。一
方、データＹが負の場合は、Ｖ’＝Ｙとなる。よって、
データＹの正負を問わず、Ｖ’＝−｜Ｙ｜となる。
【００４７】以上より、データＸが正の場合は、加算器
１２の桁上げ入力信号は０であるから、Ｚ＝Ｘ−｜Ｙ｜
となる。データＸが負の場合は、加算器１２の桁上げ入
力信号は１であるから、Ｚ＝／Ｘ＋１−｜Ｙ｜＝−Ｘ−
｜Ｙ｜となる。
１２の桁上げ入力信号は０であるから、Ｚ＝Ｘ−｜Ｙ｜
となる。データＸが負の場合は、加算器１２の桁上げ入
力信号は１であるから、Ｚ＝／Ｘ＋１−｜Ｙ｜＝−Ｘ−
｜Ｙ｜となる。
【００４８】したがって、データＸの正負に関わらず、
Ｚ＝｜Ｘ｜−｜Ｙ｜となる。本実施例では、図１に示し
た実施例と同様の効果を得ることができる。また、加算
器はＣＰＵ、ＤＳＰのＡＬＵなどに必ず設けられている
ので、わずかなゲートを付加し加算器を共用することで
ＣＰＵ、ＤＳＰなどに絶対値比較回路を組み込むことが
できる。
Ｚ＝｜Ｘ｜−｜Ｙ｜となる。本実施例では、図１に示し
た実施例と同様の効果を得ることができる。また、加算
器はＣＰＵ、ＤＳＰのＡＬＵなどに必ず設けられている
ので、わずかなゲートを付加し加算器を共用することで
ＣＰＵ、ＤＳＰなどに絶対値比較回路を組み込むことが
できる。
【００４９】さらに、上述の実施例において、引き算を
することができるＡＬＵがＣＰＵなどに組み込まれてい
る場合は、データ反転回路もＣＰＵに設けられている。
よって、加算器とデータ反転回路をＡＬＵと共有するこ
とで、より少ないゲート数よりなる回路を組み込むだけ
で、絶対値比較回路を実現することができる。
することができるＡＬＵがＣＰＵなどに組み込まれてい
る場合は、データ反転回路もＣＰＵに設けられている。
よって、加算器とデータ反転回路をＡＬＵと共有するこ
とで、より少ないゲート数よりなる回路を組み込むだけ
で、絶対値比較回路を実現することができる。
【００５０】図４は、キャリー付加算が可能なＡＬＵと
加算器を共有する場合の本発明の実施例を示す。図４に
示した回路は、図１に示した回路に、アンドゲート１
８、１９及びマルチプレクサ２０を付加したものであ
る。アンドゲート１８の第１の入力端子はインバータ１
１の出力端子が接続され、第２の入力端子には切り換え
信号が供給され、出力端子はデータ反転回路２ｂの制御
端子に接続される。マルチプレクサ２０の第１の入力端
子はアンドゲート１８の出力端子に接続され、第２の入
力端子には例えばキャリー信号が供給され、制御端子に
は切り換え信号が供給され、出力端子は加算器１２の桁
上げ信号入力端子に接続される。また、アンドゲート１
９の第１の入力端子には信号ａが供給され、第２の入力
端子には切り換え信号が供給され、出力端子はデータ反
転回路２ａの制御端子と１加算器３ａの制御端子に接続
される。
加算器を共有する場合の本発明の実施例を示す。図４に
示した回路は、図１に示した回路に、アンドゲート１
８、１９及びマルチプレクサ２０を付加したものであ
る。アンドゲート１８の第１の入力端子はインバータ１
１の出力端子が接続され、第２の入力端子には切り換え
信号が供給され、出力端子はデータ反転回路２ｂの制御
端子に接続される。マルチプレクサ２０の第１の入力端
子はアンドゲート１８の出力端子に接続され、第２の入
力端子には例えばキャリー信号が供給され、制御端子に
は切り換え信号が供給され、出力端子は加算器１２の桁
上げ信号入力端子に接続される。また、アンドゲート１
９の第１の入力端子には信号ａが供給され、第２の入力
端子には切り換え信号が供給され、出力端子はデータ反
転回路２ａの制御端子と１加算器３ａの制御端子に接続
される。
【００５１】本実施例において、切り換え信号がローレ
ベルのときは、データ反転回路２ａ、２ｂの制御端子及
び１加算器３ａの制御端子にローレベルの信号が供給さ
れる。マルチプレクサ２０は外部入力信号である例えば
キャリー信号を出力する。よって、データＵ、Ｙ’はそ
れぞれデータＸ、Ｙであり、加算器１２の桁上げ信号と
してキャリー信号が供給される。したがって、演算結果
は、Ｚ＝Ｘ＋Ｙ＋（キャリー信号）となる。
ベルのときは、データ反転回路２ａ、２ｂの制御端子及
び１加算器３ａの制御端子にローレベルの信号が供給さ
れる。マルチプレクサ２０は外部入力信号である例えば
キャリー信号を出力する。よって、データＵ、Ｙ’はそ
れぞれデータＸ、Ｙであり、加算器１２の桁上げ信号と
してキャリー信号が供給される。したがって、演算結果
は、Ｚ＝Ｘ＋Ｙ＋（キャリー信号）となる。
【００５２】一方、切り換え信号がハイレベルのとき
は、データ反転回路２ａの制御端子及び１加算器３ａの
制御端子に信号ａが供給され、データ反転回路２ｂの制
御端子に信号／ｂが供給され、マルチプレクサ２０は信
号／ｂを出力する。よって、この回路は、図１に示した
実施例と同様の動作をし、演算結果は、Ｚ＝｜Ｘ｜−｜
Ｙ｜となる。
は、データ反転回路２ａの制御端子及び１加算器３ａの
制御端子に信号ａが供給され、データ反転回路２ｂの制
御端子に信号／ｂが供給され、マルチプレクサ２０は信
号／ｂを出力する。よって、この回路は、図１に示した
実施例と同様の動作をし、演算結果は、Ｚ＝｜Ｘ｜−｜
Ｙ｜となる。
【００５３】このように、本実施例では、データ反転回
路２ａ、１加算器３ａ、インバータ１１、アンドゲート
１８、１９及びマルチプレクサ２０をキャリー付加算が
可能なＡＬＵに付加するだけで、絶対値比較回路を構成
することができる。
路２ａ、１加算器３ａ、インバータ１１、アンドゲート
１８、１９及びマルチプレクサ２０をキャリー付加算が
可能なＡＬＵに付加するだけで、絶対値比較回路を構成
することができる。
【００５４】なお、図４に示した実施例において、アン
ドゲート１９の出力端子をデータ反転回路２ａの制御端
子とマルチプレクサ２０の第１の入力端子に接続し、ア
ンドゲート１８の出力端子をデータ反転回路２ｂの制御
端子と１加算器３ａの制御端子に接続しても、図４に示
した実施例と同様の効果を得ることができる。
ドゲート１９の出力端子をデータ反転回路２ａの制御端
子とマルチプレクサ２０の第１の入力端子に接続し、ア
ンドゲート１８の出力端子をデータ反転回路２ｂの制御
端子と１加算器３ａの制御端子に接続しても、図４に示
した実施例と同様の効果を得ることができる。
【００５５】
【発明の効果】以上説明したように、本発明によれば、
絶対値の計算と比較とを同時に行うため、あらかじめ絶
対値を計算しその後比較を行う方法に比べて演算時間を
減らすことができる。また、本発明によれば、ＣＰＵや
ＤＳＰなどに組み込み、それらの加算器を共用するた
め、ハードウェアの量を減らすことが可能となる。
絶対値の計算と比較とを同時に行うため、あらかじめ絶
対値を計算しその後比較を行う方法に比べて演算時間を
減らすことができる。また、本発明によれば、ＣＰＵや
ＤＳＰなどに組み込み、それらの加算器を共用するた
め、ハードウェアの量を減らすことが可能となる。
【図１】本発明の第１の実施例を示す図。
【図２】加算器を示す回路図。
【図３】本発明の第２の実施例を示す図。
【図４】本発明の第３の実施例を示す図。
【図５】従来例を示す図。
【図６】反転回路を示す回路図。
【図７】１加算器を示す回路図。
【図８】符号なし比較回路を示す回路図。
２ａ、２ｂ…データ反転回路、 ３ａ、３ｂ…１加算器、 １１…インバータ、 １２…加算器 １８、１９…アンドゲート、 ２０…マルチプレクサ、 Ｘ、Ｙ…入力データ、 ａ、ｂ…符号ビット、 Ｚ…出力データ、 ＳＦ…フラグ。
Claims (6)
- 【請求項１】 入力端子に２の補数表現された複数ビッ
トの二進数である第１のデータが供給され、前記第１の
データの符号が負であるときに前記第１のデータの各ビ
ットを論理反転したデータを出力し、前記第１のデータ
の符号が正であるときに前記第１のデータを出力する第
１のデータ反転手段と、 入力端子に前記第１のデータ反転手段の出力データが供
給され、前記第１のデータの符号が負であるときに前記
第１のデータ反転手段の出力データに１を加算したデー
タを出力し、前記第１のデータの符号が正であるときに
前記第１のデータ反転手段の出力データを出力する１加
算手段と、 入力端子に２の補数表現された複数ビットの二進数であ
る第２のデータが供給され、前記第２のデータの符号が
正であるときに前記第２のデータの各ビットを論理反転
したデータを出力し、前記第２のデータの符号が負であ
るときに前記第２のデータを出力する第２のデータ反転
手段と、 第１のデータ入力端子に前記１加算手段の出力データが
供給され、第２のデータ入力端子に前記第２のデータ反
転手段の出力データが供給され、桁上げ信号入力端子に
前記第２のデータの符号ビットの反転信号が供給され、
前記１加算手段の出力データと前記第２のデータ反転手
段の出力データと前記第２のデータの符号ビットの反転
信号との和を出力する加算手段とを具備することを特徴
とする絶対値比較回路。 - 【請求項２】 入力端子に２の補数表現された複数ビッ
トの二進数である第１のデータが供給され、前記第１の
データの符号が負であるときに前記第１のデータの各ビ
ットを論理反転したデータを出力し、前記第１のデータ
の符号が正であるときに前記第１のデータを出力する第
１のデータ反転手段と、 入力端子に２の補数表現された複数ビットの二進数であ
る第２のデータが供給され、前記第２のデータの符号が
正であるときに前記第２のデータの各ビットを論理反転
したデータを出力し、前記第２のデータの符号が負であ
るときに前記第２のデータを出力する第２のデータ反転
手段と、 入力端子に前記第２のデータ反転手段の出力データが供
給され、前記第２のデータの符号が正であるときに前記
第２のデータ反転手段の出力データに１を加算したデー
タを出力し、前記第２のデータの符号が負であるときに
前記第２のデータ反転手段の出力データを出力する１加
算手段と、 第１のデータ入力端子に前記第１のデータ反転手段の出
力データが供給され、第２のデータ入力端子に前記１加
算手段の出力データが供給され、桁上げ信号入力端子に
前記第１のデータの符号ビットが供給され、前記第１の
データ反転手段の出力データと前記１加算手段の出力デ
ータと前記第１のデータの符号ビットとの和を出力する
加算手段とを具備することを特徴とする絶対値比較回
路。 - 【請求項３】 入力端子に２の補数表現された複数ビッ
トの二進数である第１のデータが供給され、制御端子を
有する第１のデータ反転手段と、 入力端子に前記第１のデータ反転手段の出力データが供
給され、制御端子を有する１加算手段と、 入力端子に２の補数表現された複数ビットの二進数であ
る第２のデータが供給され、制御端子を有する第２のデ
ータ反転手段と、 桁上げ信号入力端子を有し、前記１加算手段の出力デー
タと前記第２のデータ反転手段の出力データと桁上げ信
号入力端子に供給される信号との和を出力する加算手段
と、 前記第１のデータ反転手段の制御端子と前記１加算手段
の制御端子とに前記第１のデータの符号ビットを選択的
に供給する第１の選択ゲートと、 前記第２のデータ反転手段の制御端子に前記第２のデー
タの符号ビットの反転信号を選択的に供給する第２の選
択ゲートと、 前記加算手段の桁上げ信号入力端子に外部桁上げ入力信
号と前記第２のデータの符号ビットの反転信号とを切り
換えて供給する第３の選択ゲートとを具備することを特
徴とする絶対値比較回路。 - 【請求項４】 入力端子に２の補数表現された複数ビッ
トの二進数である第１のデータが供給され、制御端子を
有する第１のデータ反転手段と、 入力端子に前記第１のデータ反転手段の出力データが供
給され、制御端子を有する１加算手段と、 入力端子に２の補数表現された複数ビットの二進数であ
る第２のデータが供給され、制御端子を有する第２のデ
ータ反転手段と、 桁上げ信号入力端子を有し、前記１加算手段の出力デー
タと前記第２のデータ反転手段の出力データと桁上げ信
号入力端子に供給される信号との和を出力する加算手段
と、 前記第１のデータ反転手段の制御端子に前記第１のデー
タの符号ビットを選択的に供給する第１の選択ゲート
と、 前記第２のデータ反転手段の制御端子と前記１加算手段
の制御端子とに前記第２のデータの符号ビットの反転信
号を選択的に供給する第２の選択ゲートと、 前記加算手段の桁上げ信号入力端子に外部桁上げ入力信
号と前記第２のデータの符号ビットの反転信号とを切り
換えて供給する第３の選択ゲートとを具備することを特
徴とする絶対値比較回路。 - 【請求項５】 前記加算手段は、少なくとも桁上げ入力
信号付きの加算機能を有するＡＬＵであることを特徴と
する請求項３、４記載の絶対値比較回路。 - 【請求項６】 前記第１及び第２の選択ゲートは、論理
和ゲートで構成されていることを特徴とする請求項３、
４記載の絶対値比較回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31965596A JP3735425B2 (ja) | 1996-11-29 | 1996-11-29 | 絶対値比較回路 |
| US08/982,299 US5957996A (en) | 1996-11-29 | 1997-12-01 | Digital data comparator and microprocessor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31965596A JP3735425B2 (ja) | 1996-11-29 | 1996-11-29 | 絶対値比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10161850A true JPH10161850A (ja) | 1998-06-19 |
| JP3735425B2 JP3735425B2 (ja) | 2006-01-18 |
Family
ID=18112731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31965596A Expired - Fee Related JP3735425B2 (ja) | 1996-11-29 | 1996-11-29 | 絶対値比較回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5957996A (ja) |
| JP (1) | JP3735425B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1087290A1 (en) * | 1999-09-22 | 2001-03-28 | Matsushita Electric Industrial Co., Ltd. | Absolute value comparator |
| JP2014022976A (ja) * | 2012-07-19 | 2014-02-03 | Seiko Epson Corp | 非同期最大ｎ値検出回路及び衛星信号捕捉装置 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6401108B1 (en) * | 1999-03-31 | 2002-06-04 | International Business Machines Corp. | Floating point compare apparatus and methods therefor |
| JP3226513B2 (ja) * | 1999-08-09 | 2001-11-05 | 株式会社半導体理工学研究センター | 演算回路、演算装置、及び半導体演算回路 |
| US7124160B2 (en) * | 2000-03-08 | 2006-10-17 | Sun Microsystems, Inc. | Processing architecture having parallel arithmetic capability |
| US6671561B1 (en) | 2000-05-01 | 2003-12-30 | Biosense Webster, Inc. | Catheter with electrode having hydrogel layer |
| US6475214B1 (en) | 2000-05-01 | 2002-11-05 | Biosense Webster, Inc. | Catheter with enhanced ablation electrode |
| DE60142156D1 (de) | 2000-10-04 | 2010-07-01 | Cochlear Ltd | Kombination aus stylet und versteifungshülle in einer implantierbaren stimulierungsvorrichtung , insbesonders in einem kochlearimplantat |
| CA2390591A1 (en) * | 2000-10-04 | 2002-04-11 | Peter Gibson | Cochlear implant electrode array |
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