JPH1091397A - 演算回路 - Google Patents
演算回路Info
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- JPH1091397A JPH1091397A JP8242082A JP24208296A JPH1091397A JP H1091397 A JPH1091397 A JP H1091397A JP 8242082 A JP8242082 A JP 8242082A JP 24208296 A JP24208296 A JP 24208296A JP H1091397 A JPH1091397 A JP H1091397A
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- circuit
- data
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/02—Comparing digital values
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
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Abstract
(57)【要約】
【課題】ハードウエア量を増大するさせることなく比較
的短時間で２の補数表現された２進数どうしの大小関係
を比較演算することを最も主要な特徴とする。 【解決手段】データＸ、Ｙの符号ビットａ、ｂが入力さ
れ、両符号ビットが一致しているときには真、一致して
いないときには偽となる検出信号ｃを出力する符号一致
検出回路１２と、データＹと検出出力ｃとが入力され、
検出出力ｃが真のときにはデータＹの各ビットの論理反
転信号を出力し、検出出力ｃが偽のときにはデータＹと
等しい信号を出力するデータ反転回路１０と、データＸ
とデータ反転回路１０の出力が入力され、検出出力ｃが
桁上げ信号として入力され、これら入力の和を出力する
加算器１１と、データＸの符号ビットａと加算器１１か
ら出力される和Ｚの符号ビットｄとが入力され、符号ビ
ットｄとその反転信号とを選択的に切り替えて出力する
フラグ生成回路１３とを具備している。
的短時間で２の補数表現された２進数どうしの大小関係
を比較演算することを最も主要な特徴とする。 【解決手段】データＸ、Ｙの符号ビットａ、ｂが入力さ
れ、両符号ビットが一致しているときには真、一致して
いないときには偽となる検出信号ｃを出力する符号一致
検出回路１２と、データＹと検出出力ｃとが入力され、
検出出力ｃが真のときにはデータＹの各ビットの論理反
転信号を出力し、検出出力ｃが偽のときにはデータＹと
等しい信号を出力するデータ反転回路１０と、データＸ
とデータ反転回路１０の出力が入力され、検出出力ｃが
桁上げ信号として入力され、これら入力の和を出力する
加算器１１と、データＸの符号ビットａと加算器１１か
ら出力される和Ｚの符号ビットｄとが入力され、符号ビ
ットｄとその反転信号とを選択的に切り替えて出力する
フラグ生成回路１３とを具備している。
Description
【０００１】
【発明の属する技術分野】この発明はディジタル信号の
大小を比較する演算回路に係り、特にマイクロプロセッ
サ、ディジタル・シグナル・プロセッサ（ＤＳＰ）等に
使用される演算回路に関する。
大小を比較する演算回路に係り、特にマイクロプロセッ
サ、ディジタル・シグナル・プロセッサ（ＤＳＰ）等に
使用される演算回路に関する。
【０００２】
【従来の技術】２つの２進数の大きさを比較する場合、
両２進数が正負の符号を持っているときには、それぞれ
の絶対値を取って比較する必要が生じることがある。こ
れには、例えば音声データのピーク検出等がある。
両２進数が正負の符号を持っているときには、それぞれ
の絶対値を取って比較する必要が生じることがある。こ
れには、例えば音声データのピーク検出等がある。
【０００３】このような場合、従来では、予め全てのデ
ータの絶対値を計算しておき、それらの比較を行うか、
あるいは、各データの絶対値をその都度計算しながら比
較するようにしている。
ータの絶対値を計算しておき、それらの比較を行うか、
あるいは、各データの絶対値をその都度計算しながら比
較するようにしている。
【０００４】その理由は、通常、符号付きデータの表現
形式として採用されている２の補数表現では、絶対値を
取るために、データの符号ビットに応じて、まずデータ
全体を論理反転した後に、最下位ビット（ＬＳＢ）に１
を加算する必要があり、比較を行うための演算回路の他
に２組の加算器を用意しなければ、絶対値の比較ができ
なかったからである。
形式として採用されている２の補数表現では、絶対値を
取るために、データの符号ビットに応じて、まずデータ
全体を論理反転した後に、最下位ビット（ＬＳＢ）に１
を加算する必要があり、比較を行うための演算回路の他
に２組の加算器を用意しなければ、絶対値の比較ができ
なかったからである。
【０００５】図１０に、絶対値の演算と、比較の演算と
を同時に実行する従来の絶対値比較回路の一例を示す。
図１０において、５１ａ、５１ｂはそれぞれデータ反転
回路、５２ａ、５２ｂはそれぞれ１加算器（インクリメ
ンタ）、５３は符号なし比較回路（マグニチュード・コ
ンパレータ）である。
を同時に実行する従来の絶対値比較回路の一例を示す。
図１０において、５１ａ、５１ｂはそれぞれデータ反転
回路、５２ａ、５２ｂはそれぞれ１加算器（インクリメ
ンタ）、５３は符号なし比較回路（マグニチュード・コ
ンパレータ）である。
【０００６】すなわち、一方の符号付きデータＸはデー
タ反転回路５１ａに入力される。このデータ反転回路５
１ａは、データＸの符号ビットａに応じて、データＸと
等しいかあるいはデータＸの各ビットの論理を反転した
データＸ′を出力する。上記データ反転回路５１ａから
の出力データＸ′は１加算器５２ａに入力される。この
１加算器５２ａは、データＸの符号ビットａに応じて上
記データＸ′の最下位ビットに１を加算したものをデー
タＵとして出力する。同様に、データ反転回路５１ｂ
は、データＹの符号ビットｂに応じて、データＹと等し
いかあるいはデータＹの各ビットの論理を反転したデー
タＹ′を出力し、１加算器５２ｂは、データＹの符号ビ
ットｂに応じてデータＹ′の最下位ビットに１を加算し
たものをデータＶとして出力する。すなわち、上記デー
タ反転回路５１ａと１加算器５２ａとはデータＸの絶対
値を取る絶対値回路５４ａを構成しており、上記データ
反転回路５１ｂと１加算器５２ｂはデータＹの絶対値を
取る絶対値回路５４ｂを構成している。
タ反転回路５１ａに入力される。このデータ反転回路５
１ａは、データＸの符号ビットａに応じて、データＸと
等しいかあるいはデータＸの各ビットの論理を反転した
データＸ′を出力する。上記データ反転回路５１ａから
の出力データＸ′は１加算器５２ａに入力される。この
１加算器５２ａは、データＸの符号ビットａに応じて上
記データＸ′の最下位ビットに１を加算したものをデー
タＵとして出力する。同様に、データ反転回路５１ｂ
は、データＹの符号ビットｂに応じて、データＹと等し
いかあるいはデータＹの各ビットの論理を反転したデー
タＹ′を出力し、１加算器５２ｂは、データＹの符号ビ
ットｂに応じてデータＹ′の最下位ビットに１を加算し
たものをデータＶとして出力する。すなわち、上記デー
タ反転回路５１ａと１加算器５２ａとはデータＸの絶対
値を取る絶対値回路５４ａを構成しており、上記データ
反転回路５１ｂと１加算器５２ｂはデータＹの絶対値を
取る絶対値回路５４ｂを構成している。
【０００７】上記両絶対値回路５４ａ、５４ｂからの出
力データＵ、Ｖは符号なし比較回路５３に入力され、こ
こで両絶対値データの大小が比較され、比較結果ＳＦが
出力される。
力データＵ、Ｖは符号なし比較回路５３に入力され、こ
こで両絶対値データの大小が比較され、比較結果ＳＦが
出力される。
【０００８】図１１は、図１０の絶対値比較回路をゲー
ト回路を用いたハードウエアで実現する場合に、データ
Ｘのデータ幅が４ビットの場合の一方のデータ反転回路
５１ａの具体的構成例を示している。このデータ反転回
路は、データＸの各ビットｘ０〜ｘ３のそれぞれとデー
タＸの符号ビットａとが入力される４個のイクスクルー
シブＯＲ回路（排他的論理和回路）６１で構成されてい
る。なお、他方のデータ反転回路５１ｂはデータがＹ
（ｙ０〜ｙ３）である点のみが異なり、その他は図１１
と同様に構成されている。
ト回路を用いたハードウエアで実現する場合に、データ
Ｘのデータ幅が４ビットの場合の一方のデータ反転回路
５１ａの具体的構成例を示している。このデータ反転回
路は、データＸの各ビットｘ０〜ｘ３のそれぞれとデー
タＸの符号ビットａとが入力される４個のイクスクルー
シブＯＲ回路（排他的論理和回路）６１で構成されてい
る。なお、他方のデータ反転回路５１ｂはデータがＹ
（ｙ０〜ｙ３）である点のみが異なり、その他は図１１
と同様に構成されている。
【０００９】図１２は、同様に、図１０の絶対値比較回
路をゲート回路を用いたハードウエアで実現する場合
に、データＸのデータ幅が４ビットの場合の一方の１加
算器５２ａの具体的構成例を示している。この１加算器
は、４個のイクスクルーシブＯＲ回路６２と３個のＡＮ
Ｄ回路６３で構成されている。なお、図中、ｘ０′〜ｘ
３′は前記データ反転回路５１ａの出力データＸ′の各
ビットであり、４個のイクスクルーシブＯＲ回路６２か
ら前記データＵの各ビットｕ０′〜ｕ３′が出力され
る。なお、他方の１加算器５２ｂはデータがＹ′（ｙ
０′〜ｙ３′）である点のみが異なり、その他は図１２
と同様に構成されている。
路をゲート回路を用いたハードウエアで実現する場合
に、データＸのデータ幅が４ビットの場合の一方の１加
算器５２ａの具体的構成例を示している。この１加算器
は、４個のイクスクルーシブＯＲ回路６２と３個のＡＮ
Ｄ回路６３で構成されている。なお、図中、ｘ０′〜ｘ
３′は前記データ反転回路５１ａの出力データＸ′の各
ビットであり、４個のイクスクルーシブＯＲ回路６２か
ら前記データＵの各ビットｕ０′〜ｕ３′が出力され
る。なお、他方の１加算器５２ｂはデータがＹ′（ｙ
０′〜ｙ３′）である点のみが異なり、その他は図１２
と同様に構成されている。
【００１０】図１３は、同様に、図１０の絶対値比較回
路をゲート回路を用いたハードウエアで実現する場合
に、データＸ、Ｙのデータ幅が４ビットの場合の符号な
し比較回路５３の具体的構成例を示している。この符号
なし比較回路は、４個のインバータ６４、３個のイクス
クルーシブＮＯＲ回路（一致回路）６５及び４個のＡＮ
Ｄ回路６６と、これら４個のＡＮＤ回路６６の出力が入
力されるＯＲ回路６７とから構成されており、前記比較
結果ＳＦはこのＯＲ回路６７から出力される。
路をゲート回路を用いたハードウエアで実現する場合
に、データＸ、Ｙのデータ幅が４ビットの場合の符号な
し比較回路５３の具体的構成例を示している。この符号
なし比較回路は、４個のインバータ６４、３個のイクス
クルーシブＮＯＲ回路（一致回路）６５及び４個のＡＮ
Ｄ回路６６と、これら４個のＡＮＤ回路６６の出力が入
力されるＯＲ回路６７とから構成されており、前記比較
結果ＳＦはこのＯＲ回路６７から出力される。
【００１１】図１０〜図１３に示すような構成の従来の
絶対値比較回路において、互いに比較対象となる２つの
符号付きデータＸ、Ｙが入力されると、それぞれの符号
ビットａ、ｂに応じて、それぞれのデータの全ビットが
データ反転回路５１ａ、５１ｂによって反転された後、
１加算器５２ａ、５２ｂによって最下位ビット（ＬＳ
Ｂ）にそれぞれａ、ｂが加算される。このようにして２
の補数表現された２進数Ｘ、Ｙの絶対値が計算される。
このようにして計算された絶対値｜Ｘ｜、｜Ｙ｜は、符
号なし比較回路５３によってその大小関係が判定され、
｜Ｘ｜≦｜Ｙ｜のときは、ＳＦ＝１が、｜Ｘ｜＞｜Ｙ｜
のときは、ＳＦ＝０が、比較結果として出力される。
絶対値比較回路において、互いに比較対象となる２つの
符号付きデータＸ、Ｙが入力されると、それぞれの符号
ビットａ、ｂに応じて、それぞれのデータの全ビットが
データ反転回路５１ａ、５１ｂによって反転された後、
１加算器５２ａ、５２ｂによって最下位ビット（ＬＳ
Ｂ）にそれぞれａ、ｂが加算される。このようにして２
の補数表現された２進数Ｘ、Ｙの絶対値が計算される。
このようにして計算された絶対値｜Ｘ｜、｜Ｙ｜は、符
号なし比較回路５３によってその大小関係が判定され、
｜Ｘ｜≦｜Ｙ｜のときは、ＳＦ＝１が、｜Ｘ｜＞｜Ｙ｜
のときは、ＳＦ＝０が、比較結果として出力される。
【００１２】
【発明が解決しようとする課題】ところで、予め全ての
入力データの絶対値を計算しておき、これらの比較を行
う上記従来回路では、演算処理に要する時間が長くなる
という問題がある。互いに比較対象となるデータＸ、Ｙ
の絶対値を計算する処理はＸ、Ｙ双方に対して行う必要
があるから、符号なしデータを比較する場合に比べて、
少なくとも３倍以上の処理時間が必要である。また、絶
対値を取る前のデータを保存する必要がある場合には、
絶対値データ｜Ｘ｜、｜Ｙ｜を記憶する場所を確保する
必要があり。メモリの記憶容量が、符号なしデータを比
較する場合に比べて、最大で約２倍必要になる。
入力データの絶対値を計算しておき、これらの比較を行
う上記従来回路では、演算処理に要する時間が長くなる
という問題がある。互いに比較対象となるデータＸ、Ｙ
の絶対値を計算する処理はＸ、Ｙ双方に対して行う必要
があるから、符号なしデータを比較する場合に比べて、
少なくとも３倍以上の処理時間が必要である。また、絶
対値を取る前のデータを保存する必要がある場合には、
絶対値データ｜Ｘ｜、｜Ｙ｜を記憶する場所を確保する
必要があり。メモリの記憶容量が、符号なしデータを比
較する場合に比べて、最大で約２倍必要になる。
【００１３】一方、各データの絶対値をその都度計算し
ながら比較する方法では、メモリの記憶容量の増大は伴
わないが、符号なしデータを比較する場合に比べて、や
はり３倍以上の処理時間が必要になる。この方法で、処
理時間を符号なしデータの比較の場合と同程度にまで短
縮しようとすると、今度はハードウエア量が３倍程度に
増大してしまう。
ながら比較する方法では、メモリの記憶容量の増大は伴
わないが、符号なしデータを比較する場合に比べて、や
はり３倍以上の処理時間が必要になる。この方法で、処
理時間を符号なしデータの比較の場合と同程度にまで短
縮しようとすると、今度はハードウエア量が３倍程度に
増大してしまう。
【００１４】このように従来の演算回路で２の補数表現
された２進数どうしの大小関係を比較演算しようとする
と処理時間が長くなってしまう問題があり、これを短縮
しようとすると今度はハードウエア量が増大するという
問題が生じていた。
された２進数どうしの大小関係を比較演算しようとする
と処理時間が長くなってしまう問題があり、これを短縮
しようとすると今度はハードウエア量が増大するという
問題が生じていた。
【００１５】この発明は上記のような事情を考慮してな
されたものであり、その目的は、ハードウエア量を増大
するさせることなくかつ比較的短時間で２の補数表現さ
れた２進数どうしの大小関係を比較演算することができ
る演算回路を提供することである。
されたものであり、その目的は、ハードウエア量を増大
するさせることなくかつ比較的短時間で２の補数表現さ
れた２進数どうしの大小関係を比較演算することができ
る演算回路を提供することである。
【００１６】
【課題を解決するための手段】この発明の演算回路は、
それぞれ２の補数表現された複数ビットの２進数からな
る第１、第２の入力データの各符号ビットが入力され、
両符号ビットが一致しているときには真、一致していな
いときには偽となる一致検出信号を出力する一致検出手
段と、上記第１の入力データと上記一致検出信号とが入
力され、一致検出信号が真のときには第１の入力データ
の各ビットの論理反転信号を出力し、一致検出信号が偽
のときには第１の入力データと等しい信号を出力する信
号出力手段と、上記第２の入力データと上記信号出力手
段の出力信号とが２組の２進加算信号として入力され、
上記一致検出信号が桁上げ信号として入力され、これら
入力信号の和を出力する加算手段と、上記第２の入力デ
ータの符号ビットと上記加算手段から出力される和の符
号ビットとが入力され、和の符号ビットとその反転信号
とを選択的に切り替えて出力するフラグ生成手段とを具
備している。
それぞれ２の補数表現された複数ビットの２進数からな
る第１、第２の入力データの各符号ビットが入力され、
両符号ビットが一致しているときには真、一致していな
いときには偽となる一致検出信号を出力する一致検出手
段と、上記第１の入力データと上記一致検出信号とが入
力され、一致検出信号が真のときには第１の入力データ
の各ビットの論理反転信号を出力し、一致検出信号が偽
のときには第１の入力データと等しい信号を出力する信
号出力手段と、上記第２の入力データと上記信号出力手
段の出力信号とが２組の２進加算信号として入力され、
上記一致検出信号が桁上げ信号として入力され、これら
入力信号の和を出力する加算手段と、上記第２の入力デ
ータの符号ビットと上記加算手段から出力される和の符
号ビットとが入力され、和の符号ビットとその反転信号
とを選択的に切り替えて出力するフラグ生成手段とを具
備している。
【００１７】この発明の演算回路は、それぞれ２の補数
表現された複数ビットの２進数からなる第１、第２の入
力データの各符号ビットが入力され、両符号ビットが一
致しているときには真、一致していないときには偽とな
る一致検出信号を出力する一致検出手段と、上記第１の
入力データと上記一致検出信号とが入力され、一致検出
信号が真のときには第１の入力データの各ビットの論理
反転信号を出力し、一致検出信号が偽のときには第１の
入力データと等しい信号を出力する信号出力手段と、上
記第２の入力データと上記信号出力手段の出力信号とが
２組の２進加算信号として入力され、上記一致検出信号
が桁上げ信号として入力され、これら入力信号の和を出
力する加算手段と、上記信号出力手段からの出力信号の
符号ビットと上記加算手段から出力される和の符号ビッ
トとが入力され、和の符号ビットとその反転信号とを選
択的に切り替えて出力するフラグ生成手段とを具備して
いる。
表現された複数ビットの２進数からなる第１、第２の入
力データの各符号ビットが入力され、両符号ビットが一
致しているときには真、一致していないときには偽とな
る一致検出信号を出力する一致検出手段と、上記第１の
入力データと上記一致検出信号とが入力され、一致検出
信号が真のときには第１の入力データの各ビットの論理
反転信号を出力し、一致検出信号が偽のときには第１の
入力データと等しい信号を出力する信号出力手段と、上
記第２の入力データと上記信号出力手段の出力信号とが
２組の２進加算信号として入力され、上記一致検出信号
が桁上げ信号として入力され、これら入力信号の和を出
力する加算手段と、上記信号出力手段からの出力信号の
符号ビットと上記加算手段から出力される和の符号ビッ
トとが入力され、和の符号ビットとその反転信号とを選
択的に切り替えて出力するフラグ生成手段とを具備して
いる。
【００１８】この発明の演算回路は、それぞれ２の補数
表現された複数ビットの２進数からなる第１、第２の入
力データの各符号ビットが入力され、両符号ビットが一
致しているときには真、一致していないときには偽とな
る一致検出信号を出力する一致検出手段と、上記第１の
入力データと上記一致検出信号とが入力され、一致検出
信号が真のときには第１の入力データの各ビットの論理
反転信号を出力し、一致検出信号が偽のときには第１の
入力データと等しい信号を出力する信号出力手段と、上
記第２の入力データと上記信号出力手段の出力信号とが
２組の２進加算信号として入力され、上記一致検出信号
が桁上げ信号として入力され、これら入力信号の和を出
力する加算手段と、上記第１の入力信号の符号ビット、
上記一致検出信号及び上記加算手段から出力される和の
符号ビットとが入力され、和の符号ビットとその反転信
号とを選択的に切り替えて出力するフラグ生成手段とを
具備している。
表現された複数ビットの２進数からなる第１、第２の入
力データの各符号ビットが入力され、両符号ビットが一
致しているときには真、一致していないときには偽とな
る一致検出信号を出力する一致検出手段と、上記第１の
入力データと上記一致検出信号とが入力され、一致検出
信号が真のときには第１の入力データの各ビットの論理
反転信号を出力し、一致検出信号が偽のときには第１の
入力データと等しい信号を出力する信号出力手段と、上
記第２の入力データと上記信号出力手段の出力信号とが
２組の２進加算信号として入力され、上記一致検出信号
が桁上げ信号として入力され、これら入力信号の和を出
力する加算手段と、上記第１の入力信号の符号ビット、
上記一致検出信号及び上記加算手段から出力される和の
符号ビットとが入力され、和の符号ビットとその反転信
号とを選択的に切り替えて出力するフラグ生成手段とを
具備している。
【００１９】
【発明の実施の形態】まず、この発明の実施の形態を説
明する前に、この発明の原理について説明する。いま、
互いに比較対象になる２の補数表現された複数ビットの
２進数データをＸ、Ｙ、それぞれの符号ビットをＸＳ、
ＹＳ、それぞれの絶対値を｜Ｘ｜、｜Ｙ｜で表すとす
る。そして、上記両２進数データＸ、Ｙに対して以下の
ような２通りの演算を行う。 （１） ＸＳ＝ＹＳのとき Ｚ＝Ｘ−Ｙ＝（１−２・ＸＳ）・｜Ｘ｜−（１−２・ＹＳ）・｜Ｙ｜ … １ （２） ＸＳ≠ＹＳのとき Ｚ＝Ｘ＋Ｙ＝（１−２・ＸＳ）・｜Ｘ｜＋（１−２・ＹＳ）・｜Ｙ｜ … ２ ここで、ＸＳ、ＹＳに実際に符号を割り当ててみると、
比較データＸの符号ＸＳによってそれぞれの演算は、さ
らに２通りに分類される。すなわち、（１−１） ＸＳ
＝ＹＳでかつ、ＸＳが正（０）のとき、 Ｚ＝｜Ｘ｜−｜Ｙ｜ … ３ （１−２） ＸＳ＝ＹＳでかつ、ＸＳが負（１）のと
き、 Ｚ＝｜Ｙ｜−｜Ｘ｜ … ４ （２−１） ＸＳ≠ＹＳでかつ、ＸＳが正（０）のと
き、 Ｚ＝｜Ｘ｜−｜Ｙ｜ … ５ （２−２） ＸＳ≠ＹＳでかつ、ＸＳが負（１）のと
き、 Ｚ＝｜Ｙ｜−｜Ｘ｜ … ６ 上記の演算結果は次のように読み替えることができる。
すなわち、上記（１−１）と（２−１）の場合は、 Ｚ＜０ならば｜Ｘ｜＜｜Ｙ｜ Ｚ＝０ならば｜Ｘ｜＝｜Ｙ｜ Ｚ＞０ならば｜Ｘ｜＞｜Ｙ｜ … ７ 上記（１−２）と（２−２）の場合は、 Ｚ＜０ならば｜Ｘ｜＞｜Ｙ｜ Ｚ＝０ならば｜Ｘ｜＝｜Ｙ｜ Ｚ＞０ならば｜Ｘ｜＜｜Ｙ｜ … ８ ここで、演算結果Ｚの符号に対応する絶対値｜Ｘ｜と｜
Ｙ｜の大小関係が、上記の（１−１）と（２−１）の場
合と、上記の（１−２）と（２−２）の場合とで逆にな
っている。
明する前に、この発明の原理について説明する。いま、
互いに比較対象になる２の補数表現された複数ビットの
２進数データをＸ、Ｙ、それぞれの符号ビットをＸＳ、
ＹＳ、それぞれの絶対値を｜Ｘ｜、｜Ｙ｜で表すとす
る。そして、上記両２進数データＸ、Ｙに対して以下の
ような２通りの演算を行う。 （１） ＸＳ＝ＹＳのとき Ｚ＝Ｘ−Ｙ＝（１−２・ＸＳ）・｜Ｘ｜−（１−２・ＹＳ）・｜Ｙ｜ … １ （２） ＸＳ≠ＹＳのとき Ｚ＝Ｘ＋Ｙ＝（１−２・ＸＳ）・｜Ｘ｜＋（１−２・ＹＳ）・｜Ｙ｜ … ２ ここで、ＸＳ、ＹＳに実際に符号を割り当ててみると、
比較データＸの符号ＸＳによってそれぞれの演算は、さ
らに２通りに分類される。すなわち、（１−１） ＸＳ
＝ＹＳでかつ、ＸＳが正（０）のとき、 Ｚ＝｜Ｘ｜−｜Ｙ｜ … ３ （１−２） ＸＳ＝ＹＳでかつ、ＸＳが負（１）のと
き、 Ｚ＝｜Ｙ｜−｜Ｘ｜ … ４ （２−１） ＸＳ≠ＹＳでかつ、ＸＳが正（０）のと
き、 Ｚ＝｜Ｘ｜−｜Ｙ｜ … ５ （２−２） ＸＳ≠ＹＳでかつ、ＸＳが負（１）のと
き、 Ｚ＝｜Ｙ｜−｜Ｘ｜ … ６ 上記の演算結果は次のように読み替えることができる。
すなわち、上記（１−１）と（２−１）の場合は、 Ｚ＜０ならば｜Ｘ｜＜｜Ｙ｜ Ｚ＝０ならば｜Ｘ｜＝｜Ｙ｜ Ｚ＞０ならば｜Ｘ｜＞｜Ｙ｜ … ７ 上記（１−２）と（２−２）の場合は、 Ｚ＜０ならば｜Ｘ｜＞｜Ｙ｜ Ｚ＝０ならば｜Ｘ｜＝｜Ｙ｜ Ｚ＞０ならば｜Ｘ｜＜｜Ｙ｜ … ８ ここで、演算結果Ｚの符号に対応する絶対値｜Ｘ｜と｜
Ｙ｜の大小関係が、上記の（１−１）と（２−１）の場
合と、上記の（１−２）と（２−２）の場合とで逆にな
っている。
【００２０】いま、新たに、演算フラグＳＦを次のよう
に定義する。 ｜Ｘ｜＜｜Ｙ｜のときＳＦ＝１ ｜Ｘ｜＝｜Ｙ｜のときＳＦは不定（０または１） ｜Ｘ｜＞｜Ｙ｜のときＳＦ＝０ … ９ また、演算結果Ｚの符号をＺＳで表現すると、上記の
（１−１）と（２−１）の場合は、 ＳＦ＝ＺＳ … １０ 上記の（１−２）と（２−２）の場合は、 ＳＦ＝／ＺＳ … １１ このようにして、ＸとＹの絶対値を計算することなく演
算フラグＳＦを生成することができる。以上の演算を下
記の表１にまとめて示す。
に定義する。 ｜Ｘ｜＜｜Ｙ｜のときＳＦ＝１ ｜Ｘ｜＝｜Ｙ｜のときＳＦは不定（０または１） ｜Ｘ｜＞｜Ｙ｜のときＳＦ＝０ … ９ また、演算結果Ｚの符号をＺＳで表現すると、上記の
（１−１）と（２−１）の場合は、 ＳＦ＝ＺＳ … １０ 上記の（１−２）と（２−２）の場合は、 ＳＦ＝／ＺＳ … １１ このようにして、ＸとＹの絶対値を計算することなく演
算フラグＳＦを生成することができる。以上の演算を下
記の表１にまとめて示す。
【００２１】
【表１】 同様の演算が、データＹの符号ＹＳを用いても実行でき
る。この場合を下記の表２にまとめて示す。
る。この場合を下記の表２にまとめて示す。
【００２２】
【表２】
【００２３】上記表２から分かるように、加算または減
算の結果であるＺの符号ＺＳの反転、非反転は、比較す
るデータＸ、Ｙの符号が一致した場合と、一致しない場
合とで条件が異なる。すなわち、ＸＳ＝ＹＳの場合に
は、Ｙが負（ＹＳ＝１）のとき反転（ＳＦ＝／ＺＳ）
し、ＸＳ≠ＹＳの場合には、Ｙが正（ＹＳ＝０）のとき
反転（ＳＦ＝／ＺＳ）する。
算の結果であるＺの符号ＺＳの反転、非反転は、比較す
るデータＸ、Ｙの符号が一致した場合と、一致しない場
合とで条件が異なる。すなわち、ＸＳ＝ＹＳの場合に
は、Ｙが負（ＹＳ＝１）のとき反転（ＳＦ＝／ＺＳ）
し、ＸＳ≠ＹＳの場合には、Ｙが正（ＹＳ＝０）のとき
反転（ＳＦ＝／ＺＳ）する。
【００２４】図１は、上記のような原理に基づき、表１
に示すような演算を行って、２の補数表現された複数ビ
ットからなる２進数データＸ、Ｙの絶対値の大小比較結
果ＳＦを加算結果Ｚと共に出力する、この発明の第１の
実施の形態に係る演算回路の構成を示すブロック図であ
る。この演算回路は、データ反転回路１０、加算器１
１、符号一致検出回路１２及びフラグ生成回路１３によ
って構成されている。
に示すような演算を行って、２の補数表現された複数ビ
ットからなる２進数データＸ、Ｙの絶対値の大小比較結
果ＳＦを加算結果Ｚと共に出力する、この発明の第１の
実施の形態に係る演算回路の構成を示すブロック図であ
る。この演算回路は、データ反転回路１０、加算器１
１、符号一致検出回路１２及びフラグ生成回路１３によ
って構成されている。
【００２５】一方の２進数データＸは加算器１０の一方
の入力端に供給される。また、このデータＸの符号ビッ
トａは符号一致検出回路１２及びフラグ生成回路１３に
それぞれ供給される。他方の２進数データＹはデータ反
転回路１０に供給される。また、このデータＹの符号ビ
ットｂは上記符号一致検出回路１２に供給される。上記
データ反転回路１０の出力は上記加算器１１の他方の入
力端に供給される。
の入力端に供給される。また、このデータＸの符号ビッ
トａは符号一致検出回路１２及びフラグ生成回路１３に
それぞれ供給される。他方の２進数データＹはデータ反
転回路１０に供給される。また、このデータＹの符号ビ
ットｂは上記符号一致検出回路１２に供給される。上記
データ反転回路１０の出力は上記加算器１１の他方の入
力端に供給される。
【００２６】上記符号一致検出回路１２は、両データ
Ｘ、Ｙの符号ビットａ、ｂの一致、不一致を検出するも
のであり、その検出出力ｃは上記データ反転回路１０及
び加算器１１に供給される。上記データ反転回路１０
は、符号一致検出回路１２の検出出力ｃに基づいてデー
タＹの反転を行う。また、加算器１１は、上記データＸ
とデータ反転回路１０からの出力との加算を行う際に、
符号一致検出回路１２からの検出出力ｃとの加算も行
う。そして、加算器１１からは、データＸ、データ反転
回路１０からの出力及び検出出力ｃとの間の加算結果Ｚ
が出力される。また、この加算結果Ｚの符号ビットｄが
上記フラグ生成回路１３に供給される。
Ｘ、Ｙの符号ビットａ、ｂの一致、不一致を検出するも
のであり、その検出出力ｃは上記データ反転回路１０及
び加算器１１に供給される。上記データ反転回路１０
は、符号一致検出回路１２の検出出力ｃに基づいてデー
タＹの反転を行う。また、加算器１１は、上記データＸ
とデータ反転回路１０からの出力との加算を行う際に、
符号一致検出回路１２からの検出出力ｃとの加算も行
う。そして、加算器１１からは、データＸ、データ反転
回路１０からの出力及び検出出力ｃとの間の加算結果Ｚ
が出力される。また、この加算結果Ｚの符号ビットｄが
上記フラグ生成回路１３に供給される。
【００２７】フラグ生成回路１３は、データＸの符号ビ
ットａと加算結果Ｚの符号ビットｄに応じて演算フラグ
ＳＦを出力する。図１に示した演算回路において、デー
タＸ、Ｙの符号ビットａ、ｂの一致／不一致が符号一致
検出回路１２で検出され、検出出力ｃが生成される。こ
の検出出力ｃが有効（＝１、真）、すなわちａ＝ｂのと
きには、データ反転回路１０でデータＹの全ビットの論
理が反転される。他方、検出出力ｃが無効（＝０、
偽）、すなわちａ≠ｂのときには、データ反転回路１０
においてデータＹは反転されずそのまま加算器１１に供
給される。加算器１１では、データＸ、データ反転回路
１０の出力及び検出出力ｃとが加算される。この場合、
加算器１１において、検出出力ｃは桁上げ信号として用
いられる。
ットａと加算結果Ｚの符号ビットｄに応じて演算フラグ
ＳＦを出力する。図１に示した演算回路において、デー
タＸ、Ｙの符号ビットａ、ｂの一致／不一致が符号一致
検出回路１２で検出され、検出出力ｃが生成される。こ
の検出出力ｃが有効（＝１、真）、すなわちａ＝ｂのと
きには、データ反転回路１０でデータＹの全ビットの論
理が反転される。他方、検出出力ｃが無効（＝０、
偽）、すなわちａ≠ｂのときには、データ反転回路１０
においてデータＹは反転されずそのまま加算器１１に供
給される。加算器１１では、データＸ、データ反転回路
１０の出力及び検出出力ｃとが加算される。この場合、
加算器１１において、検出出力ｃは桁上げ信号として用
いられる。
【００２８】フラグ生成回路１３では、Ｘの符号が正、
すなわちａ＝０のときにはｄを、Ｘの符号が負、すなわ
ちａ＝１のときにはｄの論理反転をそれぞれフラグＳＦ
として出力する。
すなわちａ＝０のときにはｄを、Ｘの符号が負、すなわ
ちａ＝１のときにはｄの論理反転をそれぞれフラグＳＦ
として出力する。
【００２９】このような構成の演算回路では、データＸ
とＹの絶対値を計算することなく演算フラグＳＦを生成
することができる。また、上記実施の形態に係る演算回
路では、加算器を１つしか用いていない。加算器は特に
多くの素子数を必要とするので、従来回路に比べて加算
器が半減できたことにより、全体としてのハードウエア
量が大幅に減少する。さらに、従来のように予め全ての
入力データの絶対値を計算しておく必要がないので、演
算処理に要する時間が比較的短時間となる。
とＹの絶対値を計算することなく演算フラグＳＦを生成
することができる。また、上記実施の形態に係る演算回
路では、加算器を１つしか用いていない。加算器は特に
多くの素子数を必要とするので、従来回路に比べて加算
器が半減できたことにより、全体としてのハードウエア
量が大幅に減少する。さらに、従来のように予め全ての
入力データの絶対値を計算しておく必要がないので、演
算処理に要する時間が比較的短時間となる。
【００３０】図２は、上記のような原理に基づき、表２
に示すような演算を行って、２の補数表現された複数ビ
ットからなる２進数データＸ、Ｙの絶対値の大小比較結
果ＳＦを加算結果Ｚと共に出力する、この発明の第２の
実施の形態に係る演算回路の構成を示すブロック図であ
る。この演算回路は、図１の場合と同様に、データ反転
回路１０、加算器１１、符号一致検出回路１２及びフラ
グ生成回路１３によって構成されている。この実施の形
態のものが前記図１の場合と異なる点は、フラグ生成回
路１３にデータＸの符号ビットａを供給するのではな
く、前記データ反転回路１０の出力データの符号ビット
ｅを供給するようにした点である。
に示すような演算を行って、２の補数表現された複数ビ
ットからなる２進数データＸ、Ｙの絶対値の大小比較結
果ＳＦを加算結果Ｚと共に出力する、この発明の第２の
実施の形態に係る演算回路の構成を示すブロック図であ
る。この演算回路は、図１の場合と同様に、データ反転
回路１０、加算器１１、符号一致検出回路１２及びフラ
グ生成回路１３によって構成されている。この実施の形
態のものが前記図１の場合と異なる点は、フラグ生成回
路１３にデータＸの符号ビットａを供給するのではな
く、前記データ反転回路１０の出力データの符号ビット
ｅを供給するようにした点である。
【００３１】図２に示した演算回路において、符号一致
検出回路１２の検出出力ｃが有効（＝１、真）、すなわ
ちａ＝ｂのときには、データ反転回路１０でデータＹの
全ビットの論理が反転される。他方、検出出力ｃが無効
（＝０、偽）、すなわちａ≠ｂのときには、データ反転
回路１０においてデータＹは反転されず、そのまま加算
器１１に供給される。加算器１１では、データＸ、デー
タ反転回路１０の出力及び検出出力ｃとが加算される。
この場合にも、検出出力ｃは、加算器１１で桁上げ信号
として用いられる。
検出回路１２の検出出力ｃが有効（＝１、真）、すなわ
ちａ＝ｂのときには、データ反転回路１０でデータＹの
全ビットの論理が反転される。他方、検出出力ｃが無効
（＝０、偽）、すなわちａ≠ｂのときには、データ反転
回路１０においてデータＹは反転されず、そのまま加算
器１１に供給される。加算器１１では、データＸ、デー
タ反転回路１０の出力及び検出出力ｃとが加算される。
この場合にも、検出出力ｃは、加算器１１で桁上げ信号
として用いられる。
【００３２】この場合、フラグ生成回路１３は、データ
反転回路１０からの出力データの符号が正、すなわちｅ
＝０のときにはｄの反転論理を、負、すなわちｅ＝１の
ときにはｄをそれぞれフラグＳＦとして出力する。
反転回路１０からの出力データの符号が正、すなわちｅ
＝０のときにはｄの反転論理を、負、すなわちｅ＝１の
ときにはｄをそれぞれフラグＳＦとして出力する。
【００３３】このような構成の演算回路でも、データＸ
とＹの絶対値を計算することなく演算フラグＳＦを生成
することができる。さらに、図１の演算回路と同様に、
加算器を１つしか用いていないので、従来回路に比べて
全体としてのハードウエア量が大幅に減少すると共に、
従来のように予め全ての入力データの絶対値を計算して
おく必要がないので、演算処理に要する時間が比較的短
時間となる。
とＹの絶対値を計算することなく演算フラグＳＦを生成
することができる。さらに、図１の演算回路と同様に、
加算器を１つしか用いていないので、従来回路に比べて
全体としてのハードウエア量が大幅に減少すると共に、
従来のように予め全ての入力データの絶対値を計算して
おく必要がないので、演算処理に要する時間が比較的短
時間となる。
【００３４】図３は、上記のような原理に基づき、表２
に示すような演算を行って、２の補数表現された複数ビ
ットからなる２進数データＸ、Ｙの絶対値の大小比較結
果ＳＦを加算結果Ｚと共に出力する、この発明の第３の
実施の形態に係る演算回路の構成を示すブロック図であ
る。この演算回路が、図２のものと異なる点は、前記フ
ラグ生成回路１３の代わりに新たなフラグ生成回路１４
を設けた点である。
に示すような演算を行って、２の補数表現された複数ビ
ットからなる２進数データＸ、Ｙの絶対値の大小比較結
果ＳＦを加算結果Ｚと共に出力する、この発明の第３の
実施の形態に係る演算回路の構成を示すブロック図であ
る。この演算回路が、図２のものと異なる点は、前記フ
ラグ生成回路１３の代わりに新たなフラグ生成回路１４
を設けた点である。
【００３５】上記フラグ生成回路１４には、データＹの
符号ビットｂ、符号一致検出回路１２からの検出出力ｃ
及び加算結果Ｚの符号ビットｄが供給される。そして、
このフラグ生成回路１４は、ｂ＝ｃのときにはｄの反転
論理を、ｂ≠ｃのときにはｄをそれぞれフラグＳＦとし
て出力する。
符号ビットｂ、符号一致検出回路１２からの検出出力ｃ
及び加算結果Ｚの符号ビットｄが供給される。そして、
このフラグ生成回路１４は、ｂ＝ｃのときにはｄの反転
論理を、ｂ≠ｃのときにはｄをそれぞれフラグＳＦとし
て出力する。
【００３６】このような構成の演算回路でも、データＸ
とＹの絶対値を計算することなく演算フラグＳＦを生成
することができる。さらに、図１の演算回路と同様に、
加算器を１つしか用いていないので、従来回路に比べて
全体としてのハードウエア量が大幅に減少すると共に、
従来のように予め全ての入力データの絶対値を計算して
おく必要がないので、演算処理に要する時間が比較的短
時間となる。
とＹの絶対値を計算することなく演算フラグＳＦを生成
することができる。さらに、図１の演算回路と同様に、
加算器を１つしか用いていないので、従来回路に比べて
全体としてのハードウエア量が大幅に減少すると共に、
従来のように予め全ての入力データの絶対値を計算して
おく必要がないので、演算処理に要する時間が比較的短
時間となる。
【００３７】図４は、上記図１に示した第１の実施の形
態に係る演算回路の一部回路を具体的にして示す回路図
である。この図４の演算回路では、前記符号一致検出回
路１２としてイクスクルーシブＮＯＲ回路（Exclusive
NOR 回路：一致回路）１５を、前記フラグ生成回路１３
としてイクスクルーシブＯＲ回路（Exclusive OR回路：
排他的論理和回路）１６をそれぞれ用いたものである。
態に係る演算回路の一部回路を具体的にして示す回路図
である。この図４の演算回路では、前記符号一致検出回
路１２としてイクスクルーシブＮＯＲ回路（Exclusive
NOR 回路：一致回路）１５を、前記フラグ生成回路１３
としてイクスクルーシブＯＲ回路（Exclusive OR回路：
排他的論理和回路）１６をそれぞれ用いたものである。
【００３８】図５は、上記図２に示した第２の実施の形
態に係る演算回路の一部回路を具体的にして示す回路図
である。この図５の演算回路では、前記符号一致検出回
路１２としてイクスクルーシブＮＯＲ回路１５を、前記
フラグ生成回路１３としてイクスクルーシブＮＯＲ回路
１７をそれぞれ用いたものである。
態に係る演算回路の一部回路を具体的にして示す回路図
である。この図５の演算回路では、前記符号一致検出回
路１２としてイクスクルーシブＮＯＲ回路１５を、前記
フラグ生成回路１３としてイクスクルーシブＮＯＲ回路
１７をそれぞれ用いたものである。
【００３９】図６は、上記図３に示した第３の実施の形
態に係る演算回路の一部を具体的にして示す回路図であ
る。この図６の演算回路では、前記符号一致検出回路１
２としてイクスクルーシブＮＯＲ回路１５を用い、前記
フラグ生成回路１４として前記符号ビットｂ及び検出出
力ｃが供給されるイクスクルーシブＯＲ回路１８とこの
イクスクルーシブＯＲ回路１８の出力及び前記符号ビッ
トｄが供給されるイクスクルーシブＮＯＲ回路１９を用
いたものである。
態に係る演算回路の一部を具体的にして示す回路図であ
る。この図６の演算回路では、前記符号一致検出回路１
２としてイクスクルーシブＮＯＲ回路１５を用い、前記
フラグ生成回路１４として前記符号ビットｂ及び検出出
力ｃが供給されるイクスクルーシブＯＲ回路１８とこの
イクスクルーシブＯＲ回路１８の出力及び前記符号ビッ
トｄが供給されるイクスクルーシブＮＯＲ回路１９を用
いたものである。
【００４０】図７は、上記各実施の形態で使用可能な符
号一致検出回路１２の他の詳細な構成例を示している。
この符号一致検出回路は、それぞれ２個のインバータ２
１、２２及びそれぞれ２個のＰ、ＮチャネルのＭＯＳト
ランジスタからなるＣＭＯＳ型のクロックドインバータ
２３、２４で構成されている。
号一致検出回路１２の他の詳細な構成例を示している。
この符号一致検出回路は、それぞれ２個のインバータ２
１、２２及びそれぞれ２個のＰ、ＮチャネルのＭＯＳト
ランジスタからなるＣＭＯＳ型のクロックドインバータ
２３、２４で構成されている。
【００４１】前記データＹの符号ビットｂは、上記イン
バータ２１を介して上記クロックドインバータ２３の入
力端に供給されると共に上記クロックドインバータ２４
の入力端に供給される。また、前記データＸの符号ビッ
トａは、上記クロックドインバータ２３のＮチャネル側
の１個のＭＯＳトランジスタのゲート、上記クロックド
インバータ２４のＰチャネル側の１個のＭＯＳトランジ
スタのゲート及び上記インバータ２２の入力端に供給さ
れる。上記インバータ２２の出力は、上記クロックドイ
ンバータ２３のＰチャネル側の１個のＭＯＳトランジス
タのゲート及び上記クロックドインバータ２４のＮチャ
ネル側の１個のＭＯＳトランジスタのゲートに供給され
る。そして、上記両クロックドインバータ２３、２４の
出力端は共通に接続され、この共通接続点から前記検出
出力ｃが出力される。
バータ２１を介して上記クロックドインバータ２３の入
力端に供給されると共に上記クロックドインバータ２４
の入力端に供給される。また、前記データＸの符号ビッ
トａは、上記クロックドインバータ２３のＮチャネル側
の１個のＭＯＳトランジスタのゲート、上記クロックド
インバータ２４のＰチャネル側の１個のＭＯＳトランジ
スタのゲート及び上記インバータ２２の入力端に供給さ
れる。上記インバータ２２の出力は、上記クロックドイ
ンバータ２３のＰチャネル側の１個のＭＯＳトランジス
タのゲート及び上記クロックドインバータ２４のＮチャ
ネル側の１個のＭＯＳトランジスタのゲートに供給され
る。そして、上記両クロックドインバータ２３、２４の
出力端は共通に接続され、この共通接続点から前記検出
出力ｃが出力される。
【００４２】このような構成の符号一致検出回路におい
て、符号ビットａが１のとき、インバータ２２の出力が
０となり、一方のクロックドインバータ２３のみが動作
状態となる。このとき、符号ビットｂが１であれば、イ
ンバータ２１の出力が０、クロックドインバータ２３の
出力、すなわち検出出力ｃが１となる。他方、符号ビッ
トｂが０であれば、インバータ２１の出力が１、クロッ
クドインバータ２３の出力、すなわち検出出力ｃは０と
なる。
て、符号ビットａが１のとき、インバータ２２の出力が
０となり、一方のクロックドインバータ２３のみが動作
状態となる。このとき、符号ビットｂが１であれば、イ
ンバータ２１の出力が０、クロックドインバータ２３の
出力、すなわち検出出力ｃが１となる。他方、符号ビッ
トｂが０であれば、インバータ２１の出力が１、クロッ
クドインバータ２３の出力、すなわち検出出力ｃは０と
なる。
【００４３】また、符号ビットａが０のとき、インバー
タ２２の出力が１となり、他方のクロックドインバータ
２４のみが動作状態となる。このとき、符号ビットｂが
１であれば、クロックドインバータ２３の出力、すなわ
ち検出出力ｃが０となる。他方、符号ビットｂが０であ
れば、クロックドインバータ２３の出力、すなわち検出
出力ｃは１となる。
タ２２の出力が１となり、他方のクロックドインバータ
２４のみが動作状態となる。このとき、符号ビットｂが
１であれば、クロックドインバータ２３の出力、すなわ
ち検出出力ｃが０となる。他方、符号ビットｂが０であ
れば、クロックドインバータ２３の出力、すなわち検出
出力ｃは１となる。
【００４４】このように、図７に示した符号一致検出回
路は、符号ビットａ、ｂが同じ場合にのみ検出出力ｃが
１となり、前記図４〜図６におけるイクスクルーシブＮ
ＯＲ回路１５と同様の入出力論理を持つ。
路は、符号ビットａ、ｂが同じ場合にのみ検出出力ｃが
１となり、前記図４〜図６におけるイクスクルーシブＮ
ＯＲ回路１５と同様の入出力論理を持つ。
【００４５】図８は、上記各実施の形態で使用可能なフ
ラグ生成回路１３の他の詳細な構成例を示している。こ
のフラグ生成回路は、それぞれ２個のインバータ２５、
２６及びそれぞれ２個のＰ、ＮチャネルのＭＯＳトラン
ジスタからなるＣＭＯＳ型のクロックドインバータ２
７、２８で構成されている。
ラグ生成回路１３の他の詳細な構成例を示している。こ
のフラグ生成回路は、それぞれ２個のインバータ２５、
２６及びそれぞれ２個のＰ、ＮチャネルのＭＯＳトラン
ジスタからなるＣＭＯＳ型のクロックドインバータ２
７、２８で構成されている。
【００４６】前記加算結果Ｚの符号ビットｄは、上記ク
ロックドインバータ２７の入力端に供給されると共に上
記インバータ２５を介して上記クロックドインバータ２
８の入力端に供給される。また、前記データＸの符号ビ
ットａは、上記クロックドインバータ２７のＮチャネル
側の１個のＭＯＳトランジスタのゲート、上記クロック
ドインバータ２８のＰチャネル側の１個のＭＯＳトラン
ジスタのゲート及び上記インバータ２６の入力端に供給
される。上記インバータ２６の出力は、上記クロックド
インバータ２７のＰチャネル側の１個のＭＯＳトランジ
スタのゲート及び上記クロックドインバータ２８のＮチ
ャネル側の１個のＭＯＳトランジスタのゲートに供給さ
れる。そして、上記両クロックドインバータ２７、２８
の出力端は共通に接続され、この共通接続点から前記フ
ラグＳＦが出力される。
ロックドインバータ２７の入力端に供給されると共に上
記インバータ２５を介して上記クロックドインバータ２
８の入力端に供給される。また、前記データＸの符号ビ
ットａは、上記クロックドインバータ２７のＮチャネル
側の１個のＭＯＳトランジスタのゲート、上記クロック
ドインバータ２８のＰチャネル側の１個のＭＯＳトラン
ジスタのゲート及び上記インバータ２６の入力端に供給
される。上記インバータ２６の出力は、上記クロックド
インバータ２７のＰチャネル側の１個のＭＯＳトランジ
スタのゲート及び上記クロックドインバータ２８のＮチ
ャネル側の１個のＭＯＳトランジスタのゲートに供給さ
れる。そして、上記両クロックドインバータ２７、２８
の出力端は共通に接続され、この共通接続点から前記フ
ラグＳＦが出力される。
【００４７】このような構成のフラグ生成回路では、前
記図７に示す符号一致検出回路と比べて前記インバータ
２１に相当するインバータ２５の位置が異なるだけであ
り、その動作は容易に類推することができるので、その
結果だけを説明すると、ａ＝０のときにはｄを、ａ＝１
のときにはｄの反転論理をそれぞれフラグＳＦとして出
力する。
記図７に示す符号一致検出回路と比べて前記インバータ
２１に相当するインバータ２５の位置が異なるだけであ
り、その動作は容易に類推することができるので、その
結果だけを説明すると、ａ＝０のときにはｄを、ａ＝１
のときにはｄの反転論理をそれぞれフラグＳＦとして出
力する。
【００４８】図９は、上記各実施の形態で使用可能な加
算器１１の詳細な構成例を示している。この加算器は、
データＸ、Ｙのデータ幅がそれぞれ４ビットの場合の例
を示しており、４個の部分加算器３１を有している。こ
の４個の部分加算器３１のうち、最上位ビットの加算結
果ｚ３を得るものを除いて他は全て同様に構成されてお
り、それぞれ２個のＡＮＤ回路３２、３３及びイクスク
ルーシブＯＲ回路３４、３５と１個のＯＲ回路３６とを
有する。例えば最下位ビットの加算結果ｚ０を得る部分
加算器では、データＸの最下位ビットｘ０と前記データ
反転回路からの出力データの最下位ビットｙ０′とが上
記ＡＮＤ回路３２と上記イクスクルーシブＯＲ回路３４
とにそれぞれ供給され、上記イクスクルーシブＯＲ回路
３４の出力と前記検出出力ｃとが上記ＡＮＤ回路３３と
上記イクスクルーシブＯＲ回路３５とにそれぞれ供給さ
れ、上記ＡＮＤ回路３２と３３の出力が上記ＯＲ回路３
６に供給される。そして、上記イクスクルーシブＯＲ回
路３５の出力が加算結果ｚ０として得られ、上記ＯＲ回
路３６の出力が上位ビットへの桁上げ信号として供給さ
れる。
算器１１の詳細な構成例を示している。この加算器は、
データＸ、Ｙのデータ幅がそれぞれ４ビットの場合の例
を示しており、４個の部分加算器３１を有している。こ
の４個の部分加算器３１のうち、最上位ビットの加算結
果ｚ３を得るものを除いて他は全て同様に構成されてお
り、それぞれ２個のＡＮＤ回路３２、３３及びイクスク
ルーシブＯＲ回路３４、３５と１個のＯＲ回路３６とを
有する。例えば最下位ビットの加算結果ｚ０を得る部分
加算器では、データＸの最下位ビットｘ０と前記データ
反転回路からの出力データの最下位ビットｙ０′とが上
記ＡＮＤ回路３２と上記イクスクルーシブＯＲ回路３４
とにそれぞれ供給され、上記イクスクルーシブＯＲ回路
３４の出力と前記検出出力ｃとが上記ＡＮＤ回路３３と
上記イクスクルーシブＯＲ回路３５とにそれぞれ供給さ
れ、上記ＡＮＤ回路３２と３３の出力が上記ＯＲ回路３
６に供給される。そして、上記イクスクルーシブＯＲ回
路３５の出力が加算結果ｚ０として得られ、上記ＯＲ回
路３６の出力が上位ビットへの桁上げ信号として供給さ
れる。
【００４９】最上位ビットの加算結果ｚ３を得る部分加
算器では、上位ビットへの桁上げ信号を生成する必要が
ないので、前記ＡＮＤ回路３２、３３とＯＲ回路３６は
省略されている。
算器では、上位ビットへの桁上げ信号を生成する必要が
ないので、前記ＡＮＤ回路３２、３３とＯＲ回路３６は
省略されている。
【００５０】
【発明の効果】以上説明したようにこの発明によれば、
ハードウエア量を増大するさせることなくかつ比較的短
時間で２の補数表現された２進数どうしの大小関係を比
較演算することができる演算回路を提供することができ
る。
ハードウエア量を増大するさせることなくかつ比較的短
時間で２の補数表現された２進数どうしの大小関係を比
較演算することができる演算回路を提供することができ
る。
【図１】この発明の第１の実施の形態に係る演算回路の
構成を示すブロック図。
構成を示すブロック図。
【図２】この発明の第２の実施の形態に係る演算回路の
構成を示すブロック図。
構成を示すブロック図。
【図３】この発明の第３の実施の形態に係る演算回路の
構成を示すブロック図。
構成を示すブロック図。
【図４】図１に示した第１の実施の形態に係る演算回路
の一部回路を具体的にして示す回路図。
の一部回路を具体的にして示す回路図。
【図５】図２に示した第２の実施の形態に係る演算回路
の一部回路を具体的にして示す回路図。
の一部回路を具体的にして示す回路図。
【図６】図３に示した第３の実施の形態に係る演算回路
の一部回路を具体的にして示す回路図。
の一部回路を具体的にして示す回路図。
【図７】この発明の各実施の形態で使用可能な符号一致
検出回路の他の詳細な構成例を示す回路図。
検出回路の他の詳細な構成例を示す回路図。
【図８】この発明の各実施の形態で使用可能なフラグ生
成回路の他の詳細な構成例を示す回路図。
成回路の他の詳細な構成例を示す回路図。
【図９】この発明の各実施の形態で使用可能な加算器の
詳細な構成例を示す回路図。
詳細な構成例を示す回路図。
【図１０】従来の絶対値比較回路の一例を示す回路図。
【図１１】図１０の従来回路の一部回路の具体的構成例
を示す回路図。
を示す回路図。
【図１２】図１０の従来回路の一部回路の具体的構成例
を示す回路図。
を示す回路図。
【図１３】図１０の従来回路の一部回路の具体的構成例
を示す回路図。
を示す回路図。
１０…データ反転回路、 １１…加算器、 １２…符号一致検出回路、 １３、１４…フラグ生成回路、 １５、１７、１９…イクスクルーシブＮＯＲ回路（一致
回路）、 １６、１８、３４、３５…イクスクルーシブＯＲ回路
（排他的論理和回路）、 ２１、２２、２５、２６…インバータ、 ２３、２４、２７、２８…クロックドインバータ、 ３１…部分加算器、 ３２、３３…ＡＮＤ回路、 ３６…ＯＲ回路。
回路）、 １６、１８、３４、３５…イクスクルーシブＯＲ回路
（排他的論理和回路）、 ２１、２２、２５、２６…インバータ、 ２３、２４、２７、２８…クロックドインバータ、 ３１…部分加算器、 ３２、３３…ＡＮＤ回路、 ３６…ＯＲ回路。
Claims (12)
- 【請求項１】 それぞれ２の補数表現された複数ビット
の２進数からなる第１、第２の入力データの各符号ビッ
トが入力され、両符号ビットが一致しているときには
真、一致していないときには偽となる一致検出信号を出
力する一致検出手段と、 上記第１の入力データと上記一致検出信号とが入力さ
れ、一致検出信号が真のときには第１の入力データの各
ビットの論理反転信号を出力し、一致検出信号が偽のと
きには第１の入力データと等しい信号を出力する信号出
力手段と、 上記第２の入力データと上記信号出力手段の出力信号と
が２組の２進加算信号として入力され、上記一致検出信
号が桁上げ信号として入力され、これら入力信号の和を
出力する加算手段と、 上記第２の入力データの符号ビットと上記加算手段から
出力される和の符号ビットとが入力され、和の符号ビッ
トとその反転信号とを選択的に切り替えて出力するフラ
グ生成手段とを具備したことを特徴とする演算回路。 - 【請求項２】 前記一致検出手段と前記フラグ生成手段
のうち、少なくとも一方が排他的論理和回路で構成され
ていることを特徴とする請求項１に記載の演算回路。 - 【請求項３】 前記一致検出手段と前記フラグ生成手段
のうち、少なくとも一方が一致回路で構成されているこ
とを特徴とする請求項１に記載の演算回路。 - 【請求項４】 前記一致検出手段と前記フラグ生成手段
のうち、少なくとも一方が選択回路で構成されているこ
とを特徴とする請求項１に記載の演算回路。 - 【請求項５】 それぞれ２の補数表現された複数ビット
の２進数からなる第１、第２の入力データの各符号ビッ
トが入力され、両符号ビットが一致しているときには
真、一致していないときには偽となる一致検出信号を出
力する一致検出手段と、 上記第１の入力データと上記一致検出信号とが入力さ
れ、一致検出信号が真のときには第１の入力データの各
ビットの論理反転信号を出力し、一致検出信号が偽のと
きには第１の入力データと等しい信号を出力する信号出
力手段と、 上記第２の入力データと上記信号出力手段の出力信号と
が２組の２進加算信号として入力され、上記一致検出信
号が桁上げ信号として入力され、これら入力信号の和を
出力する加算手段と、 上記信号出力手段からの出力信号の符号ビットと上記加
算手段から出力される和の符号ビットとが入力され、和
の符号ビットとその反転信号とを選択的に切り替えて出
力するフラグ生成手段とを具備したことを特徴とする演
算回路。 - 【請求項６】 前記一致検出手段と前記フラグ生成手段
のうち、少なくとも一方が排他的論理和回路で構成され
ていることを特徴とする請求項５に記載の演算回路。 - 【請求項７】 前記一致検出手段と前記フラグ生成手段
のうち、少なくとも一方が一致回路で構成されているこ
とを特徴とする請求項５に記載の演算回路。 - 【請求項８】 前記一致検出手段と前記フラグ生成手段
のうち、少なくとも一方が選択回路で構成されているこ
とを特徴とする請求項５に記載の演算回路。 - 【請求項９】 それぞれ２の補数表現された複数ビット
の２進数からなる第１、第２の入力データの各符号ビッ
トが入力され、両符号ビットが一致しているときには
真、一致していないときには偽となる一致検出信号を出
力する一致検出手段と、 上記第１の入力データと上記一致検出信号とが入力さ
れ、一致検出信号が真のときには第１の入力データの各
ビットの論理反転信号を出力し、一致検出信号が偽のと
きには第１の入力データと等しい信号を出力する信号出
力手段と、 上記第２の入力データと上記信号出力手段の出力信号と
が２組の２進加算信号として入力され、上記一致検出信
号が桁上げ信号として入力され、これら入力信号の和を
出力する加算手段と、 上記第１の入力信号の符号ビット、上記一致検出信号及
び上記加算手段から出力される和の符号ビットとが入力
され、和の符号ビットとその反転信号とを選択的に切り
替えて出力するフラグ生成手段とを具備したことを特徴
とする演算回路。 - 【請求項１０】 前記一致検出手段と前記フラグ生成手
段のうち、少なくとも一方が排他的論理和回路で構成さ
れていることを特徴とする請求項９に記載の演算回路。 - 【請求項１１】 前記一致検出手段と前記フラグ生成手
段のうち、少なくとも一方が一致回路で構成されている
ことを特徴とする請求項９に記載の演算回路。 - 【請求項１２】 前記一致検出手段と前記フラグ生成手
段のうち、少なくとも一方が選択回路で構成されている
ことを特徴とする請求項９に記載の演算回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8242082A JPH1091397A (ja) | 1996-09-12 | 1996-09-12 | 演算回路 |
| US08/927,806 US5944771A (en) | 1996-09-12 | 1997-09-12 | Arithmetic operation system for binary addition/subtraction |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8242082A JPH1091397A (ja) | 1996-09-12 | 1996-09-12 | 演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1091397A true JPH1091397A (ja) | 1998-04-10 |
Family
ID=17084030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8242082A Abandoned JPH1091397A (ja) | 1996-09-12 | 1996-09-12 | 演算回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5944771A (ja) |
| JP (1) | JPH1091397A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6243803B1 (en) * | 1998-03-31 | 2001-06-05 | Intel Corporation | Method and apparatus for computing a packed absolute differences with plurality of sign bits using SIMD add circuitry |
| US6907443B2 (en) * | 2001-09-19 | 2005-06-14 | Broadcom Corporation | Magnitude comparator |
| US7284028B2 (en) * | 2002-11-01 | 2007-10-16 | International Business Machines Corporation | Comparator eliminating need for one's complement logic for signed numbers |
| JP3808849B2 (ja) * | 2003-08-08 | 2006-08-16 | 株式会社東芝 | クロック信号再生回路とクロック復元フィルタ回路 |
| JP2005135090A (ja) * | 2003-10-29 | 2005-05-26 | Seiko Epson Corp | 演算処理装置 |
| US7817719B2 (en) * | 2005-05-31 | 2010-10-19 | Atmel Corporation | System for increasing the speed of a sum-of-absolute-differences operation |
| US8015229B2 (en) * | 2005-06-01 | 2011-09-06 | Atmel Corporation | Apparatus and method for performing efficient multiply-accumulate operations in microprocessors |
| US8407276B2 (en) * | 2009-07-27 | 2013-03-26 | Electronics And Telecommunications Research Institute | Apparatus for calculating absolute difference |
| JP5763472B2 (ja) * | 2011-08-10 | 2015-08-12 | ルネサスエレクトロニクス株式会社 | 演算回路及び演算装置 |
Family Cites Families (4)
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|---|---|---|---|---|
| JPH0776911B2 (ja) * | 1988-03-23 | 1995-08-16 | 松下電器産業株式会社 | 浮動小数点演算装置 |
| JP2807170B2 (ja) * | 1993-06-01 | 1998-10-08 | 松下電器産業株式会社 | 演算装置 |
| US5563813A (en) * | 1994-06-01 | 1996-10-08 | Industrial Technology Research Institute | Area/time-efficient motion estimation micro core |
| US5793655A (en) * | 1996-10-23 | 1998-08-11 | Zapex Technologies, Inc. | Sum of the absolute values generator |
-
1996
- 1996-09-12 JP JP8242082A patent/JPH1091397A/ja not_active Abandoned
-
1997
- 1997-09-12 US US08/927,806 patent/US5944771A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5944771A (en) | 1999-08-31 |
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