JP2005135090A - 演算処理装置 - Google Patents
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Abstract
【課題】
【解決手段】 数値演算部におけるALU部及びまたはデコード部に、第1の入力値の符号を反転する符号反転部101と、第2の入力値の符号を判定する符号判定部102と、前記符号反転部101の判定結果が正の場合、前記第1の入力値を選択して出力し、負の場合、前記符号反転手段より入力された値を選択して出力し、ゼロの場合、ゼロを出力する出力選択部103とを備えて構成される。
【選択図】 図2
【解決手段】 数値演算部におけるALU部及びまたはデコード部に、第1の入力値の符号を反転する符号反転部101と、第2の入力値の符号を判定する符号判定部102と、前記符号反転部101の判定結果が正の場合、前記第1の入力値を選択して出力し、負の場合、前記符号反転手段より入力された値を選択して出力し、ゼロの場合、ゼロを出力する出力選択部103とを備えて構成される。
【選択図】 図2
Description
本発明は、演算処理装置(プロセッサ)に係り、特にディジタルデータを高速で処理するCPU等に用いて好適な演算処理装置(プロセッサ)に関する。
従来、CPU(central processing unit)等にて特殊な演算用途向け演算処理を高速で行う技術として、特開平5−35445号公報にて開示されたものがある。
特開平5−35445号公報には、絶対値判定に基づいて所定の演算を予め先行的に実施しておき、該複数の演算の中からひとつの演算を選んで実行する1サイクル命令を追加することで、演算時間を短縮する技術が開示されている。
特開平5−35445号公報
特開平5−35445号公報には、絶対値判定に基づいて所定の演算を予め先行的に実施しておき、該複数の演算の中からひとつの演算を選んで実行する1サイクル命令を追加することで、演算時間を短縮する技術が開示されている。
しかしながら、特開平5−35445号公報に記載された技術は、MPEG(moving pictureexpert group)等、マルチメディアデータのディジタル信号処理にて頻繁に使用される対称値(0を中心として対称な値、或いは任意の数を中心として対称な値等)や、絶対値を高速且つ短いステップにて求めることができなかった。
そこで、本発明の課題は、ディジタル信号処理にて頻繁に使用される対称値や絶対値を高速、且つ短いステップで求めることが可能な演算処理装置(プロセッサ)を提供することにある。
そこで、本発明の課題は、ディジタル信号処理にて頻繁に使用される対称値や絶対値を高速、且つ短いステップで求めることが可能な演算処理装置(プロセッサ)を提供することにある。
以上の課題を解決するため、本発明の演算処理装置は、フェッチされたデータをデコードするデコード部と、デコード結果に基づく演算を行う演算部とを備えた演算処理装置であって、前記演算部または前記デコード部の少なくとも一方に、第1の入力値の符号を反転する符号反転手段(例えば、図2の符号反転部101)と、第2の入力値の符号を判定する符号判定手段(例えば、図2の符号判定部102)と、前記符号判定手段の判定結果が正の場合、前記第1の入力値を選択して出力し、負の場合、前記符号反転手段より入力された値を選択して出力し、ゼロの場合、ゼロを出力する出力選択手段(例えば、図2の出力選択部103)とを含んで構成されることを特徴とする。
このような構成により、従来、複数の演算処理(ステップ)が必要であったものを、1ステップ、クロック1サイクルにて処理(演算)することが可能となる。
また、本発明の演算処理装置は、前記第1の入力値と第2の入力値が同一の値とされることにより、前記出力が前記同一の値の絶対値を出力することを特徴とする。
これにより、従来、絶対値を求めるのに5命令必要であったものが、1命令にて実行でき、さらに、パイプラインの乱れを回避することができ、演算処理時間を短くすることができる。
また、本発明の演算処理装置は、前記第1の入力値と第2の入力値が同一の値とされることにより、前記出力が前記同一の値の絶対値を出力することを特徴とする。
これにより、従来、絶対値を求めるのに5命令必要であったものが、1命令にて実行でき、さらに、パイプラインの乱れを回避することができ、演算処理時間を短くすることができる。
また、本発明の演算処理装置は、前記第1の入力値と第2の入力値が同一の値とされ、それらの入力値に対する前記出力選択手段からの出力値と所定の値とを加算し、さらに、その加算結果が前記第1の入力値として入力され、さらに、前記同一の値が前記第2の入力値として入力されることにより、0を基準とする第1の入力値および第2の入力値の絶対値加算結果を出力することを特徴とする。
これにより、ディジタル信号処理にて頻出する処理(0を中心として対称な値を求める処理)を、短いアセンブラコードにて実現でき、条件分岐によるパイプラインの乱れを防止でき、演算処理時間を大幅に短くすることが可能となる。また、プログラムステップ数が少なくなること等により、画像処理やオーディオ処理等が早くなり、動作クロックを遅くすることが可能となり、消費電力を小さく抑えることができる。
また、本発明の演算処理装置は、前記出力選択手段からの出力値と、前記第2の入力値とを加算して第2の入力値を基準とする第1の入力値および第2の入力値の絶対値加算結果を出力する加算手段をさらに含むことを特徴とする。
これにより、ディジタル信号処理にて頻出する処理(任意の値を中心として対称な値を求める処理)を、短いアセンブラコードにて実現でき、条件分岐によるパイプラインの乱れを防止でき、演算処理時間を大幅に短くすることが可能となる。また、プログラムステップ数が少なくなること等により、演算処理が早くなり、動作クロックを遅くすることが可能となることから、消費電力を小さく抑えることが可能となる。
これにより、ディジタル信号処理にて頻出する処理(任意の値を中心として対称な値を求める処理)を、短いアセンブラコードにて実現でき、条件分岐によるパイプラインの乱れを防止でき、演算処理時間を大幅に短くすることが可能となる。また、プログラムステップ数が少なくなること等により、演算処理が早くなり、動作クロックを遅くすることが可能となることから、消費電力を小さく抑えることが可能となる。
以下、図を参照して本発明に係る演算処理装置の実施の形態について説明する。
(発明の実施の形態)
まず、構成を説明する。
図1は、本発明を適用した演算処理装置(プロセッサ)の構成を示したブロック図である。
(発明の実施の形態)
まず、構成を説明する。
図1は、本発明を適用した演算処理装置(プロセッサ)の構成を示したブロック図である。
図1において、演算処理装置200は、フェッチ部201と、デコード部202と、ALU(Arithmetic and Logical Unit)部203と、乗算部204と、加減算部205と、ロード部206と、ストア部207と、レジスタファイル部208と、プログラム制御部209とから構成される。
フェッチ部201は、図示しないメモリから命令コードをフェッチする。そして、フェッチ部201は、フェッチした命令コードを一時的に記憶した後、デコード部202に出力する。
フェッチ部201は、図示しないメモリから命令コードをフェッチする。そして、フェッチ部201は、フェッチした命令コードを一時的に記憶した後、デコード部202に出力する。
デコード部202は、フェッチ部201から入力された命令コードをデコードし、デコード結果を、ALU部203、乗算部204、加減算部205、ロード部206およびストア部207に出力する。また、デコード部202は、同様に、デコード結果をプログラム制御部209に出力する。
ALU部203は、デコード部202から入力されたデコード結果が論理演算である場合に、デコード結果に基づいて、レジスタファイル部208から演算するデータを読み出す。そして、ALU部203は、読み出したデータの論理演算を実行し、演算結果をレジスタファイル部208に出力する。また、ALU部203には、CREVW演算部210(後述)が設けられており、デコード部202から入力されたデコード結果がCREVW命令であった場合、CREVW演算部210にて所定の演算処理が実行され、演算結果をレジスタファイル部208に出力する。
ALU部203は、デコード部202から入力されたデコード結果が論理演算である場合に、デコード結果に基づいて、レジスタファイル部208から演算するデータを読み出す。そして、ALU部203は、読み出したデータの論理演算を実行し、演算結果をレジスタファイル部208に出力する。また、ALU部203には、CREVW演算部210(後述)が設けられており、デコード部202から入力されたデコード結果がCREVW命令であった場合、CREVW演算部210にて所定の演算処理が実行され、演算結果をレジスタファイル部208に出力する。
乗算部204は、デコード部202から入力されたデコード結果が乗算である場合に、デコード結果に基づいて、レジスタファイル部208から乗算するデータを読み出す。そして、乗算部204は、読み出したデータの乗算を実行し、乗算結果をレジスタファイル部208に出力する。
加減算部205は、デコード部202から入力されたデコード結果が加算あるいは減算である場合に、デコード結果に基づいて、レジスタファイル部208から加算あるいは減算するデータを読み出す。そして、加減算部205は、読み出したデータの加算あるいは減算を実行し、加減算結果をレジスタファイル部208に出力する。
加減算部205は、デコード部202から入力されたデコード結果が加算あるいは減算である場合に、デコード結果に基づいて、レジスタファイル部208から加算あるいは減算するデータを読み出す。そして、加減算部205は、読み出したデータの加算あるいは減算を実行し、加減算結果をレジスタファイル部208に出力する。
ロード部206は、デコード部202から入力されたデコード結果がロード命令である場合に、デコード結果に基づいて、ロード命令の対象となるアドレスをメモリに出力する。そして、ロード部206は、そのアドレスのデータがメモリから入力されると、入力されたデータをレジスタファイル部208に出力する。
ストア部207は、デコード部202から入力されたデコード結果がストア命令である場合に、デコード結果に基づいて、ストア命令の対象となるデータをレジスタファイル部208から読み出す。そして、ストア部207は、ストア命令の対象となるアドレスおよびレジスタファイル部208から読み出したデータをメモリに出力する。
ストア部207は、デコード部202から入力されたデコード結果がストア命令である場合に、デコード結果に基づいて、ストア命令の対象となるデータをレジスタファイル部208から読み出す。そして、ストア部207は、ストア命令の対象となるアドレスおよびレジスタファイル部208から読み出したデータをメモリに出力する。
レジスタファイル部208は、所定数のスカラレジスタおよびベクトルレジスタを備え、ALU部203、乗算部204、加減算部205、ロード部206およびストア部207の演算対象となるデータを記憶する。また、レジスタファイル部208には、プログラム制御部209から、データの読み出しあるいは書き込みを行うための制御信号が入力される。
次に、本発明の要部であるCREVW演算部210について説明する。
図2は、CREVW演算部210の構成を示したブロック図である。
図2において、CREVW演算部210は、符号反転部101と、符号判定部102と、出力選択部103とにより構成される。
ロード部206より供給されたロードデータsrc1は、符号反転部101及び出力選択部103の入力端aに供給され、符号反転部101により符号反転されたロードデータsrc1は、出力選択部103の入力端bに供給される。
図2は、CREVW演算部210の構成を示したブロック図である。
図2において、CREVW演算部210は、符号反転部101と、符号判定部102と、出力選択部103とにより構成される。
ロード部206より供給されたロードデータsrc1は、符号反転部101及び出力選択部103の入力端aに供給され、符号反転部101により符号反転されたロードデータsrc1は、出力選択部103の入力端bに供給される。
一方、ロード部206より供給されたロードデータsrc2は、符号判定部102に供給され、符号判定が為された後、該符号判定結果が、出力選択部103に供給される。
出力選択部103は、入力された符号判定結果が正の場合には、入力端aより供給されたロードデータsrc1を選択して出力端cより出力して入力された符号判定結果が負の場合には、入力端bより供給されたデータ(符号反転された値)を選択し、出力端cより出力する。また、入力された符号判定結果が0の場合、出力端cより0を出力する。なお、この出力選択部103は、CREVW演算部全体で1サイクルで演算が実行されるという特徴を有する。
出力選択部103は、入力された符号判定結果が正の場合には、入力端aより供給されたロードデータsrc1を選択して出力端cより出力して入力された符号判定結果が負の場合には、入力端bより供給されたデータ(符号反転された値)を選択し、出力端cより出力する。また、入力された符号判定結果が0の場合、出力端cより0を出力する。なお、この出力選択部103は、CREVW演算部全体で1サイクルで演算が実行されるという特徴を有する。
次に、本発明の要部であるこのCREVW演算部210を用いて、いかに演算が高速化するかについて、以下に3つの例をとり説明する。なお、CREVW演算部210は、従来のアセンブラコードに以下のアセンブラコードを付加することで、従来のアセンブラコードと同様に使用可能であるものである。また、CREVW演算部210は、ALU部203内に設けられるものとして説明したが、デコード部202内に設けるようにしても良い。
<追加したアセンブラコード>
CREVW %dst,%src1,%src2
説明:このアセンブラコードは、ソースレジスタ[src2]が正の場合、ソースレジスタ[src1]の内容をデスティネーションレジスタ[dst]に格納し、負の場合はソースレジスタ[src1]の符号を反転し、結果をデスティネーションレジスタ[dst]に格納する。ソースレジスタ[src2]が0の場合は、デスティネーションレジスタ[dst]に0を格納する。
(1命令で絶対値を求める場合)
先ず、1命令で絶対値を求める場合について説明する。
CREVW %dst,%src1,%src2
説明:このアセンブラコードは、ソースレジスタ[src2]が正の場合、ソースレジスタ[src1]の内容をデスティネーションレジスタ[dst]に格納し、負の場合はソースレジスタ[src1]の符号を反転し、結果をデスティネーションレジスタ[dst]に格納する。ソースレジスタ[src2]が0の場合は、デスティネーションレジスタ[dst]に0を格納する。
(1命令で絶対値を求める場合)
先ず、1命令で絶対値を求める場合について説明する。
アセンブラコード、CREVWを用いると、絶対値計算が
CREVW %y,%x,%x
の1命令で実行できる。
図3は、1命令で絶対値を求める際における実行フローを示した図である。
入力src1、src2に、x(同じ値)を指定すると、出力dstは、|x|となる。
CREVW %y,%x,%x
の1命令で実行できる。
図3は、1命令で絶対値を求める際における実行フローを示した図である。
入力src1、src2に、x(同じ値)を指定すると、出力dstは、|x|となる。
これを従来のアセンブラコードで記述すると、以下の通りとなる。
ADDI %y,%x,#0
BGEZ %x,LABEL
NOP
SUBI %y,#0,%x
LABEL;
以上のように、本発明では、従来、絶対値を求めるのに5命令必要であったものが、1命令にて実行できる。
ADDI %y,%x,#0
BGEZ %x,LABEL
NOP
SUBI %y,#0,%x
LABEL;
以上のように、本発明では、従来、絶対値を求めるのに5命令必要であったものが、1命令にて実行できる。
また、従来のアセンブラコードで記述すると、“BGEZ”命令のように、アセンブラコード中に条件分岐が含まれることになるが、これにより、プログラムカウンタの退避、復帰が発生し、パイプラインの乱れが発生することから、プログラムステップ以上のタイムロスが発生してしまうが、本発明ではこれを回避することができ、処理時間を短くすることができる。
(0を中心として対称な値を求める場合)
次に、0を中心として対称な値を求める場合、即ち、y=±(|x|+m)を求める場合について説明する。
(0を中心として対称な値を求める場合)
次に、0を中心として対称な値を求める場合、即ち、y=±(|x|+m)を求める場合について説明する。
これは、DCTやバタフライ演算等でよく使われる、絶対値に対する加減算で、正の値ならさらに大きな、負の値ならさらに小さな値を求めるための演算(xが正のとき定数mを加算し、負のとき定数mを減算する)を高速化するものである。
図4は、0を中心として対称な値を求める際における実行フローを示した図である。
この場合のアセンブラコードは、
LW %x (1)
CREVW %y,%x,%x (2)
ADDI %y,%y,#m (3)
CREVW %y,%y,%x (4)
となる。
図4は、0を中心として対称な値を求める際における実行フローを示した図である。
この場合のアセンブラコードは、
LW %x (1)
CREVW %y,%x,%x (2)
ADDI %y,%y,#m (3)
CREVW %y,%y,%x (4)
となる。
これは、(1)でメモリからxの値をロードし、(2)でxの絶対値を求め、(3)でxの絶対値にmを加算し、(4)で、xの絶対値にmを加算した値の符号を決定する(xが正の時はプラスを、xが負のときはマイナス)ものである。
以上により、ディジタル信号処理にて頻出する処理を、短いアセンブラコードにて実現でき、条件分岐によるパイプラインの乱れを防止でき、演算処理時間を大幅に短くすることが可能となる。また、プログラムステップ数が少なくなること等により、画像処理やオーディオ処理等が早くなり、動作クロックを遅くすることが可能となり、消費電力を小さく抑えることができる。
(xを中心として対称な値を求める場合)
次に、xを中心として対称な値を求める場合、即ち、xが正,0,負である場合に応じて、y=x+m,y=x,y=x−mを求める場合について説明する。
以上により、ディジタル信号処理にて頻出する処理を、短いアセンブラコードにて実現でき、条件分岐によるパイプラインの乱れを防止でき、演算処理時間を大幅に短くすることが可能となる。また、プログラムステップ数が少なくなること等により、画像処理やオーディオ処理等が早くなり、動作クロックを遅くすることが可能となり、消費電力を小さく抑えることができる。
(xを中心として対称な値を求める場合)
次に、xを中心として対称な値を求める場合、即ち、xが正,0,負である場合に応じて、y=x+m,y=x,y=x−mを求める場合について説明する。
これも、DCTやバタフライ演算等でよく使われる、絶対値に対する加減算で、xが正の値ならさらに大きな、負の値ならさらに小さな値を求めるための演算(xが正のとき定数mを加算し、0のとき何もせず、負のとき定数mを減算する)を高速化するためのものである。
図5は、xを中心として対称な値を求める際における実行フローを示した図である。
図5は、xを中心として対称な値を求める際における実行フローを示した図である。
この場合のアセンブラコードは、
LW %x (5)
LI %a,#m (6)
CREVW %y,%a,%x (7)
ADD %y,%y,%x (8)
となる。
LW %x (5)
LI %a,#m (6)
CREVW %y,%a,%x (7)
ADD %y,%y,%x (8)
となる。
これは、(5)でメモリからxの値をロードし、(6)で定数mをアドレスaに格納し、(7)でaの符号を決定し(xが正の時はプラスを、xが0の時は0を、xが負のときはマイナス)(8)でxとmを加算する(xが正の時はx+m、xが負のときはx−m、xが0の時は何もしない)ものである。
以上により、ディジタル信号処理にて頻出する処理を、短いアセンブラコードにて実現でき、条件分岐によるパイプラインの乱れを防止でき、演算処理時間を大幅に短くすることが可能となる。また、プログラムステップ数が少なくなること等により、画像処理やオーディオ処理等が早くなり、動作クロックを遅くすることが可能となり、消費電力を小さく抑えることができる。
以上により、ディジタル信号処理にて頻出する処理を、短いアセンブラコードにて実現でき、条件分岐によるパイプラインの乱れを防止でき、演算処理時間を大幅に短くすることが可能となる。また、プログラムステップ数が少なくなること等により、画像処理やオーディオ処理等が早くなり、動作クロックを遅くすることが可能となり、消費電力を小さく抑えることができる。
以上述べたように、本発明によれば、MPEG等のマルチメディアデータのディジタル信号処理にて頻繁に使用される対称値(0を中心として対称な値、或いは任意の数を中心として対称な値等)や、絶対値を、高速且つ短いプログラムステップにて求めることができるので、携帯端末や電子カメラ等の情報処理機器を高速且つ低電力で駆動させることができる。
101 符号反転部、102 符号判定部、103 出力選択部、200 演算処理装置、201 フェッチ部、202 デコード部、203 ALU部、204 乗算部、205 加減算部、206 ロード部、207 ストア部、208 レジスタファイル部、209 プログラム制御部、210 CREVW演算部
Claims (4)
- フェッチされたデータをデコードするデコード部と、デコード結果に基づく演算を行う演算部とを備えた演算処理装置であって、
前記演算部または前記デコード部の少なくとも一方に、
第1の入力値の符号を反転する符号反転手段と、
第2の入力値の符号を判定する符号判定手段と、
前記符号反転手段の判定結果が正の場合、前記第1の入力値を選択して出力し、負の場合、前記符号反転手段より入力された値を選択して出力し、ゼロの場合、ゼロを出力する出力選択手段と、
を含むことを特徴とする演算処理装置。 - 前記第1の入力値と第2の入力値が同一の値とされることにより、前記出力が前記同一の値の絶対値を出力することを特徴とする請求項1に記載の演算処理装置。
- 前記第1の入力値と第2の入力値が同一の値とされ、それらの入力値に対する前記出力選択手段からの出力値と所定の値とを加算し、さらに、その加算結果が前記第1の入力値として入力され、さらに、前記同一の値が前記第2の入力値として入力されることにより、0を基準とする第1の入力値および第2の入力値の絶対値加算結果を出力することを特徴とする請求項1に記載の演算処理装置。
- 前記出力選択手段からの出力値と、前記第2の入力値とを加算して第2の入力値を基準とする第1の入力値および第2の入力値の絶対値加算結果を出力する加算手段をさらに含むことを特徴とする請求項1に記載の演算処理装置。
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Applications Claiming Priority (1)
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