JPS602688B2 - デイジタル信号減衰器 - Google Patents

Description

【発明の詳細な説明】 本発明はディジタル信号減衰器に係り、ディジタル信号
を直接ディジタル的に所望の割合で減衰しうるディジタ
ル信号減衰器を提供することを目的とする。

オーディオ信号等のアナログ信号を所定のサンプリング
周期Ｔで標本化してサンプル値系列信号とし、これを２
進符号信号に変換して得られたディジタル信号を所定の
割合で直接ディジタル的に減衰させるためには、第１図
に示す如き構成方法が考えられる。

なお、本明細書においてディジタル的にディジタル信号
を減衰するとは、ディジタル信号の振幅自体を減衰する
のではなく、ディジタル信号をＤ〜変換回路によりディ
ジタルーアナログ変換して得られたアナログ信号レベル
が、原アナログ信号のそれよりも減衰するように、ディ
ジタル信号のもつディジタル情報を変えることをいうも
のとする。第１図において、入力端子１より入来したｎ
ビットのディジタル信号は、乗算器２に供給され、ここ
で記憶装置４よりの所定の減衰係数（例えば０．７）を
示すｍビットのディジタル信号と乗算される。

この記憶装贋４は端子３よりのＰビットパルスによって
読み出されるべき減衰係数の値と読み出しタイミングと
が決定される。乗算器２の出力端より（ｎ＋ｍ）ビット
のディジタル信号が出力端子５よりディジタル的に減衰
されたディジタル信号として取り出される。しかしなが
ら、上記のディジタル信号減衰器は綾成が簡単である反
面、乗算器２のコストが極めて高いので回路全体が高価
となり、しかもディジタル信号のビット数が多い場合は
、これに対応する入力端子の数をもつ乗算器自体が存在
しないこともあるという欠点があった。

本発明は上記の欠点を除去したものであり、以下第２図
乃至第４図と共にその各実施例について説明する。

第２図は本発明になるディジタル信号減衰器の動作原理
の説明のブロック系統図を示す。

同図中、６，〜６８ はディジタル信号の各ビット入力
端子で、ここで６ビットのディジタル信号が入来し、そ
のうち最上位のビット（ＭＳＢ：２の桶数表示では極性
ビットとなる）の信号は入力端子６，に入来し、以下上
位ビットから順に端子６２，６３ ，・・・，６８ に
信号が同時に入来する。いま上記入力ディージタル信号
を２の補数表示の６ビットのディジタル信号とすると、
このディジタル信号Ｘ（ただし×はアナログ値）は次式
で表わされる。Ｘ＝２言＝１２−ｉ・ＸＩ−松【１１ 従って、｛神，ｘ，，杉，ｘ３，ｘ４，権｝で２の欄数
表示されるディジタル信号×は、アナログ値が例えば０
．５の‐ときは、｛０１００００｝となる。

またｘｏは極性ビットで、×が正のときは０、負のとき
は１である。このようなディジタル信号をディジタル的
に減衰するためには、下位ビット方向（右側）へｎビッ
トシフトすることにより２‐ｎ・Ｘが実現できる。例え
ば｛０１００００｝で表わされる上記のディジタル信号
をディジタル的に１′２に減衰するには、これを右へ１
ビットシフトして｛００１０００｝とすることにより、
１／２×０．５の値のアナログ信号が得られる。

また｛１１００００｝で表わされるディジタル信号（Ｘ
＝一０．５）は、右へ１ビットシフトされて｛１１１０
００｝とされることにより、ディジタル的に１′２威衰
されたディジタル信号（Ｘ＝（一０．５）×１′２）と
なる。本発明は上記の点に着目したものであり、第１実
施例では入力端子６，〜６８ に入釆したディジタル信
号はしジスタ７，により保持される一方、レジスタ７２
により右へ１ビットシフトされて保持され、レジスタ７
３により右へ２ビットシフトされて保持され、以下同様
にしてレジスタ７４，７５，７６により右へ３、４、５
ビットシフトされて保持される。

上記しジスタ７，，７２，７３，７４，７５及び７８の
各出力信号は、夫々対応して設けられている論理演算素
子の一例としてのアリスメティック・ロジック。

ユニット（ＡＬＵ）８，，８２ ，８３，８４，８５及
び８６の第１の入力端子に信号Ａ，，ん，Ａ３，へ，Ａ
５及びＡ６として印加される。ここでＡＬＵ８，〜８６
の動作につき説明すると、ＡＬＵ８，〜８６ は夫々第
１の入力端子と第２の入力端子と制御入力端子と出力端
子を夫々有しており、制御入力磯子に論理“１”の信号
が入力されたときは第１の入力端子と第２の入力端子の
各入力信号Ａ，〜Ａ６，Ｂ〜＆を加算し、制御入力端子
に論理‘‘０”の信号が入力されたときは第２の入力端
子の信号Ｂ，〜＆のみをそのまま通過させる演算素子で
ある。ただし、本実施例ではＡＬＵ８，のみはしジスタ
７，の出力信号Ａ，を機性反転してＡ，十Ｂ，の加算を
行なう。ＡＬＵ８，〜８６ の制御入力端子への制御信
号Ｃ，〜Ｃ６は、入力ディジタル信号をディジタル的に
１／２に減衰させるときはＣ２のみ論理“１”となり、
１′４に減衰させるときはＣ３のみ論理“１”となり、
以下同様にして１′３２に減衰させるときはＣ８のみ論
理“１”となり、更に３／４に減衰させるときはＣ２と
Ｃ３が論理“１”で他は論理“０”となる。

例えば入力ディジタル信号をディジタル的に１／２に減
衰させるときは、Ｃ２のみ論理“１”で他の制御信号は
論理“０”とすることにより、ＡＬＵ８６の出力 Ｆ６
＝Ｂ６＝ＯＡＬＵ８５の出力 Ｆ５＝Ｂ５＝Ｆ６：ＯＡ
ＬＵ８４の出力 Ｆ４：Ｂ４＝Ｆ５＝ＯＡＬＵ８３の出
力 Ｆ３＝Ｂ３＝Ｆ４＝ＯＡＬＵ８２の出力 Ｆ２＝Ａ
２十Ｂ：Ａ２十Ｆ３＝Ａ２ＡＬＵ８，の出力 Ｆ，＝Ｂ
，＝Ｆ２＝んとなる。

すなわち、ＡＬＵ８，の出力ディジタル信号Ｆ，は、レ
ジスタ７２ の出力信号Ａ２となり、この出力信号んは
前述した如く入力端子６・〜６６の入力ディジタル信号
を右へ１ビットシフトしたものであるから、出力端子９
，〜９６ にはディジタル的に１／２に減衰されたディ
ジタル信号が取り出されることがわかる。なお、入力デ
ィジタル信号を減衰させることなく通過させる場合は、
制御信号Ｃ，のみを論理“０”とし、他の制御信号は論
理“１”とする。

次に本発明になるディジタル信号減衰器の第１実施例に
ついて第３図及び第４図Ａ〜日と共に説明する。第３図
は本発明になるディジタル信号減衰器の第１実施例のブ
ロック系統図を示す。同図中、１３は制御信号Ｃ，の論
理値を予め設定するためのプリセツト回路で、一例とし
て制御信号｛Ｃ，，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６｝が
夫々｛０１００００｝に設定されている場合について説
明する。このプリセット回路１３の設定論理信号はディ
ジタル減衰率を定めるものであり、データ・セレクタ１
４に供Ｖ給される。一方、パルスゼネレー夕１０より取
り出された第４図Ａに示すパルスａは、コントロール回
路（以下バイナリカウンタという）１１に印放される。

このバィナリカウンタ１１及びこれと縦続接続されてい
るコントロール回路（以下バイナリカウンタという）１
２は入力端子１５よりの２の総数表示による入力ディジ
タル信号のサンプリング周期に同期した第４図Ｂに示す
如きクリアパルスｂの立上りでクリアされ、バイナリカ
ウンタ１１はクリア後に入来した上記パルスａを１／２
分周して同図Ｃに示す如きパルスｃを出力する。このパ
ルスｃを入力とするバイナリカウンタ１２は、これを１
／２分間して第４図Ｄに示す如きパルスｄを前記データ
・セレクタ１４に印加する。またクリアパルスｂとバイ
ナリカウンタ１１の出力パルスｃとはＡＮＤ回路１６に
より論理横をとられてパルスｃと同相のパルスとされた
後、シフトレジスタ１７に印加され、その立上りで入力
ディジタル信号をシフトする。

このシフトレジスタ１７に予めｋ（ここでは６）ビット
右へシフトされて入力されたディジタル信号は、ここで
シフトされた後ＡＬＵ１８の第１の入力端子に印加され
る。またバイナリカウンタ１１の出力パルスｃを反転ア
ンプ１９で反転した信号と、プリセツト回路１３で設定
された制御信号をパルスｄに同期して順次取り出された
データ・セレクタ１４よりのパルスとがＡＮＤ回路２０
で論理鏡をとられてラツチ２１に印加される。このＡＮ
Ｄ回路２０の出力パルスは、−プリセット回路１３によ
り設定された制御信号をＣ６，ち，Ｃ４，Ｃ３，Ｃ２，
Ｃ，の順に時分割的に取り出したものとなり、本実施例
では前述したようにＣ２のみが論理“１”なので正論理
のときは第４図Ｆに示す如きパルスｆとなる。ラツチ２
１の出力信号はラツチ２２を介してＡＬＵ１８の第２の
入力端子に印加される。ラツチ２２の出力信号は第４図
Ｅにｅで示す如くになる。ＡＬＵ１８は第４図Ｇに示す
パルスがＬレベルのときはラツチ２２の出力信号をラツ
チ２３へ出力し、上記パルスがＨレベルのときはシフト
レジスタ１７よりのディジタル信号とラツチ２２よりの
ディジタル信号とをディジタル的に加算してラツチ２３
へ出力する。まず最初にシフトレジスタ１７よりＡＬＵ
１８に入力されるディジタル信号は入力ディジタル信号
Ｘを右へ６ビットシフトされた、すなわちディジタル的
に１／３２の減衰されたディジタル信号Ａ６であるが、
このとき第４図Ｇに示す如きＬレベルの信号によりＡＬ
Ｕ１ ８はラツチ２２の出力ディジタル信号のみを出力
するよう制御されるのでディジタル信号へは出力されな
い。

またこのときラツチ２２の出力ディジタル信号は０なの
で結局ＡＬＵ１８の出力信号Ｆ６は｛００００００｝と
なりラツチ２３に取り入れられる。しかし、前記制御信
号Ｃ６は‘‘０”なのでラツチ２３の出力Ｆ６はラツチ
２１には取り入れられず、また第４図印こ示す如くクリ
アパルスｂと逆相のパルスｈの立下りによって貫き込み
動作を行なうラッチ２５も上記ラッチ２３の出力Ｆ６を
書き込まない。タ 次にシフトレジスタ１７より左へ１
ビットシフトされて入力ディジタル信号Ｘを１′１６に
ディジタル的に減衰されたディジタル信号＆がＡＬＵ１
８に入力されるが、上記と同様の動作によりＡＬＵ１８
の出力Ｆ５は｛００００００｝となる。

以下同様に０して１／８にディジタル的に減衰された入
力ディジタル信号Ａ４、１／４にディジタル的に減衰さ
れた入力ディジタル信号Ａ３が順次ＡＬＵ１８の第１の
入力端子に入力されるが、ＡＬＵ１ ８の出力Ｆ４，Ｆ
３はいずれも｛００００００｝となる。次にシフトレジ
スタ１７より右へ１ビットシフトされ１／２にディジタ
ル的に減衰された入力ディジタル信号Ａ２がＡＬＵ１８
の第１の入力端子に入力されたときは、制御信号Ｃ２が
“１”なのでＡＬＵ１８の制御入力端子には第４図Ｇに
示す如きＨレベルの信号が印加されるのでＡＬＵ１ ８
より取り出される信号Ｆ２はディジタル信号Ａ２とラッ
チ２２の出力ディジタル信号とがディジタル的に加算さ
れたディジタル信号となる。

このときのラツチ２２の出力ディジタル信号は｛０００
０００｝であるから、結局ＡＬＵ１８の出力ディジタル
信号Ｆ２は入力ディジタル信号Ａ２と同じになり、この
ディジタル信号Ａ２はＡＮＤ回路１ ６より時間合せの
ための遅延回路２４を介してラッチ２３に入力されたパ
ルスに同期してラツチ２３に書き込まれ、また制御信号
Ｃ２が“１”であることより第４図Ｆに示すパルスｆに
より上記ディジタル信号Ａ２はラッチ２１及び２２に書
き込まれる。次にシフトレジスタ１７のシフト動作によ
り｛１０００００｝とされたディジタル信号Ａ，がＡＬ
Ｕ１８の第１の入力端子に入力され、ここでラツチ２２
よりのディジタル信号Ａ２とディジタル的に加算され、
ディジタル信号Ｆ，とされてラツチ２３に書き込まれる
。しかし、制御信号Ｃ，が“０”であるからディジタル
信号Ｆ，はラツチ２１には取り入れられない。従ってラ
ッチ２２には依然としてディジタル宿号んが警き込まれ
た状態にある。またラッチ２５にもディジタル信号Ｆ，
は取り入れられない。その後クリアパルスｂが立下り、
ＡＬＵ１８の制御入力端子にはＬレベルの制御パルスが
入力されラッチ２３にはラッチ２２よりのディジタル信
号Ａ２がラッチ２３に書き込まれ、更にラッチ２３の出
力ディジタル信号Ａ２は第４図日に示すパルスｈの立下
りでラッチ２５に取り入れられる。

これによりラッチ２５より取り出されるディジタル信号
減衰器の出力としてのディジタル信号Ｙは、入力ディジ
タル信号がディジタル的に１／２に減衰されたディジタ
ル信号Ａ２となる。以上のようにしてプリセット回路１
３で与えるディジタル値に応じた減衰比のディジタル信
号減衰器が構成できる。

なお、上記の実施例では、入力ディジタル信号は２の桶
数表示された６ビットのディジタル信号として説明した
が、そのビット数は任意にでき、各精度に従って設計す
ればよい。

また入力ディジタル信号のディジタルコーディングは２
又は１の補数表示に限定されるものではなく、入力アナ
ログ信号の振幅の最小値を０とし正の振幅を２のべき黍
のディジタルコーディングであらわしたものでもよい。

上述の如く、本発明になるディジタル信号減衰器は、ア
ナログ信号をディジタル信号処理して得た２進符号のデ
ィジタル信号が供繋溝されその下位ビット方向へ互いに
異なるビット数シフトしたＮ個（ただし、Ｎは２以上の
整数）のディジタル信号を順次に出力するシフト手段と
、第１の入力端子と第２の入力端子とを有し外部制御信
号により該第１の入力端子に入来する該シフト手段の出
力信号と該第２の入力端子に入来する入力信号とをディ
ジタル的に加算して得た信号を出力する第１の動作か鉄
第２の入力端子の入力信号のみを通過させる第２の動作
をする論理演算素子と、所望の減衰率に応じた値のＮビ
ットのディジタル信号を１ビットずつ順次に発生する手
段と、論理演算素子の出力信号をラッチする第１のラッ
チと、該１ビットずつ出力されたＮビットのディジタル
信号をラッチ制御信号として供総合され上記第１のラッ
チの出力信号を該ラツチ制御信号の順に応じて選択的に
ラツチし、その出力信号を前記論理演算素子の第２の入
力端子に僕恩貧する第２のラッチと、上記Ｎビットのデ
ィジタル信号を上記外部制御信号として前記論理演算素
子に供ｇ舎する手段と、前記第１のラッチの出力信号が
供給され該Ｎ個のディジタル信号が該シフト手段より取
り出された後に第１のラツチの出力信号をラッチする第
３のラッチとよりなり、この第３のラッチより上記所望
の減衰率でディジタル的に減衰されたディジタル信号を
取り出すことができ、また論理演算素子の第１の入力端
子及び第２の入力端子に入来するディジタル信号（乗算
、被乗数）のビット数は限定しておらず、ビット数は任
意にでき、しかも下方の位のビットも合わせて演算処理
していることにより、ディジタル信号に変換する前のア
ナログ信号レベルの大小によらずに実質上の乗算処理を
行なって精度の向上を図ることができ、乗算器の入力端
子数よりもビット長の長いディジタル信号に対してもデ
ィジタル信号を減衰でき、またコストの高い乗算器を使
用することなく入力ディジタル信号に対するべき案の展
開により、各精度にしたがってディジタル減衰出力が安
価な構成により得られる等の特長を有するものである。
図面の簡単な説明第１図は従釆方式の一例を示すブロッ
ク系統図、第２図は本発明減衰器の動作原理の説明を示
すブロック系統図、第３図は本発明減衰器の第１実施例
を示すブロック系統図、第４図Ａ〜日は夫々第３図の動
作説明用タイムチャートである。

１，６・〜６５，１５・・・・・・ディジタル信号入力
端子、５，９，〜９６・…・・ディジタル信号出力端子
、７，〜７６……レジスタ、８・〜８８，１８……ＡＬ
Ｕ、１３……プリセツト回路、１ ４……データ・セレ
クタ、１７……シフトレジスタ、２１，２２，２３，２
５……ラツチ。

第１図 第２図 第３図 第４図

Claims (1)

【特許請求の範囲】
1. １ アナログ信号をデイジタル信号処理して得た２進符
   号のデイジタル信号が供給されその下位ビツト方向へ互
   いに異なるビツト数シフトしたＮ個（ただし、Ｎは２以
   上の整数）のデイジタル信号を順次に出力するシフト手
   段と、第１の入力端子と第２の入力端子とを有し外部制
   御信号により該第１の入力端子に入来する該シフト手段
   の出力信号と該第２の入力端子に入来する入力信号とを
   デイジタル的に加算して得た信号を出力する第１の動作
   か該第２の入力端子の入力信号のみを通過させる第２の
   動作をする論理演算素子と、所望の減衰率に応じた値の
   Ｎビツトのデイジタル信号を１ビツトずつ順次に発生す
   る手段と、該論理演算素子の出力信号をラツチする第１
   のラツチと、該１ビツトずつ出力された該Ｎビツトのデ
   イジタル信号をラツチ制御信号として供給され該第１の
   ラツチの出力信号を該ラツチ制御信号の値に応じて選択
   的にラツチし、その出力信号を該論理演算素子の該第２
   の入力端子に供給する第２のラツチと、該Ｎビツトのデ
   イジタル信号を上記外部制御信号として該論理演算素子
   に供給する手段と、該第１のラツチの出力信号が供給さ
   れ該Ｎ個のデイジタル信号が該シフト手段より取り出さ
   れた後に該第１のラツチの出力信号をラツチする第３の
   ラツチとよりなる、該第３のラツチより上記所望の減衰
   率でデイジタル的に減衰されたデイジタル信号を取り出
   すよう構成したことを特徴とするデイジタル信号減衰器
   。