JPS6346608B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は一連の符号群ｘ(i)により形成される不
均一に量子化されたPCM信号を濾波するもので
あつて、符号群ｘ(i)によつてその信号のｉ番目の
サンプルをその記号に関しては極性ビツトｐ(i)の
形態で表し、その大きさに関してはN₁特性ビツ
トを具えるセグメント数ｓ(i)の形態の指数部及び
N₂仮数ビツトを具える仮数ｍ(i)の形態の仮数部
を有する浮動小数点表示で表すようにしたデイジ
タルフイルタ装置に関するものである。

周知のように不均一（非線形）量子化パルス符
号変調方式は広いダイナミツクレンジに亘つて変
動する情報信号を均一パルス符号変調方式で信号
を符号化する場合よりも少いビツト数で符号群に
変換できるものである。その結果不均一パルス符
号変調方式を用いると均一パルス符号変調方式を
用いる場合よりも伝送路上を伝播するビツトレー
トが高速になると共に信号対量子化雑音比はダイ
ナミツクレンジの可成りの部分で略々一定とな
る。

このような不均一に量子化されたパルス符号変
調信号は情報信号を非線形的に処理することによ
り作ることができる。この非線形処理操作は圧縮
という名で知られている。そして情報信号と不均
一パルス符号変調信号との間の関係を示す特性を
圧縮特性と呼んでいる。13セグメントＡ圧伸則と
15セグメントμ圧伸則とが最も普通に採用されて
いる圧縮特性である。

ところで符号群ｘ(i)内でセグメント数ｓ(i)は２
値符号でセグメント番号を表示するものである。
このセグメント数ｓ(i)は特性ビツトと呼ばれる
N₁個のビツトから構成される。圧縮特性として
上述した圧縮特性の一つを採用する場合はN₁＝
３であり、セグメント数ｓ(i)はS₂S₁S₀のように表
わされる（但し、S₀は最下位の桁のビツトを表わ
し、S₂は最上位の桁のビツトを表わし、S_jは１か
又は０である）。

符号群ｘ(i)の仮数ｍ(i)は２値符号で当該セグメ
ントｓ(i)の量子化ステツプの数を表示するもので
ある。仮数ｍ(i)はマンテイツサビツトと呼ばれる
N₂個のビツトから構成される。圧縮特性として
上述した圧縮特性の一つを採用する場合はN₂＝
４であり、仮数ｍ(i)はe₃e₂e₁e₀のように表わされ
る。ここでe₀は最下位の桁のビツトであり、e₃は
最上位の桁のビツトであり、e_jは値１か又は０を
とる。

既に知られているように（例えば参考文献２を
参照せよ）、一つの数値系統ｚ(i)から成る一つの
デイジタル信号を波するとそれにより一つの数
値系列ｙ(i)が決まるが、そのｙ(i)とｚ(i)との間の
関係は非巡回型デイジタルフイルタを使用する場
合次式で表わされる。

ｙ(i)＝_N-1 〓^k=0 ａ(k)ｚ（ｉ−ｋ） (1) 上記(1)式でａ(k)は一種の重み付け因子であり、
フイルタ係数と呼ばれる。

巡回型デイジタルフイルタを使用してデイジタ
ル信号を波する場合はｙ(i)とｚ(i)との間の関係
は次式で表わされる。

ｙ(i)＝_N-1 〓^k=0 ａ(k)ｚ（ｉ−ｋ）−_M 〓^k=1 ｂ(k)ｙ（ｉ−ｋ） (2) 上記２式でａ(k)とｂ(k)とは矢張りフイルタ係数
である。

ところで前述したような不均一に量子化された
パルス符号変調信号をデイジタルフイルタでフイ
ルタ処理するに当つてはこの不均一パルス符号変
調信号を各々が後述する態様で（参考文献１参
照）数ｓ(i)とｍ(i)とに関係している数値の系列ｚ
(i)から成る均一に量子化されたパルス符号変調信
号に変換しなければ有益な結果は得られない。

しかし、デイジタルフイルタを設計するに当つ
ては最終構成に非常に大きく影響するパラメータ
が２つある。即ち必要とされる記憶容量と最大限
可能な内部処理速度とである。

非巡回型デイジタルフイルタに於ては（前記(1)
式参照）、必要とされる記憶容量はＮの値と数ａ
(k)及びｚ(i)のビツト数とによつて決まる。巡回型
デイジタルフイルタに於ては（前記(2)式参照）、
必要とされる記憶容量には更にＭの値と数ｂ(k)及
びｙ(i)のビツト数も関係してくる。

而して一般的に云つて均一に量子化されたパル
ス符号変調方式では数ｚ(i)が不均一に量子化され
たパルス符号変調方式の符号群ｘ(i)のビツト数よ
りも多数のビツト数を必要とする。それ故ｚ(i)で
はなく符号群ｘ(i)のまま記憶する方が有利である
（参考文献３参照）。

ところでこのように不均一に量子化されたパル
ス符号変調信号を記憶する非巡回型デイジタルフ
イルタは参考文献３に記載されているように各々
が１個の符号群ｘ(i)を記憶し、これを外部に供給
できる記憶セクシヨンをＮ個カスケード接続した
ものから構成されている。そしてこれらの記憶セ
クシヨンの各々の出力端子を１個の記憶媒体を含
む１本の枝路を介して全て１個の加算装置に接続
する。そしてこれらの各記憶媒体に当該枝路に特
有のｚ(i)とデイジタル係数ａ(k)との積がとりうる
全ての値を畜わえておく。今このようにして、こ
れらの記憶媒体に畜わえられる諸々の積の値が13
ビツトから成ると仮定するとこれらの記憶媒体は
各々13×2⁸の記憶容量を有する必要があり、その
結果この非巡回型デイジタルフイルタ全体では
8N＋13×2⁸Nの記憶容量が必要となる。

他方内部処理速度の方は数ａ(k)、ｂ(k)、ｚ(i)及
びｙ(i)のビツト数、殊に積ａ(k)ｚ（ｉ−ｋ）と積
ｂ(k)ｙ（ｉ−ｋ）とを求めるために乗算を行なう
に要する時間で決まつてくる。

10進数（linear numbers）を２進値で乗算す
るのに用いられる最も普通の方法は累算法であ
り、ここでは被乗数（例えばｘ（ｉ−ｋ）をシフ
トさせたもの）を累算器（アキユミユレータ）に
加える。被乗数をシフトさせるか否かは乗数（例
えばａ(k)）の当該桁によつて決まる。一つの乗算
を行なうに要する時間は被乗数ｘ（ｉ−ｋ）を累
算器に印加する回数と乗数ａ(k)の桁数とによつて
決まる。更にこの時間の長さには累算器が自己に
印加された被乗数を既に自己が畜わえている内容
と加算するのに要する時間もからんでくる。

非巡回型デイジタルフイルタについて云えば
（前記(1)式参照）、以上のことは例えばａ(k)もｚ
（ｉ−ｋ）も各々12ビツトから成る二進数であれ
ば１個の出力信号サンプルｙ(i)を決めるために約
12N回のシフト操作と約12N回の加算処理とを行
なわねばならぬことを意味する。

前述した参考文献３に記載されている非巡回型
デイジタルフイルタでは記憶媒体にａ(k)とｚ（ｉ
−ｋ）との積がとりうる凡ゆる値を畜わえておく
ことにより各出力信号サンプルについて必要とな
る加算処理の回数をＮ回迄下げてある。このよう
にこの既知の装置では各出力信号サンプルｙ(i)に
ついての加算処理の回数が少ないから、内部処理
速度も事実相当に速い。しかしその為には前述し
たように記憶容量を非常に大きくせねばならず、
Ｎの普通の値（例えばＮ＝100）に対して数十万
ビツトにもなつてしまうという欠点がある。

本発明の目的は異なる考えに立脚した不均一量
子化パルス符号変調信号を波するためのデイジ
タルフイルタ装置を提供するにあり、この本発明
デイジタルフイルタ装置に於ては記憶容量が相当
に小さくて足りると共に加算処理回数も僅かに増
えるにとどまるという利点が得られる。

この目的を達成するため本発明デイジタルフイ
ルタ装置は各々が第２の極性ビツトとアドレス符
号とより成る順次に生起する予じめ定められた補
助コードワードの系列を巡回的に発生し、第２の
極性ビツトの出力端子とアドレス符号の出力端子
とを具える装置と、アドレス可能な記憶位置を有
し、Ｎ個の順次に生起する符号群ｘ（ｉ−ｋ）（但
し、ｋ＝０、１、２、…Ｎ−１；ｉ＝…、−３、−
２、−１、０、１、２、３、…）を畜わえるよう
に構成され、記憶位置アドレス入力端子と、これ
らの符号群ｘ（ｉ−ｋ）を受け取るための入力端
子と、セグメント数出力端子と、仮数出力端子
と、極性ビツト出力端子とを具える第１の記憶媒
体と、前記発生装置のアドレス符号出力端子を上
記第１の記憶媒体の記憶位置アドレス入力端子に
結合する位置と、各々が記憶フイールドアドレス
符号でアドレスすることができ、各々が記憶位置
アドレス符号でアドレスできる複数個の記憶位置
を具える第１と第２の記憶フイールドを有し、記
憶位置アドレス入力端子と、記憶フイールドアド
レス入力端子と、１個の出力端子とを具える第２
の記憶媒体と、第１の記憶媒体のセグメント数出
力端子と仮数出力端子とを第２の記憶媒体の個別
の記憶位置アドレス入力端子に結合する手段と、
入力端子が夫々前記発生装置の極性ビツト出力端
子と第１の記憶媒体の極性ビツト出力端子とに接
続され、出力端子が第２の記憶媒体の記憶フイー
ルドアドレス入力端子に接続されている排他的論
理和回路と、１又は２の補数で動作し、第２の記
憶媒体の出力端子に結合されている入力端子と、
第２の記憶媒体から供給される数と累算装置の内
容とを互に対してシフトさせる装置であつてシフ
ト指令入力端子を経て累算装置に印加されるシフ
ト指令により制御されるシフト装置とを具える累
算装置と、上記シフト指令入力端子を前記発生装
置のアドレス符号出力端子に結合する手段とを具
え、前記発生装置には、書込み及び読出し指令信
号を周期的に発生して受信した符号群ｘ(i)を前記
第１記憶媒体に書込むと共に記憶した符号群ｘ(i)
を前記第１記憶媒体から読出し、かつ、読出及び
リセツト指令信号を周期的に発生して前記累算装
置の内容をデイジタルフイルタ装置の出力として
読出すと共にこの累算装置の内容を零にリセツト
する装置をも設けるようにしたことを特徴とす
る。

このような本発明非巡回型デイジタルフイルタ
装置でも最終的には上記(1)式に示された演算を行
なわねばならない。

ここで ａ(k)＝sign〔ａ(k)〕｜ａ(k)｜ と書き表わす。但しsign〔ａ(k)〕と｜ａ(k)｜とは
夫々ａ(k)の符号と大きさとを表わす。

同様に ｚ（ｉ−ｋ）＝sign〔ｚ（ｉ−ｋ）〕｜ｚ（ｉ−ｋ）｜ と表わす。このようにすると(1)式は次のように書
き替えられる ｙ(i)＝_N-1 〓^k=0 sign〔ａ(k)〕・sign〔ｚ（ｉ−ｋ）〕 ・｜ｚ（ｉ−ｋ）｜・｜ａ(k)｜ これは次のようにも書ける。

ｙ(i)＝_N-1 〓 〓^k=0 ｛p′（ｉ−ｋ）・｜ｚ（ｉ−ｋ）｜｝・｜ａ(k)｜(
3) ここでp′（ｉ−ｋ）＝sign〔ａ(k)〕・sign〔ｚ（ｉ
−
ｋ）〕であり、ここでsign〔ｚ（ｉ−ｋ）〕はｘ（ｉ
−ｋ）の符号（これをｐ（ｉ−ｋ）と書く）であ
る。

第２の記憶媒体の第１の記憶フイールドはｚ(i)
がとりうる全ての正の値を畜わえる。これらの正
の値をzpと表わす。第２の記憶フイールドはｚ
(i)がとりうる全ての負の値を畜わえる。それは１
の補数で表わしてもよいし、２の補数で表わして
もよいが、これらの二種類の補数表示形式のいず
れかで与えられるｚ(i)の負の値をznで表わす。

第２の記憶媒体から数zpを読出すべきか数zn
を読出すべきかはｐ(i)ではなくp′(i)で決まる。こ
のp′(i)はｘ(i)の符号ｐ(i)と関数被乗数ａ(k)の符号
sign〔ａ(k)〕との積と考えられる。

このように本発明に従つて非巡回型デイジタル
フイルタを構成すればＮ＝100の場合でも10⁴ビツ
ト程度の記憶容量で足りる。

その上参考文献４に詳細に記載されている方法
で各フイルタ係数ａ(k)を最少数の乗算因子ｆ（ｋ、
ｊ）に変換すれば内部処理速度も高速にできる。
ｆ（ｋ、ｊ）の符号をsign〔ｆ（ｋ、ｊ）で表わし、
大きさを｜ｆ（ｋ、ｊ）｜で表わし、この大きさ｜
ｆ（ｋ、ｊ）｜を丁度2^F(k、^j)（但し、Ｆ（ｋ、ｊ）は
整数）に等しく選べばフイルタ係数ａ(k)は次のよ
うに符号化される。

ａ(k)＝_Q 〓^j=1 sign〔ｆ（ｋ、ｊ）〕・2^F(k、^j) (4) 実際に確かめてみたところＱの値は大概３を越
えなかつた。これは(4)式に従つてフイルタ係数ａ
(k)を符号化すればデイジタルフイルタでは最大
3N回シフト操作を行ない、最大3N回加算操作を
行なえば足りることを意味する。そして後述する
ようにシフテイング累算器（参考文献６参照）を
用いればシフト操作の回数を１個のフイルタ係数
ａ(k)を表わすのに必要なビツト数に略々等しい数
迄下げ得るのである。

前述したように有益な結果を得るためにはデイ
ジタルフイルタに印加される不均一に量子化され
たパルス符号変調信号を一旦均一に量子化された
パルス符号変調信号に変換しなければならない。
以下の説明ではこの均一に量子化されたパルス符
号変調信号は各々が参考文献１に詳細に記載され
た態様で数ｓ(i)と数ｍ(i)とに関連する数ｚ(i)の系
列により構成されているものとする。

参考文献１には不均一に量子化されたパルス符
号変調信号の符号群ｘ(i)の展開に関する理論的基
礎が詳細に記載されている。参考文献１によれば
実際に用いられるＡ圧伸則は同文献で「DLAミ
ツドライザ型Ａ圧伸則」（Ａ−law−DLA−mid
−riser）と呼ばれている圧縮特性である。また
実際に用いられるμ圧伸則は同文献で「DLAミ
ツドトレツド型μ圧伸則」（μ−law−DLA−
mid−tread）と呼ばれている圧縮特性である。
以下の説明はこれらの２種類の圧縮特性について
なされているが、本発明はその他の圧縮特性につ
いても適用できるものである。

参考文献１から明らかなように13セグメント
DLAミツドライザ型Ａ圧伸則では下記の式が成
立する。

｜ｚ(i)｜＝2^s(i)^-〓｛ｍ(i)＋ｐ｝−Ｑ (5) ここで ｓ(i)s₂2²＋s₁2¹＋s₀2⁰ (6) ｍ(i)＝e₃2³＋e₂2²＋e₁2¹＋e₀2⁰ (7) Ｐ＝Ｎ・η＋2^-1 Ｑ＝０ Ｎ＝2^N2 ここでN₂はｍ(i)のビツト数を表わし、今の場
合N₂＝４である。

更に次式が成立する η＝０ （ｓ(i)＝０） η＝１ （ｓ(i)≠０） 従つてｓ(i)＝０の場合は次のようになる ｜ｚ(i)｜＝ｍ(i)＋2^-1 即ち ｜ｚ(i)｜＝e₃2³＋e₂2²＋e₁2¹＋e₀2⁰＋2^-1 (8) ｓ(i)≠０の場合は次のようになる ｜ｚ(i)｜＝2^s(i)^-1｛ｍ(i)＋2⁴＋2^-1｝ (9) 15セグメントDLAミツドトレツド型μ圧伸則
の場合は次式が成立する。

｜ｚ(i)｜＝2^s(i)｛ｍ(i)＋Ｐ｝−Ｑ (10) ここでｓ(i)とｍ(i)とは夫々上記(6)式及び(7)で与
えられるものであり、N₂も上述したところと同
じである。

そしてここでは Ｐ＝Ｑ＝2^N2＋2^-1 であり、従つて ｜ｚ(i)｜＝2^s(i)｛2⁴＋e₃2³＋e₂2²＋e₁2¹＋e₀2⁰＋2^-1
｝−（2⁴＋2^-1）(11) となり、ｓ(i)とｍ(i)とが与えられればＡ圧伸則の
場合は(8)、(9)式により、μ圧伸則の場合は(11)式に
より｜ｚ(i)｜の値を計算できることになる。

前述したzpとznとはこの｜ｚ(i)｜を使い、 zp＝＋｜ｚ(i)｜ zn＝−｜ｚ(i)｜ と表わせる。但し、znは予じめ１の補数又は２
の補数表示で準備する。

図面につき本発明を詳細に説明する。

第１図は符号群ｘ(i)の系列で形成された不均一
量子化パルス符号変調信号を波するための本発
明による非巡回型デイジタルフイルタ装置の一実
施例を示したものである。

このデイジタルフイルタ装置は入力端子１
（１）を具え、ここに符号群ｘ(i)を入力する。こ
の入力端子１（１）に第１の記憶媒体１（本例で
はPAMの形態とする）を接続し、ここにＮ個の
符号群ｘ(i)、ｘ（ｉ−１）、ｘ（ｉ−２）、…、ｘ
（ｉ−ｋ）、…ｘ（ｉ−Ｎ＋１）（但し、ｉ＝…−
３、−２、−１、０、１、２、３、４…）を記憶す
る。これらの符号群ｘ（ｉ−ｋ）（ｋ＝０、１、
２、…Ｎ−１）の各々は前述したようにセグメン
ト数ｓ（ｉ−ｋ）、仮数ｍ（ｉ−ｋ）及び極性ビツ
トｐ（ｉ−ｋ）とより成る。

記憶媒体１は符号１（２），１（３）及び１
（４）で示す３個の出力端子を具える。また入力
端子としては前記１（１）の他にアドレス入力端
子１（５）と、読出し指令入力端子１（６）と書
込み指令入力端子１（７）とを具える。既知の態
様で（例えば参考文献５）この記憶媒体１に符号
群ｘ（ｉ−ｋ）を書き込むことができ、非破壊的
に読み出すことができる。詳言すれば書き込み指
令入力端子１（７）に書き込み指令WRAMが印
加された時１個の符号群が記憶媒体１に書き込ま
れる。記憶媒体１に書き込まれる符号群はアドレ
ス入力端子１（５）に印加されたアドレス符号で
指定された特定の記憶位置に畜わえられるのであ
る。アドレス入力端子１（５）にアドレス符号が
印加され且つ読出し指令入力端子１（６）に読出
し指令RRAMが印加された時はアドレス符号で
指定された記憶位置に畜わえられていた符号群が
非破壊的に読み出される。符号群ｘ（ｉ−ｋ）が
記憶媒体１から読み出される際セグメント数ｓ
（ｉ−ｋ）は出力端子１（２）から出力され、関
連仮数ｍ（ｉ−ｋ）は出力端子１（３）から出力
され、関連極性ビツトｐ（１−ｋ）は出力端子１
（４）から出力される。

更にこのデイジタルフイルタ装置は第２の記憶
媒体２（本例ではROMとする）を具える。この
第２の記憶媒体２は符号で示す第１の記憶フイ
ールドと符号で示す第２の記憶フイールドとを
具える。数zpは記憶フイールドの記憶位置に
畜わえ、数znは例えば２の補数の形で記憶フイ
ールドの記憶位置に畜わえる。

この第２の記憶媒体２は記憶位置アドレス入力
端子２（１）及び２（２）と、記憶フイールドア
ドレス入力端子２（３）と、出力端子２（４）と
を具える。記憶位置アドレス入力端子２（１）と
２（２）とは夫々第１の記憶媒体１の出力端子１
（２）と１（３）とに接続する。記憶フイールド
アドレス入力端子２（３）は排他的論理和回路３
の出力端子に接続し、排他的論理和回路３の第１
の入力端子を第１の記憶媒体１の出力端子１
（４）に接続する。

第２の記憶媒体２の出力端子２（４）を累算器
４の入力端子４（１）に接続する。本例では累算
器４の小数点トランスレータ（radix point
translator）５を含み、この小数点トランスレー
タ５の入力端子５（１）を累算器全体の入力端子
４（１）を経て第２の記憶媒体２の出力端子２
（４）に接続する。なおこの小数点トランスレー
タ５はこの他シフト指令入力端子５（２）と出力
端子５（３）とを具える。累算器４は更に累算装
置６を具えるが、この累算装置６は２の補数で動
作する。この累算装置６は小数点トランスレータ
５の出力端子５（３）に接続された入力端子６
（１）と、読出し指令入力端子６（２）と、リセ
ツト指令入力端子６（３）と、出力端子６（４）
とを具える。読出し指令入力端子６（２）に読出
し指令RACが印加される度毎に累算装置６の内
容が出力信号サンプルｙ(i)として出力端子６
（４）から出力される。リセツト指令入力端子６
（３）にリセツト指令RESACを印加すると累算
装置６は零位置にリセツトされる。

上述した装置は信号発生器７により制御され
る。この信号発生器７は本例ではクロツクパルス
発生器８を具え、このクロツクパルス発生器８は
符号群ｘ(i)が生起する周波数に等しい周波数fsの
出力パルスを発生する。これらの周波数fsのクロ
ツクパルスを周波数逓倍器９に送り、ここで本例
では周波数（4N＋３）fsのクロツクパルス信号
を作る。但し、このＮは第１の記憶媒体１に畜わ
えられている符号群の数Ｎと同じものである。周
波数逓倍器９で作られた周波数（4N＋３）fsの
クロツクパルスは計数位置が１から4N＋３（4N
＋３を含む）迄巡環するモジユロ（4N＋３）カ
ウンタ１０に送られる。このモジユロ（4N＋３）
カウンタ１０の後段にデコーダ回路網１１を接続
し、このデコーダ回路網１１の出力端子１１
（１）を記憶装置１２（本例ではROMとする）
のアドレス入力端子に接続する。モジユロ（4N
＋３）カウンタが計数位置１乃至4N（4Nを含む）
にある時はデコーダ回路網１１を経て記憶装置１
２にそのまま信号を供給する。これらの信号の供
給を受けて記憶装置１２は4Nビツトから成る１
個の補助符号語を発生する。なおデコーダ回路網
１１はこの他前記諸指令信号RRAM、RAC、
RESAC、WRAMと信号TRをも発生する。詳し
く云うと指令信号RRAMは計数位置１乃至4N
（4Nを含む）の時論理値「１」をとり、指令信号
RACは計数位置4N＋１の時論理値「１」をと
り、指令信号RESACは計数位置4N＋２の時論理
値「１」をとり、計数位置4N＋３の時は信号TR
と指令信号WRAMの双方が論理値「１」をと
る。

記憶装置１２は出力端子１２（１）と１２
（２）とを有する。本例では出力端子１２（１）
を小数点トランスレータ５のシフト指令入力端子
５（２）に直接接続すると共に、アドレス計算回
路１３の一入力端子にも接続する。このアドレス
計算回路１３には信号TRをも供給する。またア
ドレス計算回路１３のアドレス符号出力端子を第
１の記憶媒体１のアドレス入力端子１（５）に接
続する。

このアドレス計算回路１３は第２図に示すよう
な態様で構成することができる。ここではモジユ
ロＮカウンタ１４から第１の記憶媒体１にアドレ
ス符号を供給するが、このモジユロＮカウンタ１
４にはORゲート１５を経てカウントパルスが供
給される。このORゲート１５には記憶装置１２
の出力端子１２（１）に入力端子が接続されてい
る一致回路１６の出力信号と信号TRとが供給さ
れる。

第１図に示すデイジタルフイルタ装置では更に
記憶装置１２の出力端子１２（２）を排他的論理
和回路３の第２の入力端子に接続する。

本例では各所要フイルタ係数ａ(k)は(4)式で示さ
れた形で多数の乗算因子ｆ（ｋ、ｊ）により規定
される。例えばａ(k)＝＋000111（＝＋７）であれ
ば、このフイルタ係数は乗算因子ｆ（ｋ、１）＝＋
01000（＝＋2³）及びｆ（ｋ、２）＝000001＝（−2⁰）
で表現される。またフイルタ係数ａ(k)＝＋011101
（＝＋2⁹）は乗算因子ｆ（ｋ、１）＝＋100000（＝＋
2⁵）、ｆ（ｋ、２）＝−000100（＝−2²）及びｆ（ｋ、
３）＝＋000001（＝＋2⁰）で表われる。而して或る
特定の１個のフイルタ係数を特徴づける一群の乗
算因子が順次に記憶装置１２の出力端子１２
（１）及び１２（２）に現われるように、即ち大
きさ｜ｆ（ｋ、ｊ）｜が出力端子１２（１）に現わ
れ、符号sign〔ｆ（ｋ、ｊ）〕が出力端子１２（２）
に現われるような形態で必要となる乗算因子ｆ
（ｋ、ｊ）を記憶装置１２に畜わえておく。

一群の乗算因子ｆ（ｋ、ｊ）が一体となつて１
個の所定フイルタ係数ａ(k)を規定するのであり、
それは一つのフイルタ係数から別のフイルタ係数
へと変わる毎に異なるものであるから、所定フイ
ルタ係数ａ(k)を一体となつて規定する一群の乗算
因子ｆ（ｋ、ｊ）の記憶装置１２からの読み出し
が終了する度毎に１個のストツプ数が生起するよ
うな形で記憶装置１２にはストツプ数をも畜わえ
ておく。このストツプ数は一致回路１６で検出
し、それに応じて一致回路１６からモジユロＮカ
ウンタ１４へ１個の計数パルスを供給する。モジ
ユロＮカウンタ１４はこれに応じてそのサイクル
中で更に１計数位置シフトする。これは１個の
TRパルスが生起した時も同じである。

２個の符号（極性）ビツトｐ(i)とsign〔ｆ（ｋ、
ｊ）〕が排他的論理和回路３に印加されるのに応
答して排他的論理和回路３から１個の極性ビツト
p′(i)が出力される。正の数の符号が論理値「０」
に対応し、負の数の符号が論理値「１」に対応す
るとすれば、ｐ(i)とsign〔ｆ（ｋ、ｊ）〕とが等し
い（即ち両方とも「１」であるか又は「０」であ
る）場合にp′(i)＝「０」となり、逆にｐ(i)とsign
〔ｆ（ｋ、ｊ）〕とが等しくない場合にp′(i)＝「１」
となる。セグメント数ｓ(i)と排他的論理和回路３
により作られた極性ビツトp′(i)とにより形成され
る１個の符号群を１個のアドレス符号として第２
の記憶媒体２に印加する。p′(i)＝「０」であれば
記憶フイールドから１個の数zpが読み出され、
小数点トランスレータ５に送られ、この小数点ト
ランスレータ５で積zp・｜ｆ（ｋ、ｊ）｜に対応
する１個の数を作り、これを（２の補数の）累算
装置６に印加する。p′(i)＝「１」の場合は、記憶
フイールドから数znを読み出し、小数点トラ
ンスレータ５に印加する。

乗算因子ｆ（ｋ、ｊ）の代りに数Ｆ（ｋ、ｊ）
（式(4)参照）を記憶装置１２に畜わえることにし
てもよいことに注意されたい。この場合は記憶装
置１２の出力端子１２（１）と小数点トランスレ
ータ５の入力端子５（２）との間にエンコーダ回
路網を設け、これにより各々の数Ｆ（ｋ、ｊ）を
数2^F(k、^j)＝｜ｆ（ｋ、ｊ）｜に変換する必要があ
る。

なおｓ(i)やｍ(i)のような数のビツトは並列でな
く直列に発生させてもよいのであるが、第１図及
び第２図に示す実施例では全ての多重ビツト数の
諸ビツトは並列に発生させるものと仮定されてい
ることに注意されたい。このことを示すため第１
図及び第２図では多重ビツト数が伝達される接続
導線を矢印記号「」で示した。なお適当とあら
ば以下の図面でもこの矢印記号を使用する。

第１図に示す実施例では第２の記憶媒体２から
供給される１個の数に乗算すべき｜ｆ（ｋ、ｊ）｜
の凡ゆる可能性のある値を記憶装置１２に記憶し
ておく必要がある。しかしこれらの値ｆ（ｋ、ｊ）
やそれに等価な数Ｆ（ｋ、ｊ）ではなく、記憶装
置１２は、所定乗算因子｜ｆ（ｋ、ｊ）｜を乗算す
べき第１の記憶媒体１内の数のアドレス符号を作
ると共に、累算器４を１個のシフテイング累算器
で作り、これをシフトさせるようにしてもよい。
この原理に基づく一実施例を第３図に示した。第
３図に示す非巡回型デイジタルフイルタ装置は下
記の点で第１図に示すデイジタルフイルタ装置と
異なつている。

第３図のデイジタルフイルタ装置では第１図の
デイジタルフイルタ装置で必要であつた小数点ト
ランスレータ５が省ける。シフトパルス入力端子
６（５）を具えるシフイング累算器４（参考文献
６参照）を用いることにより第１図で小数点トラ
ンスレータ５が果たしていた機能が得られるので
ある。このシフトパルス入力端子６（５）は一致
回路１７を経て記憶装置１２の出力端子１２
（１）に接続する。第３図のデイジタルフイルタ
装置でもアドレス計算回路１３は使用され、その
一入力端子を記憶装置１２の出力端子１２（１）
に接続し、出力端子を第１の記憶媒体１のアドレ
ス入力端子１（５）に接続する。このアドレス計
算回路１３は第４図に示すように構成する。第４
図に示すアドレス計算回路はモジユロＮカウンタ
１８を具え、そこに計数パルスとしてTRパルス
を印加する。このモジユロＮカウンタ１８の計数
位置から信号をANDゲート１９に供給する。こ
のANDゲート１９にはWRAMパルスも供給す
る。モジユロＮカウンタ１８の計数位置の信号を
モジユロＮ加算器２０にも供給する。モジユロＮ
加算器２０の入力端子を記憶装置１２の出力端子
１２（１）に接続する。このモジユロＮ加算器２
０の出力端子をANDゲート２１の入力端子に接
続する。ANDゲート２１には指令信号RRAMを
も供給する。これらのANDゲート１９と２１と
の出力端子をORゲート２２の入力端子に接続
し、ORゲート２２の出力端子を第１の記憶媒体
１のアドレス入力端子１（５）に接続する。
WRAMパルスが発生する度毎にモジユロＮカウ
ンタ１８の計数位置からの信号がアドレス符号と
して第１の記憶媒体１に印加され、RRAM＝
「１」となる度毎にモジユロＮ加算器２０で作ら
れた数がアドレス符号として第１の記憶媒体１の
アドレス入力端子１（５）に印加される。

記憶装置１２はここでも4N個から成る補助符
号語系列を巡回的に発生するが、今度はストツプ
数だけでなくアドレス符号をも含み、一方ではこ
れらがアドレス計算回路１３で修正され又は修正
されずに第１の記憶媒体１のアドレス入力端子１
（５）に印加されると共に他方では各ストツプ数
が一致回路１７で検出され、これに応じて一致回
路１７から累算器４に１個のシフトパルスが印加
され、これにより累算器４はその前の計数位置よ
り一段高い計数位置にセツトされる。例えば累算
器４が入力端子６（１）を経由して供給される数
に2ⁿ（但しｎは整数）を乗算するのに対応する計
数位置にある時に、累算器４が次のストツプ数を
受け取るとそれに応じて累算器４は供給される数
に因子2ⁿ⁺¹を乗算するのに対応するセツテイング
状態にセツトされる。累算器４が最高計数位置に
ある時は次のストツプ数に応じて最低計数位置
（2⁰）にリセツトされる。こうして２個のストツ
プ数が順次に送られてくる間に一方では一群のア
ドレス符号がアドレス入力端子１（５）に送ら
れ、それに応答して直前のストツプ数により作ら
れている累算器４のセツテイング状態に対応する
値（例えば2ⁿを乗算する相手となる数zp又はznを
指定する符号群が第１の記憶媒体１の出力端子に
現われる。

参考文献 １ 金子宏著「ア ユニフアイド フオーミユレ
イシヨン オブ セグメント コンパンデイン
グ ローズ アンド シンセシス オブ コー
デツクス アンド デイジタル コンパンダー
ズ」（Ａ Unified Formulation of Segment
Companding Laws and Synthesis of
Codecs and Digital Companders）、ザ ベル
システムズ テクニカル ジヤーナル（The
Bell Systems Technical Journal）、1970年９
月号第1555〜1588頁 ２ オツペンハイム（A.V.Oppenheim）、シエー
フアー（R.W.Schafer）共著「デイジタル信号
処理」（Digital Signal Processing）、プレン
テイスホール社（Prentice−Hall Inc.） ３ オー・モンケヴイツチ（O.Monkewich）、ダ
ブリユー・ステーンアールト（W.Steenaart）、
1976年度アイ・イー・イー・イー国際回路シス
テム・シンポジウム報告（Proceedings 1976
IEEE International Symposium on Cireuits
and Systems）第157〜160頁 ４ オランダ国特許願 第7408032号 ５ ビー・ジエイ・レオン（B.J.Leon）、エス・
シー・バス（S.C.Bass）著「デザイナーズガ
イド ツー デイジタル フイルターズ」
（Designer′s Guide to：Digital Filters）第６
部、イー・デイー・エヌ（EDN）1974年５月
20日号 第61〜68頁 ６ アール・ケー・リチヤーズ（R.K.Richards）
著「アリスメテイツク オペレイシヨンズ イ
ン デイジタル コンピユーターズ」
（Arithmetic Operations in Digital
Computers）、ノストランド社（D.Van
Nostrand Company、Inc.）第143頁

【図面の簡単な説明】

第１図は本発明デイジタルフイルタ装置のブロ
ツク図、第２図は第１図のデイジタルフイルタ装
置で使用するアドレス計算回路のブロツク図、第
３図はシフテイング累算器を具える本発明デイジ
タルフイルタ装置の好適な一実施例のブロツク
図、第４図は第３図のデイジタルフイルタ装置で
使用するアドレス計算回路のブロツク図である。 １……第１の記憶媒体、２……第２の記憶媒
体、３……排他的論理和回路、４……累算器、５
……小数点トランスレータ、６……累算装置、７
……信号発生器、８……クロツクパルス発生器、
９……周波数逓倍器、１０……モジユロ（4N＋
３）カウンタ、１１……デコーダ回路網、１２…
…記憶装置、１３……アドレス計算回路、１４，
１８……モジユロＮカウンタ、１５，２２……
ORゲート、１６，１７……一致回路、１９，２
１……ANDゲート、２０……モジユロＮ加算器。

Claims (1)

1. 【特許請求の範囲】 １ 一連の符号群ｘ(i)により形成される不均一に
   量子化されたPCM信号を濾波するものであつて、
   符号群ｘ(i)によつてその信号のｉ番目のサンプル
   をその記号に関しては極性ビツトｐ(i)の形態で表
   し、その大きさに関してはN₁特性ビツトを具え
   るセグメント数ｓ(i)の形態の指数部及びN₂仮数
   ビツトを具える仮数ｍ(i)の形態の仮数部を有する
   浮動小数点表示で表すようにしたデイジタルフイ
   ルタ装置において、 − 各々が第２の極性ビツトとアドレス符号とよ
   り成る順次に生起する予め定められた補助コー
   ドワード系列を巡回的に発生し、第２の極性ビ
   ツトの出力端子とアドレス符号の出力端子とを
   具える装置と、 − アドレス可能な記憶位置を有し、Ｎ個の順次
   に生起する符号群ｘ（ｉ−ｋ）（但し、Ｋ＝０、
   １、２、…Ｎ−１；ｉ＝…、−３、−２、−１、
   ０、１、２、３、…）を蓄わえるように構成さ
   れ、記憶位置アドレス入力端子と、これらの符
   号群ｘ（ｉ−ｋ）を受け取るための入力端子と、
   セグメント数出力端子と、仮数出力端子と、極
   性ビツト出力端子とを具える第１の記憶媒体
   と、 − 前記発生装置のアドレス符号出力端子を上記
   第１の記憶媒体位置アドレス入力端子に結合す
   る装置と、 − 各々が記憶フイールドアドレス符号でアドレ
   スすることができ、各々が記憶位置アドレス符
   号でアドレスできる複数個の記憶位置を具える
   第１と第２の記憶フイールドを有し、記憶位置
   アドレス入力端子と、記憶フイールドアドレス
   入力端子と、１個の出力端子とを具える第２の
   記憶媒体と、 − 第１の記憶媒体のセグメント数出力端子と仮
   数出力端子とを第２の記憶媒体の個別の記憶位
   置アドレス入力端子に結合する手段と、 − 入力端子が夫々前記発生装置の極性ビツト出
   力端子と第１の記憶媒体の極性ビツト出力端子
   とに接続され、出力端子が第２の記憶媒体の記
   憶フイールドアドレス入力端子に接続されてい
   る排他的論理和回路と、 − １又は２の補数で動作し、第２の記憶媒体の
   出力端子に結合されている入力端子と、第２の
   記憶媒体から供給される数と累算装置の内容と
   を互に対してシフトさせる装置であつてシフト
   指令入力端子を経て累算装置に印加されるシフ
   ト指令により制御されるシフト装置とを具える
   累算装置と、 − 上記シフト指令入力端子を前記発生装置のア
   ドレス符号出力端子に結合する手段とを具え、
   前記発生装置には、書込み及び読出し指令信号
   を周期的に発生して受信した符号群ｘ(i)を前記
   第１記憶媒体に書込むと共に記憶した符号群ｘ
   (i)を前記第１記憶媒体から読出し、かつ、読出
   及びリセツト指令信号を周期的に発生して前記
   累算装置の内容をデイジタルフイルタ装置の出
   力として読出すと共にこの累算装置の内容を零
   にリセツトする装置をも設けるようにしたこと
   を特徴とするデイジタルフイルタ装置。