JPH0685610A - 有限インパルス応答フィルタ - Google Patents
有限インパルス応答フィルタInfo
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- JPH0685610A JPH0685610A JP23226092A JP23226092A JPH0685610A JP H0685610 A JPH0685610 A JP H0685610A JP 23226092 A JP23226092 A JP 23226092A JP 23226092 A JP23226092 A JP 23226092A JP H0685610 A JPH0685610 A JP H0685610A
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Abstract
(57)【要約】
【目的】 連続的に振幅の大きさが変化するアナログ信
号をパルス符号に変換した後に所望のＦＩＲ（有限イン
パルス応答フィルタ）の応答を演算して、再びアナログ
信号に戻すパルス符号の処理を複雑なプログラムを要す
ることなく、簡単な回路構成で行えるようにする。 【構成】 シフトレジスタ３〜６以後のパルス符号を７
ビットの第一の切換器７により順次下位の桁からリード
オンリメモリ８に入力し、所望の応答とアドレス入力の
上位ビットの値との和を書き込む。これにより、１桁前
の応答をアドレス入力の上位ビットに入力されるように
構成しておけば、第一の切換器７が最上位の桁を出力し
ているとき、リードオンリメモリ８は重ね合せの理によ
りパルス符号のＦＩＲフィルタとしての応答を出力す
る。
号をパルス符号に変換した後に所望のＦＩＲ（有限イン
パルス応答フィルタ）の応答を演算して、再びアナログ
信号に戻すパルス符号の処理を複雑なプログラムを要す
ることなく、簡単な回路構成で行えるようにする。 【構成】 シフトレジスタ３〜６以後のパルス符号を７
ビットの第一の切換器７により順次下位の桁からリード
オンリメモリ８に入力し、所望の応答とアドレス入力の
上位ビットの値との和を書き込む。これにより、１桁前
の応答をアドレス入力の上位ビットに入力されるように
構成しておけば、第一の切換器７が最上位の桁を出力し
ているとき、リードオンリメモリ８は重ね合せの理によ
りパルス符号のＦＩＲフィルタとしての応答を出力す
る。
Description
【０００１】
【産業上の利用分野】本発明は、回路素子として利用す
るディジタルフィルタに関する。
るディジタルフィルタに関する。
【０００２】本発明は、リードオンリメモリによるパル
ス符号処理に関する。本発明は、複雑なプログラムを要
することなく、簡単な回路構成でパルス符号の処理を行
うことができるパルス符号処理型ＦＩＲ（Ｆｉｎｉｔ
Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ，有限インパルス応
答フィルタ）に関する。
ス符号処理に関する。本発明は、複雑なプログラムを要
することなく、簡単な回路構成でパルス符号の処理を行
うことができるパルス符号処理型ＦＩＲ（Ｆｉｎｉｔ
Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ，有限インパルス応
答フィルタ）に関する。
【０００３】
【従来の技術】従来のパルス符号処理型ＦＩＲフィルタ
は図２に示すように、アナログ信号入力３０を入力して
パルス符号を出力するＡ／Ｄコンバータ３１と、このＡ
／Ｄコンバータ３１の出力を入力してＦＩＲフィルタの
応答を演算するディジタルシグナルプロセッサ３２と、
ＦＩＲフィルタの応答を決める各タップにおける係数を
出力する係数出力用リードオンリメモリ３３と、この係
数出力用リードオンリメモリ３３のアドレス入力を生成
するカウンタ３４と、ディジタルシグナルプロセッサ３
２の演算結果を標本化信号に変換するＤ／Ａコンバータ
３５と、標本化信号の高調波成分を阻止してアナログ信
号出力３７を出力するローパスフィルタ３６と、ディジ
タルシグナルプロセッサ３２の各制御信号を発生する制
御信号発生用リードオンリメモリ３８と、この制御信号
発生用リードオンリメモリ３８のアドレス入力を生成す
るカウンタ３９と、サンプリングクロックを発生し各部
を駆動するサンプリングクロック発生器４０とを備えて
いる。
は図２に示すように、アナログ信号入力３０を入力して
パルス符号を出力するＡ／Ｄコンバータ３１と、このＡ
／Ｄコンバータ３１の出力を入力してＦＩＲフィルタの
応答を演算するディジタルシグナルプロセッサ３２と、
ＦＩＲフィルタの応答を決める各タップにおける係数を
出力する係数出力用リードオンリメモリ３３と、この係
数出力用リードオンリメモリ３３のアドレス入力を生成
するカウンタ３４と、ディジタルシグナルプロセッサ３
２の演算結果を標本化信号に変換するＤ／Ａコンバータ
３５と、標本化信号の高調波成分を阻止してアナログ信
号出力３７を出力するローパスフィルタ３６と、ディジ
タルシグナルプロセッサ３２の各制御信号を発生する制
御信号発生用リードオンリメモリ３８と、この制御信号
発生用リードオンリメモリ３８のアドレス入力を生成す
るカウンタ３９と、サンプリングクロックを発生し各部
を駆動するサンプリングクロック発生器４０とを備えて
いる。
【０００４】また、ディジタルシグナルプロセッサ３２
はシフトレジスタ４１、乗算器４２、加算器４３、アキ
ュムレータ４４、およびプログラムメモリ４５により構
成されている。
はシフトレジスタ４１、乗算器４２、加算器４３、アキ
ュムレータ４４、およびプログラムメモリ４５により構
成されている。
【０００５】このように構成された従来のパルス符号処
理型ＦＩＲフィルタは、ディジタルシグナルプロセッサ
３２に入力されたパルス符号をシフトレジスタ４１によ
りシフトしながら係数出力用リードオンリメモリ３３よ
り出力される各タップの係数と乗算器４２にて掛け合わ
せた後に、加算器４３にて累積してアキュムレータ４４
を通過させ出力させる。このとき、ディジタルシグナル
プロセッサ３２の内部の各部はあらかじめプログラムさ
れたプログラムメモリ４５と、制御信号発生用リードオ
ンリメモリ３８から出力された制御信号により制御され
る。ディジタルシグナルプロセッサ３２の出力のパルス
符号は、Ｄ／Ａコンバータ３５とローパスフィルタ３６
によりアナログ信号出力３７に変換され出力される。
理型ＦＩＲフィルタは、ディジタルシグナルプロセッサ
３２に入力されたパルス符号をシフトレジスタ４１によ
りシフトしながら係数出力用リードオンリメモリ３３よ
り出力される各タップの係数と乗算器４２にて掛け合わ
せた後に、加算器４３にて累積してアキュムレータ４４
を通過させ出力させる。このとき、ディジタルシグナル
プロセッサ３２の内部の各部はあらかじめプログラムさ
れたプログラムメモリ４５と、制御信号発生用リードオ
ンリメモリ３８から出力された制御信号により制御され
る。ディジタルシグナルプロセッサ３２の出力のパルス
符号は、Ｄ／Ａコンバータ３５とローパスフィルタ３６
によりアナログ信号出力３７に変換され出力される。
【０００６】
【発明が解決しようとする課題】このような従来のパル
ス符号処理型ＦＩＲフィルタは、ディジタルシグナルプ
ロセッサをプログラムにより制御しているのでプログラ
ムの開発を必要とし、また、ある所定期間の処理時間を
要するので実現できるフィルタの周波数領域は低い領域
に限られていた。また、ディジタルシグナルプロセッサ
を制御する各種信号を生成する周辺回路が必要であり系
統的に複雑である問題があった。
ス符号処理型ＦＩＲフィルタは、ディジタルシグナルプ
ロセッサをプログラムにより制御しているのでプログラ
ムの開発を必要とし、また、ある所定期間の処理時間を
要するので実現できるフィルタの周波数領域は低い領域
に限られていた。また、ディジタルシグナルプロセッサ
を制御する各種信号を生成する周辺回路が必要であり系
統的に複雑である問題があった。
【０００７】本発明はこのような問題を解決するもの
で、複雑なプログラムを要することなく、簡単な構成で
周波数領域を拡張することができる有限インパルス応答
フィルタを提供することを目的とする。
で、複雑なプログラムを要することなく、簡単な構成で
周波数領域を拡張することができる有限インパルス応答
フィルタを提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、アナログ信号
をパルス符号に変換するＡ／Ｄコンバータと、パルス符
号の各桁のビットをタップ数分だけシフトして並列に出
力する複数のシフトレジスタと、この各シフトレジスタ
の並列出力をサンプリングクロックの桁数倍で切換える
第一の並列切換器と、この第一の並列切換器の出力に対
する所望の応答の値およびアドレス入力の上位ビットの
値との和を書き込むリードオンリメモリと、このリード
オンリメモリの出力を保持するＤタイプフリップフロッ
プと、前記リードオンリメモリの出力が所望の応答に等
しくなったときに信号を通過させる第二の切換器と、パ
ルス符号を標本化信号に変換するＤ／Ａコンバータと、
標本化信号をアナログ信号に変換するローパスフィルタ
とを備えたことを特徴とする。
をパルス符号に変換するＡ／Ｄコンバータと、パルス符
号の各桁のビットをタップ数分だけシフトして並列に出
力する複数のシフトレジスタと、この各シフトレジスタ
の並列出力をサンプリングクロックの桁数倍で切換える
第一の並列切換器と、この第一の並列切換器の出力に対
する所望の応答の値およびアドレス入力の上位ビットの
値との和を書き込むリードオンリメモリと、このリード
オンリメモリの出力を保持するＤタイプフリップフロッ
プと、前記リードオンリメモリの出力が所望の応答に等
しくなったときに信号を通過させる第二の切換器と、パ
ルス符号を標本化信号に変換するＤ／Ａコンバータと、
標本化信号をアナログ信号に変換するローパスフィルタ
とを備えたことを特徴とする。
【０００９】ｎ倍のサンプリングクロックを発生するサ
ンプリングクロック発生器と、このサンプリングクロッ
クをｎ分の１に分周し前記Ａ／Ｄコンバータ、前記各シ
フトレジスタ、および前記Ｄ／Ａコンバータに出力する
分周器と、カウンタと、このカウンタのカウント値が
“００”のときハイレベル信号を出力するＮＯＲ論理演
算素子と、前記カウンタを所定の周期でカウントさせる
クリアパルスを発生するＮＡＮＤ論理演算素子とを備え
ることが望ましい。
ンプリングクロック発生器と、このサンプリングクロッ
クをｎ分の１に分周し前記Ａ／Ｄコンバータ、前記各シ
フトレジスタ、および前記Ｄ／Ａコンバータに出力する
分周器と、カウンタと、このカウンタのカウント値が
“００”のときハイレベル信号を出力するＮＯＲ論理演
算素子と、前記カウンタを所定の周期でカウントさせる
クリアパルスを発生するＮＡＮＤ論理演算素子とを備え
ることが望ましい。
【００１０】
【作用】Ａ／Ｄコンバータがアナログ信号をパルス符号
に変換し、複数のシフトレジスタがＡ／Ｄコンバータか
らの各桁の出力を所望のＦＩＲフィルタのタップ数だけ
シフトして並列に出力する。この出力を第一の並列切換
器が順次下位の桁からリードオンリメモリに入力し、所
望の応答とアドレス入力の上位ビットの値との和を書き
込む。ここで、１桁前の応答をアドレス入力の上位ビッ
トに入力されるように構成されているので、第一の並列
切換器が最上位の桁を出力しているとき、リードオンリ
メモリが重ね合せの理によりパルス符号のＦＩＲフィル
タとしての応答を出力する。
に変換し、複数のシフトレジスタがＡ／Ｄコンバータか
らの各桁の出力を所望のＦＩＲフィルタのタップ数だけ
シフトして並列に出力する。この出力を第一の並列切換
器が順次下位の桁からリードオンリメモリに入力し、所
望の応答とアドレス入力の上位ビットの値との和を書き
込む。ここで、１桁前の応答をアドレス入力の上位ビッ
トに入力されるように構成されているので、第一の並列
切換器が最上位の桁を出力しているとき、リードオンリ
メモリが重ね合せの理によりパルス符号のＦＩＲフィル
タとしての応答を出力する。
【００１１】これにより、ディジタルシグナルプロセッ
サが不要となることから複雑なプログラムの開発を行う
必要がなくなり、フィルタの周波数領域を拡張すること
ができる。また、リードオンリメモリの周辺回路の大部
分が論理演算の組み合せ回路および順序回路により構成
されるので集積化を容易に行うことが可能となり、小型
化をはかることができる。
サが不要となることから複雑なプログラムの開発を行う
必要がなくなり、フィルタの周波数領域を拡張すること
ができる。また、リードオンリメモリの周辺回路の大部
分が論理演算の組み合せ回路および順序回路により構成
されるので集積化を容易に行うことが可能となり、小型
化をはかることができる。
【００１２】
【実施例】次に、本発明実施例を図面を参照して説明す
る。図１は本発明実施例の構成を示すブロック図であ
る。
る。図１は本発明実施例の構成を示すブロック図であ
る。
【００１３】本発明実施例は、アナログ信号入力１をパ
ルス符号に変換するＡ／Ｄコンバータ２と、このＡ／Ｄ
コンバータ２の各桁の出力を所望のタップ数だけシフト
して並列に出力するシフトレジスタ３〜６と、このシフ
トレジスタ３〜６の出力を順次切換えて出力する第一の
切換器７と、アドレス入力Ａ０〜Ａ６に対する所望の応
答およびＡ１１、Ａ１２が００の場合は０を加算した
値、また００以外のときはＡ７〜Ａ１０の値を加算した
値とがあらかじめ書き込まれたリードオンリメモリ８
と、このリードオンリメモリ８の出力を４倍サンプリン
グクロック１個分だけ保持するＤタイプフリップフロッ
プ９と、カウンタ１０と、このカウンタ１０が“００”
のときハイレベルの信号を出力するＮＯＲ論理演算素子
２２と、このＮＯＲ論理演算素子２２がハイレベルのと
きＤタイプフリップフロップ９の出力を通過させる第二
の切換器１１と、この第二の切換器１１の出力を標本化
信号に変換するＤ／Ａコンバータ１２と、標本化信号の
高調波分を除去しアナログ信号出力１４のみ通過させる
ローパスフィルタ１３と、サンプリングレートの４倍ク
ロックを発生する４倍サンプリングクロック発生器１５
と、１／４分周器１６と、カウンタ１０を４クロック周
期でカウントさせるためのクリアパルスを発生するＮＡ
ＮＤ論理演算素子２１とを備える。
ルス符号に変換するＡ／Ｄコンバータ２と、このＡ／Ｄ
コンバータ２の各桁の出力を所望のタップ数だけシフト
して並列に出力するシフトレジスタ３〜６と、このシフ
トレジスタ３〜６の出力を順次切換えて出力する第一の
切換器７と、アドレス入力Ａ０〜Ａ６に対する所望の応
答およびＡ１１、Ａ１２が００の場合は０を加算した
値、また００以外のときはＡ７〜Ａ１０の値を加算した
値とがあらかじめ書き込まれたリードオンリメモリ８
と、このリードオンリメモリ８の出力を４倍サンプリン
グクロック１個分だけ保持するＤタイプフリップフロッ
プ９と、カウンタ１０と、このカウンタ１０が“００”
のときハイレベルの信号を出力するＮＯＲ論理演算素子
２２と、このＮＯＲ論理演算素子２２がハイレベルのと
きＤタイプフリップフロップ９の出力を通過させる第二
の切換器１１と、この第二の切換器１１の出力を標本化
信号に変換するＤ／Ａコンバータ１２と、標本化信号の
高調波分を除去しアナログ信号出力１４のみ通過させる
ローパスフィルタ１３と、サンプリングレートの４倍ク
ロックを発生する４倍サンプリングクロック発生器１５
と、１／４分周器１６と、カウンタ１０を４クロック周
期でカウントさせるためのクリアパルスを発生するＮＡ
ＮＤ論理演算素子２１とを備える。
【００１４】次に、このように構成された本発明実施例
の動作について次に示す各部の信号を表す数式を参照し
て説明する。
の動作について次に示す各部の信号を表す数式を参照し
て説明する。
【００１５】ここで、所望のＦＩＲフィルタの応答を表
す数式として、 ｙ＝ｋ6 ｘ6 ＋ｋ5 ｘ5 ＋………＋ｋ1 ｘ1 ＋ｋ0 ｘ0 （１） シフトレジスタ３〜６の出力の各ビット間とパルス符号
との対応を表す数式として、 ｘn ＝２0 ・Ｄ0n＋２1 ・Ｄ1n＋………＋２3 ・Ｄ3n （２） リードオンリメモリ８のアドレス入力Ａ１１、Ａ１２が
“ＩＩ”のときのデータ出力を表す数式として、 ｙ＝２0 （ｋ6 ・Ｄ06＋ｋ5 ・Ｄ05＋………＋ｋ0 ・Ｄ00） ＋２1 （ｋ6 ・Ｄ16＋ｋ5 ・Ｄ15＋………＋ｋ0 ・Ｄ10） ………………………………………………………………… ＋２3 （ｋ6 ・Ｄ36＋ｋ5 ・Ｄ35＋………＋ｋ0 ・Ｄ30） （３） リードオンリメモリの出力のデータ出力を表す式とし
て、
す数式として、 ｙ＝ｋ6 ｘ6 ＋ｋ5 ｘ5 ＋………＋ｋ1 ｘ1 ＋ｋ0 ｘ0 （１） シフトレジスタ３〜６の出力の各ビット間とパルス符号
との対応を表す数式として、 ｘn ＝２0 ・Ｄ0n＋２1 ・Ｄ1n＋………＋２3 ・Ｄ3n （２） リードオンリメモリ８のアドレス入力Ａ１１、Ａ１２が
“ＩＩ”のときのデータ出力を表す数式として、 ｙ＝２0 （ｋ6 ・Ｄ06＋ｋ5 ・Ｄ05＋………＋ｋ0 ・Ｄ00） ＋２1 （ｋ6 ・Ｄ16＋ｋ5 ・Ｄ15＋………＋ｋ0 ・Ｄ10） ………………………………………………………………… ＋２3 （ｋ6 ・Ｄ36＋ｋ5 ・Ｄ35＋………＋ｋ0 ・Ｄ30） （３） リードオンリメモリの出力のデータ出力を表す式とし
て、
【００１６】
【数１】 とする。
【００１７】シフトレジスタ３〜６の７ビットの値は数
式（２）におけるＤ0n〜Ｄ3nのそれぞれの桁のｎ＝０〜
６における変化を表している。第一の切換器７はシフト
レジスタ３〜６が７ビットの値を保持している間に４倍
のクロックでＤ0 の桁からＤ3 の桁まで切換えながら出
力する。このときリードオンリメモリ８には、Ａ１１、
Ａ１２が“００”以外のとき、Ａ０〜Ａ６に対する所望
のＦＩＲフィルタの応答と、前の桁のＡ０〜Ａ６に対応
する所望のＦＩＲフィルタに相当するＡ７〜Ａ１０の値
との和が出力データとして書き込まれる。
式（２）におけるＤ0n〜Ｄ3nのそれぞれの桁のｎ＝０〜
６における変化を表している。第一の切換器７はシフト
レジスタ３〜６が７ビットの値を保持している間に４倍
のクロックでＤ0 の桁からＤ3 の桁まで切換えながら出
力する。このときリードオンリメモリ８には、Ａ１１、
Ａ１２が“００”以外のとき、Ａ０〜Ａ６に対する所望
のＦＩＲフィルタの応答と、前の桁のＡ０〜Ａ６に対応
する所望のＦＩＲフィルタに相当するＡ７〜Ａ１０の値
との和が出力データとして書き込まれる。
【００１８】またＡ１１、Ａ１２が“００”のときは、
Ａ０〜Ａ７の値に対するＦＩＲフィルタの応答が出力デ
ータとして書き込まれる。従って図１に示すように接続
されたリードオンリメモリ８の出力は数式（４）にて表
現できる。Ａ１１、Ａ１２が“ＩＩ”のときは、リード
オンリメモリ８の出力ｙm は必然的に数式（３）のｙと
等しくなり、それは数式（１）に数式（２）を代入し変
形したものに等しいので、所望のＦＩＲフィルタの応答
に等しくなる。前述の応答がＤタイプフリップフロップ
９にて保持された状態で第二の切換器１１はＤ／Ａコン
バータ１２にデータを渡すのでアナログ信号出力１４に
は、アナログ信号入力１に対する所望のＦＩＲフィルタ
の応答が表れる。
Ａ０〜Ａ７の値に対するＦＩＲフィルタの応答が出力デ
ータとして書き込まれる。従って図１に示すように接続
されたリードオンリメモリ８の出力は数式（４）にて表
現できる。Ａ１１、Ａ１２が“ＩＩ”のときは、リード
オンリメモリ８の出力ｙm は必然的に数式（３）のｙと
等しくなり、それは数式（１）に数式（２）を代入し変
形したものに等しいので、所望のＦＩＲフィルタの応答
に等しくなる。前述の応答がＤタイプフリップフロップ
９にて保持された状態で第二の切換器１１はＤ／Ａコン
バータ１２にデータを渡すのでアナログ信号出力１４に
は、アナログ信号入力１に対する所望のＦＩＲフィルタ
の応答が表れる。
【００１９】
【発明の効果】以上説明したように本発明によれば、デ
ィジタルシグナルプロセッサを要しないことから複雑な
プログラムの開発を行う必要がなくなり、フィルタの周
波数領域を拡張することができる効果がある。また、リ
ードオンリメモリの周辺回路の大部分が論理演算の組み
合せ回路および順序回路により構成されるので、容易に
集積化を行うことが可能となり、小型化をはかることが
できる効果がある。
ィジタルシグナルプロセッサを要しないことから複雑な
プログラムの開発を行う必要がなくなり、フィルタの周
波数領域を拡張することができる効果がある。また、リ
ードオンリメモリの周辺回路の大部分が論理演算の組み
合せ回路および順序回路により構成されるので、容易に
集積化を行うことが可能となり、小型化をはかることが
できる効果がある。
【図１】本発明実施例の構成を示すブロック図。
【図２】従来型のパルス符号処理型ＦＩＲフィルタの構
成を示すブロック図。
成を示すブロック図。
【符号の説明】 １、３０ アナログ信号入力 ２、３１ Ａ／Ｄコンバータ ３、４、５、６、４１ シフトレジスタ ７ 第一の切換器 ８ リードオンリメモリ ９ Ｄタイプフリップフロップ １０、３４、３９ カウンタ １１ 第二の切換器 １２、３５ Ｄ／Ａコンバータ １３、３６ ローパスフィルタ １４、３７ アナログ信号出力 １５ ４倍サンプリングクロック発生器 １６ １／４分周器 ２１ ＮＡＮＤ論理演算素子 ２２ ＮＯＲ論理演算素子 ３２ ディジタルシグナルプロセッサ ３３ 係数出力用リードオンリメモリ ３８ 制御信号発生用リードオンリメモリ ４０ サンプリングクロック発生器 ４２ 乗算器 ４３ 加算器 ４４ アキュムレータ ４５ プログラムメモリ
Claims (1)
- 【請求項１】 アナログ信号をパルス符号に変換するＡ
／Ｄコンバータと、 パルス符号の各桁のビットをタップ数分だけシフトして
並列に出力する複数のシフトレジスタと、 この各シフトレジスタの並列出力をサンプリングクロッ
クの桁数倍で切換える第一の並列切換器と、 この第一の並列切換器の出力に対する所望の応答の値お
よびアドレス入力の上位ビットの値との和を書き込むリ
ードオンリメモリと、 このリードオンリメモリの出力を保持するＤタイプフリ
ップフロップと、 前記リードオンリメモリの出力が所望の応答に等しくな
ったときに信号を通過させる第二の切換器と、 パルス符号を標本化信号に変換するＤ／Ａコンバータ
と、 標本化信号をアナログ信号に変換するローパスフィルタ
とを備えたことを特徴とする有限インパルス応答フィル
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23226092A JPH0685610A (ja) | 1992-08-31 | 1992-08-31 | 有限インパルス応答フィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23226092A JPH0685610A (ja) | 1992-08-31 | 1992-08-31 | 有限インパルス応答フィルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0685610A true JPH0685610A (ja) | 1994-03-25 |
Family
ID=16936477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23226092A Pending JPH0685610A (ja) | 1992-08-31 | 1992-08-31 | 有限インパルス応答フィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685610A (ja) |
-
1992
- 1992-08-31 JP JP23226092A patent/JPH0685610A/ja active Pending
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