JPS61288613A

JPS61288613A - デイジタルフイルタ

Info

Publication number: JPS61288613A
Application number: JP12988985A
Authority: JP
Inventors: Yoshihiro Tomita; 吉弘富田; Kazumi Sato; 一美佐藤; Tomohiko Taniguchi; 智彦谷口; Masami Koshikawa; 越川　雅美; Shigeyuki Umigami; 重之海上
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1985-06-17
Filing date: 1985-06-17
Publication date: 1986-12-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕トランスバーサル形のディジタルフィルタのりツブ遅延
をランダムアクセスメモリを用いて実現したもので、入
力データをランダムアクセスメモリの異なるアドレスに
同時的に書込み、タップ数に対応したデータを順次読出
して、係数の乗算。

累算を行い、簡単な構成及び制御によって、ランダムア
クセスメモリによる仮想的データシフトによりタップ遅
延を実現するものである。

〔産業上の利用分野〕

本発明は、ランダムアクセスメモリを用いてタップ遅延
を実現したトランスバーサル形のディジタルフィルタに
関するものである。

トランスバーザル形フィルタは、入力データを順次所定
時間遅延させたデータに係数を乗算して累算するもので
あり、時間領域自動等花器や各種の信号処理用のフィル
タに適用されている。

〔従来の技術〕

従来のトランスバーサル形フィルタは、第４図に示す構
成を有するものであり、入力端子２１に加えられたデー
タは、１サンプリング時間Ｔの遅延素子２２によって順
次遅延され、係数器２３に於いて所定係数と乗算されて
加算器２４に加えられ、加算結果がフィルタ出力として
出力端子２５から出力されるものである。従って、フィ
ルタ出力Ｙｔは入力データをＸｔ、フィルタ係数をＣｔ
とすると、で表される。入力データＸｔを順次シフトする構成とし
ては、シフトレジスタが一般的であるが、ランダムアク
セスメモリによってタップ遅延を実現する構成も知られ
ている。

〔発明が解決しようとする問題点〕

トランスバーサル形フィルタのタップ遅延をシフトレジ
スタで実現する場合は、シフトレジスタのシフト段数が
２″の構成が普通であることから、任意のタップ数を実
現する為には、ハード規模の増加、或いは、入出力間の
遅延増加等の問題がある。

又ランダムアクセスメモリでタップ遅延を実現する場合
は、任意数のタップを形成することが可能であり、且つ
係数の演算順序を任意に選定することができるが、デー
タをシフトさせる為に、読出し書込みを行わなければな
らず、処理量が増加する欠点がある。又アドレス制御に
より仮想的なシフトを行わせる場合は、アドレスカウン
タやシフト位置を指示するポインタ等を必要とするから
、回路規模が大きくなる欠点がある。

本発明は、簡単な構成によってディジタルフィルタのタ
ップ遅延を実現することを目的とするものである。

〔問題点を解決するための手段〕

本発明のディジタルフィルタは、第１図を参照して説明
すると、ランダムアクセスメモリ１と、アドレスレジス
タ２と、このアドレスレジスタ２の内容によるアドレス
と、その内容にフィルタのタップ数Ｎを加算した値のア
ドレスとによって、同一の入力データを前記ランダムア
クセスメモリ１に書込み、又前記アドレスレジスタ２の
内容に順次１〜Ｎの値を加算した値のアドレスで、前記
ランダムアクセスメモリ１からの読出しを行うアドレス
制御部３と、前記ランダムアクセスメモリ１から順次読
出されたデータに係数を乗算して累算して出力する演算
部４とを有するものである。

〔作用〕

順次歩進するアドレスレジスタ２の内容のアドレスＡと
、タップ数Ｎを加算したＡ＋Ｎのアドレスとによって、
ランダムアクセスメモリ１に同一の入力データを書込み
、Ａ＋１〜Ａ＋Ｎのアドレスから順次データを読出すこ
とにより、データそのものをシフトする必要がなく、単
にアドレスレジスタ２を順次歩進させるだけで、タップ
遅延を実現することができる。又演算部４は、アドレス
制御部３によってランダムアクセスメモリ１から読出さ
れたデータの位置に対応して、タップ係数を選定し、デ
ータと係数との乗算と、累算とを行うものである。

〔実施例〕

以下図面を参照して本発明の実施例について詳細に説明
する。

第２図は本発明の実施例のブロック図であり、第１図と
同一符号は同一部分を示し、１１はタップ数Ｎを格納し
たレジスタ、１２ば１〜Ｎを格納したレジスタ、１３．
１４は加算器、１５はセレクタ、１６は制御部、１７は
タップ係数を格納した係数レジスタ、１８は乗算器、１
９は加算器、２０は累算する為のレジスタである。制御
部１６はセレクタ１５を制御して、アドレスレジスタ２
と、加算器１３．１４の出力とを選択して、ランダムア
クセスメモリ１の書込アドレス又は続出アドレスとして
加えるものであり、又制御部１６はアドレスレジスタ２
の歩進を行うものである。又ランダムアクセスメモリ１
は、タップ数Ｎの２倍のアドレス領域を有するものであ
る。

入力データがランダムアクセスメモリ１に加えられると
、アドレスレジスタ２の内容がセレクタ１５により選択
されて書込アドレスとしてランダムアクセスメモリ１に
加えられる、そして、入力データの１回目の書込みが行
われると、次にセレクタ１５により加算器１３の出力、
即ち、アドレスレジスタ２の内容にタップ数Ｎを加算し
た値が選択されて書込アドレスとしてランダムアクセス
メモリ１に加えられる。従って、入力データは、ランダ
ムアクセスメモリ１の相互にＮ離れた２個所に書込まれ
る。

次に、セレクタ１５により加算器１４の出力が選択され
て、続出アドレスとしてランダムアクセスメモリ１に加
えられる。その時、制御部１６によってレジスタ１２か
ら順次１〜Ｎの値が加算器１４に加えられる。従って、
読出アドレスは、アドレスレジスタ２の内容に１〜Ｎを
順次加算したものとなる。又アドレスレジスタ２の内容
は、０〜（Ｎ−１）となるように制御部１６によって制
御される。

ランダムアクセスメモリ１から順次読出されたデータは
乗算器１８に加えられ、読出アドレスに対応した係数が
係数レジスタ１７から乗算器１８に加えられるから、デ
ータと係数との乗算が行われ、乗算結果は加算器１９に
加えられる。加算器１９にはレジスタ２０の内容が加え
られるので、レジスタ２０には累算結果がセントされ、
出力デ−タとなる。データが外部に読出されると、レジ
スタ２０はクリアされる。

レジスタ１１は、固定のタップ数Ｎをセントするもので
あるから、単純なワイヤード論理回路で構成することも
可能であり、又レジスタ１２は、１〜Ｎの数値を順次出
力できる構成で良いから、簡単なカウンタとすることも
可能である。

前述の機能は、マイクロプロセッサを用いて実現するこ
とも可能であり、乗算器１日や各加算器１３．１４．１
９は、マイクロプロセッサの演算機能で実現することが
できる。

第３図は本発明の実施例の動作説明図であり、タップ数
Ｎ＝５とした場合を示すものである。時刻ｔＱに於いて
、アドレスレジスタ２の内容がＯであると、入力データ
の０は、ランダムアクセスメモリ１の０番地と（０＋Ｎ
）＝５５番地に書込まれる。そして、読出アドレスは、
アドレスレジスタ２の内容に１〜Ｎを加算した値となる
ものであるから、１〜５番地のデータ（−４，−３，−
２、−１，Ｏ）が順次読出される。各番地の読出（８〉順序は任意で良いものであり、続出アドレスに対応した
係数が、係数レジスタ１７から乗算器１８に加えられて
続出データと乗算され、加算器１９による累算結果がレ
ジスタ２０にセットされて、出力データとなる。

１〜５番地の読出動作が終了した後の時刻ｔ１では、ア
ドレスレジスタ２の内容は、制御部１６によって＋１さ
れ、その時刻ｔ１の入力データの１は、ランダムアクセ
スメモリ１の１番地と６番地とに書込まれる。そして、
２〜６番地のデータが順次読出されて、係数との乗算と
その乗算結果の累算とが行われる。

時刻ｔ２に於いては、アドレスレジスタ２の内容は＋１
されて２となり、ランダムアクセスメモリ１の２番地と
７番地とに入力データが書込まれ、３〜７番地からデー
タが読出され、時刻ｔ３に於いては、アドレスレジスタ
２の内容は３となり、ランダムアクセスメモリ１の３番
地と８番地とに入力データが書込まれ、４〜８番地から
データが読出され、時刻ｔ４に於いては、アドレスレジ
スタ２の内容は４となり、ランダムアクセスメモリ１の
４番地と９番地とに入力データが書込まれ、５〜９番地
からデータが読出される。

そして、時刻ｔ５となると、アドレスレジスタ２の内容
は＋１されて、最初の０となる。即ち、アドレスレジス
タ２は、前述のように、０〜（Ｎ−１）の巡回内容とな
るように時刻毎に歩進制御されるものであり、この実施
例の場合は、０〜４の巡回内容となる。従って、時刻ｔ
５に於いては、ランダムアクセスメモリ１の０番地と５
番地とに入力データの５が書込まれる。そして、１〜５
番地からデータが読出される。この時、１〜５番地には
、時刻ｔ１〜ｔ５に書込まれたデータ（１、２，３，４
，５）が存在するから、６〜９番地と０番地とから読出
すような不連続な続出アドレスを用いる必要がなくなる
。

以下同様にして、時刻ｔ１４では、アドレスレジスタ２
の内容が４となり、ランダムアクセスメモリ１の４番地
と９番地とに入力データの１４が書込まれ、５〜９番地
からデータ（１’０．１１゜１２．１３．１４）の読出
しが行われる。そして、時刻ｔ１５になると、アドレス
レジスタ２の内容は０に戻り、ランダムアクセスメモリ
１の０番地と５番地とに入力データが書込まれ、１〜５
番地からデータが読出されることになる。

従って、ランダムアクセスメモリ１に同一データを２−
個所に書込むことにより、データの続出。

書込動作によるシフトの必要がないと共に、簡単なアド
レス制御で仮想的データシフトにより、タップ遅延を実
現することができる。

〔発明の効果〕

以上説明したように、本発明は、アドレスレジスタ２の
内容とそれにフィルタのタップ数Ｎを加算した値とを書
込アドレスとして、ランダムアクセスメモリ１に同一の
入力データを書込み、そのアドレスレジスタ２の内容に
１〜Ｎを加算した値を続出アドレスとして、ランダムア
クセスメモリ１からデータを順次読出し、係数の乗算と
累算との演算を演算部４で行うものであり、アドレスレ
ジスタ２の内容を順次θ〜（Ｎ−１）の巡回歩進制御を
行うだけで、１〜Ｎは予め設定された数であるから、簡
単なアドレス制御でタップ遅延を実現することが可能と
なるものである。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図は本発明の実
施例のブロック図、第３図は本発明の実施例の動作説明
図、第４図は従来例のブロック図である。

Claims

【特許請求の範囲】ランダムアクセスメモリ（１）と、順次歩進するアドレスレジスタ（２）の内容による前記
ランダムアクセスメモリ（１）のアドレスと、前記内容
にフィルタのタップ数Ｎを加算した値の前記ランダムア
クセスメモリ（１）のアドレスとに同一の入力データを
書込み、且つ前記アドレスレジスタ（２）の内容に１〜
Ｎの値を順次加算した値の前記ランダムアクセスメモリ
（１）のアドレスからデータを順次読出す制御を行うア
ドレス制御部（３）と、前記ランダムアクセスメモリ（１）から順次読出された
データに係数を乗算して累算する演算部（４）とを備え
たことを特徴とするディジタルフィルタ。