JPS642290B2 - - Google Patents
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- JPS642290B2 JPS642290B2 JP11184181A JP11184181A JPS642290B2 JP S642290 B2 JPS642290 B2 JP S642290B2 JP 11184181 A JP11184181 A JP 11184181A JP 11184181 A JP11184181 A JP 11184181A JP S642290 B2 JPS642290 B2 JP S642290B2
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- 101150046378 RAM1 gene Proteins 0.000 description 28
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 28
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
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- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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- General Engineering & Computer Science (AREA)
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Description
本発明はデイジタル信号の演算処理速度の向上
を計ることを目的としたデイジタル信号処理回路
に関するものである。 デイジタルフイルタ等のデイジタル信号の演算
処理を行なう場合、変数データをランダム・アク
セス・メモリ（RAM）に、固定データをリー
ド・オンリー・メモリ（ROM）にそれぞれ記憶
し、これらRAM，ROMからそれぞれが指定さ
れたアドレスに対応したデータを読み出し演算器
で処理することと、RAMの指定されたアドレス
に演算器の演算結果あるいは新しい入力データあ
るいはRAMの他のアドレスに記憶されているデ
ータを書き込むことを順次行ない演算処理を実行
する方法が用いられている。 例えば、非巡回型デイジタルを実現する場合に
ついて述べる。Ｎ次の非巡回型デイジタルフイル
タは一般に次の形であらわされる。 yo＝N 〓i=0 aixo-i ……(1) ここで、xo-iはｉ番目前にサンプリングされた
フイルタの入力信号、aiはフイルタの係数、yoは
フイルタの出力信号をあらわしている。 フイルタの入力信号系列はRAMに、フイルタ
の係数はROMにそれぞれ記憶される。今、xo-i
（ｉ＝１〜Ｎ）はRAMのｉ番地に、ai（ｉ＝０〜
Ｎ）はROMのｉ番地にそれぞれ記憶されている
とすると、Ｎ次の非巡回型デイジタルフイルタは
以下の操作で実現出来る。 RAMおよびROMのＮ番地よりデータxo-Nと
aNとを読み出し、演算器で乗算し、これを演算器
の演算結果と記憶する。そして、RAMのＮ番地
にRAMのN-1番地に記憶されているデータ
（xo-N+1）を書き込む。次に、RAMおよびROM
のN-1番地よりデータxo-N+1をaN-1とを読み出し、
演算器で乗算し、乗算結果と前の演算結果とを加
算し、これを演算器の新しい演算結果として記憶
する。そして、RAMのN-1番地にRAMのN-2番
地に記憶されているデータ（xo-N+2）を書き込
む。以下同様に、上記と同じ操作であるRAMお
よびROMからのデータの読み出し、演算器での
乗算と加算およびRAMへのデータの書き込み
を、RAMとROMのN-2番地から２番地までのデ
ータおよびRAMのN-2番地から２番地までに対
して順次行なう。次にRAMおよびROMの１番
地よりデータxo-1とa1とを読み出し、演算器で乗
算し、乗算結果と前の演算結果とを加算し、これ
を演算器の新しい演算結果として記憶する。そし
て、RAMの１番地に今回サンプリングされた新
しい入力データであるxoを書き込む。最後に、
RAMの１番地からデータxoを、ROMの０番地
からデータa0をそれぞれ読み出し、演算器で乗算
し、乗算結果と前の演算結果とを加算し、この加
算結果を出力する。以上の操作を各サンプリング
ごとに繰り返し行なうと、(1)式であらわされたＮ
次の非巡回型デイジタルフイルタが実現出来る。 従来、上記のようなデイジタル信号の演算処理
を行なうデイジタル信号処理回路において、
RAMからのデータの読み出しおよびRAMへの
データの書き込みは、演算器側から読み出し命令
および書き込み命令とを演算サイクルに同期して
出力することにより行なわれている。このため
に、RAMへのデータの書き込み期間中はRAM
からのデータを読み出すことが出来ない。従つて
データの書き込み期間、演算器は演算処理出来ず
に待機している状態が多くなり、演算器の使用効
率が悪く演算処理に要する時間が長くなる欠点が
ある。 本発明の目的は、RAMに対してはアクセスす
るアドレスと書き込むデータを与え、演算器の演
算サイクルの前半でRAMのデータを読み出し、
演算サイクルの後半でRAMの同じアドレスにデ
ータを書き込むことにより、演算器の使用効率を
良くし、演算処理速度の向上を計つたデイジタル
信号処理回路を提供することである。 以下本発明を詳細に説明する。第１図は本発明
のデイジタル信号処理回路の一実施例を示すブロ
ツク図で、第２図は第１図で示された一実施例の
各部動作を示すタイムチヤートである。第１図に
おいて、１はランダム・アクセス・メモリ
（RAM）で、変数データを記憶する。２はレジ
スタで、RAM１から読み出されたデータを保持
する。３はレジスタで、レジスタ２から転送され
たデータを保持する。４はリード・オンリー・メ
モリ（ROM）で、固定データを記憶する。５は
レジスタで、ROM４から読み出されたデータを
保持する。６は演算器、７はレジスタで、演算器
６はレジスタ３、レジスタ５、レジスタ７からデ
ータをとりこみ演算処理し、レジスタ７は演算器
６の演算結果を保持する。８は切替器で、RAM
１へ書き込むデータを選択する。９は命令発生器
で、演算処理を行なうための命令を記憶してい
る。１０はデータの入力端子、１１はクロツクの
入力端子、１２はデータの出力端子である。 上記構成において、入力端子１１には周期が一
定である第２図ａのクロツクが与えられる。命令
発生器９はこのクロツクに同期して記憶している
命令を順次読み出し、演算器６には演算命令を、
RAM１、ROM４にはアクセスするアドレスを、
切替器８に対してはRAM１に書き込むデータを
選択するための切替信号をそれぞれ送出する。 第２図ｂは演算器６に対して送出される演算命
令を示しており、演算器６は第２図ａのクロツク
の周期ごとに、オペレーシヨンOPi、オペレーシ
ヨンOPi+1、オペレーシヨンOPi+2、……の動作を
順次行なう。 第２図ｃはRAM１に対して送出されるアドレ
スを示している。RAM１はki番地、ki+1番地、
ki+2番地、……の順にアクセスされる。RAM１
ではクロツクの前半は読み出しモード、クロツク
の後半は書き込みモードとして動作する。第２図
ｄはその状態を示したもので、Ｒは読み出しモー
ド、Ｗは書き込みモードをあらわしている。クロ
ツクの前半でRAM１から読み出されるデータは
レジスタ２に保持される。レジスタ２は第２図ａ
のクロツクの立下りでデータを取り込み、これを
保持する。第２図ｅはレジスタ２が保持している
データを示したもので、xi，xi+1，xi+2，……は
それぞれRAM１のki番地、ki+1番地、ki+2番地、
……から読み出されたデータを示している。レジ
スタ３は第２図ａのクロツクの立上りでレジスタ
２からのデータを取り込み、これを保持する。第
２図ｆはレジスタ３が保持しているデータを示し
たもので、レジスタ２の内容が半クロツク分遅延
し、保持されている。 第２図ｇはROM４に対して送出されるアドレ
スを示している。ROM４はli番地、li+1番地、li+2
番地、……の順にアクセスされる。ROM４から
読み出されたデータは第２図ａのクロツクの立上
りでレジスタ５へ取り込まれ、保持される。第２
図ｈはレジスタ５に保持されるデータを示したも
ので、ai，ai+1，ai+2，……はそれぞれROM４のli
番地、li+1番地、li+2番地、……から読み出された
データを示している。 演算器６はレジスタ３、レジスタ５およびレジ
スタ７からのデータ信号を命令発生器９からの演
算命令によつて演算処理する。演算処理された演
算結果は第２図ａのクロツクの立上りでレジスタ
７に取り込まれ、保持される。第２図ｉはレジス
タ７に保持されているデータを示したもので、
bi，bi+1，bi+2，……は演算器６のオペレーシヨン
OPi，OPi+1，OPi+2，……で演算された演算結果
を示している。演算器６のオペレーシヨンOPi+1
における動作は、１クロツク前にアクセスされた
RAM１、ROM４のデータxiとaiおよび演算され
た演算結果biを入力して演算処理し、演算結果
bi+1を出力することである。 RAM１において、クロツクの後半では前述し
たように書き込みモードとなり、切替器８の出力
データが書き込まれる。切替器８はレジスタ２、
レジスタ３、レジスタ７からのデータあるいは入
力端子１０から入力されるデータのうちの一つを
命令発生器９の切替命令にしたがつて選択する。 今、RAM１のki+1番地がアクセスされている
とする。レジスタ２からのデータが選択されるこ
とは、今回読み出されたデータと同じデータxi+1
を書き込むことであり、実質的にはRAM１の書
き替えを行なわないことと同等となる。レジスタ
３からのデータが選択されることは、１クロツク
前に読み出されたデータ、すなわちki番地に記憶
されていてデータxiをki+1番地に書き込むことで
ある。レジスタ７からのデータを選択すること
は、１クロツク前に演算器６で演算されたオペレ
ーシヨンOPiの演算結果biを書き込むことである。
また、入力端子１０からの入力データが選択され
ると、RAM１に新しい入力データが書き込まれ
る。 演算処理の完了したデータを各サンプリングご
とに出力端子１２から取り出すと、デイジタル信
号処理が施された信号が得られる。 次に本発明のデイジタル信号処理回路を用い
て、(1)式であらわされる非巡回型デイジタルフイ
ルタを実現する場合について述べる。 今、命令発生器９からの演算器６への演算命令
は、レジスタ３からの信号とレジスタ５からの信
号を乗算し、出力する命令（以後MUL命令と記
す）と、レジスタ３からの信号とレジスタ５から
信号を乗算した結果と、レジスタ７からの信号と
を加算し、出力する命令（以後MUA命令と記
す）と、演算を行なわない命令（以後NOP命令
と記す）があるとする。この場合の演算器６の一
構成例を第３図に示す。第３図において、１３は
レジスタ３からの入力信号、１４はレジスタ５か
らの入力信号、１５はレジスタ７からの入力信
号、１６はレジスタ７への出力信号、１７は命令
発生器９からの演算命令である。１８は乗算器
で、入力信号１３と入力信号１４とを乗算する。
１９，２０は切替回路で、２１は加算器である。
切替回路１９は、演算命令１７がMUA命令の
時、入力信号１５を、AUL命令およびNOP命令
の時、零を加算器２１に出力する。切替回路２０
は、演算命令１７がMUL命令およびMUA命令
の時、乗算器１８からの信号を、NOP命令の時、
零を加算器２１に出力する。加算器２１は切替回
路１９および２０からの信号を加算し、レジスタ
７へ出力信号１６を出力する。 (1)式のフイルタの次数はＮ＝10であり、その時
の係数a0，a1，……a10はROM４の０番地から順
に10番地までに記憶し、入力信号系列xo，xo-1，
……，xo-10はRAM１の０番地から順に10番地ま
でに書き込まれるとする。この10次の非巡回型デ
イジタルフイルタは表１に示す命令シーケンスを
命令発生器９に書き込み、この命令シーケンスを
実行することにより実現出来る。 表１において、演算命令は演算器６に出力され
る演算命令の種類、ROMアドレスはROM４の
アクセスされるアドレス、RAMアドレスは
RAM１のアクセスされるアドレス、切替命令は
切替器８で選択されるデータ、すなわちRAM１
に書き込まれるデータの出力源を示す。×印はア
クセスするアドレスが任意であることをあらわし
ている。 最初に、ROM４の０番地よりa0、RAM１の
０番地よりxoを読み出し、RAM１の０番地には
入力端子１０に入力されるデータを書き込む。こ
れが順序〔１〕の動作である。この動作でRAM
１の０番地より読み出されたデータXoは１サン
プル前に入力端子１０より入力されたデータであ
る。 次に、演算器６で、順序〔１〕で読み出された
データa0とxoとを乗算するとともに、ROM４の
１番地よりa1、RAM１の１番地よりxo-1を読み
出し、RAM１の１番地にはレジスタ３に保持さ
れているデータ、すなわち順序〔１〕で読み出さ
れたデータxoを書き込む。これが順序〔２〕の動
作である。 次に、演算器６で、順序〔２〕で読み出された
データa1とxo-1とを乗算し、その結果と順序
〔２〕での演算結果とを加算するとともに、
ROM４の２番地よりa2、RAM１の２番地より
xo-2を読み出し、RAM１の２番地にはレジスタ
３に保持されているデータ、すなわち順序〔２〕
で読み出されたデータxo-1を書き込む。これが順
序〔３〕の動作である。 以下、順序〔４〕から順序〔11〕までは、順序
〔３〕での動作と同様の動作を順序行なう。 順序〔12〕では、演算器６で、順序〔11〕で読
み出されたデータa10とxo-10とを乗算し、その結
果と順序〔11〕での演算結果とを加算する。ま
た、RAM１は命令の各ステツプごとに絶えず読
み出し、書き込みを行なつているので、RAM１
の内容の変更しない時は、レジスタ２に保持され
ているデータ、すなわち今回読み出されたデータ
を書き込む必要がある。 最後に、順序〔12〕で得られた演算結果を出力
端子１２から取り出す。 以上の命令シーケンスを各サンプリングごとに
繰り返し行なうと10次の非巡回型フイルタが実現
出来る。
を計ることを目的としたデイジタル信号処理回路
に関するものである。 デイジタルフイルタ等のデイジタル信号の演算
処理を行なう場合、変数データをランダム・アク
セス・メモリ（RAM）に、固定データをリー
ド・オンリー・メモリ（ROM）にそれぞれ記憶
し、これらRAM，ROMからそれぞれが指定さ
れたアドレスに対応したデータを読み出し演算器
で処理することと、RAMの指定されたアドレス
に演算器の演算結果あるいは新しい入力データあ
るいはRAMの他のアドレスに記憶されているデ
ータを書き込むことを順次行ない演算処理を実行
する方法が用いられている。 例えば、非巡回型デイジタルを実現する場合に
ついて述べる。Ｎ次の非巡回型デイジタルフイル
タは一般に次の形であらわされる。 yo＝N 〓i=0 aixo-i ……(1) ここで、xo-iはｉ番目前にサンプリングされた
フイルタの入力信号、aiはフイルタの係数、yoは
フイルタの出力信号をあらわしている。 フイルタの入力信号系列はRAMに、フイルタ
の係数はROMにそれぞれ記憶される。今、xo-i
（ｉ＝１〜Ｎ）はRAMのｉ番地に、ai（ｉ＝０〜
Ｎ）はROMのｉ番地にそれぞれ記憶されている
とすると、Ｎ次の非巡回型デイジタルフイルタは
以下の操作で実現出来る。 RAMおよびROMのＮ番地よりデータxo-Nと
aNとを読み出し、演算器で乗算し、これを演算器
の演算結果と記憶する。そして、RAMのＮ番地
にRAMのN-1番地に記憶されているデータ
（xo-N+1）を書き込む。次に、RAMおよびROM
のN-1番地よりデータxo-N+1をaN-1とを読み出し、
演算器で乗算し、乗算結果と前の演算結果とを加
算し、これを演算器の新しい演算結果として記憶
する。そして、RAMのN-1番地にRAMのN-2番
地に記憶されているデータ（xo-N+2）を書き込
む。以下同様に、上記と同じ操作であるRAMお
よびROMからのデータの読み出し、演算器での
乗算と加算およびRAMへのデータの書き込み
を、RAMとROMのN-2番地から２番地までのデ
ータおよびRAMのN-2番地から２番地までに対
して順次行なう。次にRAMおよびROMの１番
地よりデータxo-1とa1とを読み出し、演算器で乗
算し、乗算結果と前の演算結果とを加算し、これ
を演算器の新しい演算結果として記憶する。そし
て、RAMの１番地に今回サンプリングされた新
しい入力データであるxoを書き込む。最後に、
RAMの１番地からデータxoを、ROMの０番地
からデータa0をそれぞれ読み出し、演算器で乗算
し、乗算結果と前の演算結果とを加算し、この加
算結果を出力する。以上の操作を各サンプリング
ごとに繰り返し行なうと、(1)式であらわされたＮ
次の非巡回型デイジタルフイルタが実現出来る。 従来、上記のようなデイジタル信号の演算処理
を行なうデイジタル信号処理回路において、
RAMからのデータの読み出しおよびRAMへの
データの書き込みは、演算器側から読み出し命令
および書き込み命令とを演算サイクルに同期して
出力することにより行なわれている。このため
に、RAMへのデータの書き込み期間中はRAM
からのデータを読み出すことが出来ない。従つて
データの書き込み期間、演算器は演算処理出来ず
に待機している状態が多くなり、演算器の使用効
率が悪く演算処理に要する時間が長くなる欠点が
ある。 本発明の目的は、RAMに対してはアクセスす
るアドレスと書き込むデータを与え、演算器の演
算サイクルの前半でRAMのデータを読み出し、
演算サイクルの後半でRAMの同じアドレスにデ
ータを書き込むことにより、演算器の使用効率を
良くし、演算処理速度の向上を計つたデイジタル
信号処理回路を提供することである。 以下本発明を詳細に説明する。第１図は本発明
のデイジタル信号処理回路の一実施例を示すブロ
ツク図で、第２図は第１図で示された一実施例の
各部動作を示すタイムチヤートである。第１図に
おいて、１はランダム・アクセス・メモリ
（RAM）で、変数データを記憶する。２はレジ
スタで、RAM１から読み出されたデータを保持
する。３はレジスタで、レジスタ２から転送され
たデータを保持する。４はリード・オンリー・メ
モリ（ROM）で、固定データを記憶する。５は
レジスタで、ROM４から読み出されたデータを
保持する。６は演算器、７はレジスタで、演算器
６はレジスタ３、レジスタ５、レジスタ７からデ
ータをとりこみ演算処理し、レジスタ７は演算器
６の演算結果を保持する。８は切替器で、RAM
１へ書き込むデータを選択する。９は命令発生器
で、演算処理を行なうための命令を記憶してい
る。１０はデータの入力端子、１１はクロツクの
入力端子、１２はデータの出力端子である。 上記構成において、入力端子１１には周期が一
定である第２図ａのクロツクが与えられる。命令
発生器９はこのクロツクに同期して記憶している
命令を順次読み出し、演算器６には演算命令を、
RAM１、ROM４にはアクセスするアドレスを、
切替器８に対してはRAM１に書き込むデータを
選択するための切替信号をそれぞれ送出する。 第２図ｂは演算器６に対して送出される演算命
令を示しており、演算器６は第２図ａのクロツク
の周期ごとに、オペレーシヨンOPi、オペレーシ
ヨンOPi+1、オペレーシヨンOPi+2、……の動作を
順次行なう。 第２図ｃはRAM１に対して送出されるアドレ
スを示している。RAM１はki番地、ki+1番地、
ki+2番地、……の順にアクセスされる。RAM１
ではクロツクの前半は読み出しモード、クロツク
の後半は書き込みモードとして動作する。第２図
ｄはその状態を示したもので、Ｒは読み出しモー
ド、Ｗは書き込みモードをあらわしている。クロ
ツクの前半でRAM１から読み出されるデータは
レジスタ２に保持される。レジスタ２は第２図ａ
のクロツクの立下りでデータを取り込み、これを
保持する。第２図ｅはレジスタ２が保持している
データを示したもので、xi，xi+1，xi+2，……は
それぞれRAM１のki番地、ki+1番地、ki+2番地、
……から読み出されたデータを示している。レジ
スタ３は第２図ａのクロツクの立上りでレジスタ
２からのデータを取り込み、これを保持する。第
２図ｆはレジスタ３が保持しているデータを示し
たもので、レジスタ２の内容が半クロツク分遅延
し、保持されている。 第２図ｇはROM４に対して送出されるアドレ
スを示している。ROM４はli番地、li+1番地、li+2
番地、……の順にアクセスされる。ROM４から
読み出されたデータは第２図ａのクロツクの立上
りでレジスタ５へ取り込まれ、保持される。第２
図ｈはレジスタ５に保持されるデータを示したも
ので、ai，ai+1，ai+2，……はそれぞれROM４のli
番地、li+1番地、li+2番地、……から読み出された
データを示している。 演算器６はレジスタ３、レジスタ５およびレジ
スタ７からのデータ信号を命令発生器９からの演
算命令によつて演算処理する。演算処理された演
算結果は第２図ａのクロツクの立上りでレジスタ
７に取り込まれ、保持される。第２図ｉはレジス
タ７に保持されているデータを示したもので、
bi，bi+1，bi+2，……は演算器６のオペレーシヨン
OPi，OPi+1，OPi+2，……で演算された演算結果
を示している。演算器６のオペレーシヨンOPi+1
における動作は、１クロツク前にアクセスされた
RAM１、ROM４のデータxiとaiおよび演算され
た演算結果biを入力して演算処理し、演算結果
bi+1を出力することである。 RAM１において、クロツクの後半では前述し
たように書き込みモードとなり、切替器８の出力
データが書き込まれる。切替器８はレジスタ２、
レジスタ３、レジスタ７からのデータあるいは入
力端子１０から入力されるデータのうちの一つを
命令発生器９の切替命令にしたがつて選択する。 今、RAM１のki+1番地がアクセスされている
とする。レジスタ２からのデータが選択されるこ
とは、今回読み出されたデータと同じデータxi+1
を書き込むことであり、実質的にはRAM１の書
き替えを行なわないことと同等となる。レジスタ
３からのデータが選択されることは、１クロツク
前に読み出されたデータ、すなわちki番地に記憶
されていてデータxiをki+1番地に書き込むことで
ある。レジスタ７からのデータを選択すること
は、１クロツク前に演算器６で演算されたオペレ
ーシヨンOPiの演算結果biを書き込むことである。
また、入力端子１０からの入力データが選択され
ると、RAM１に新しい入力データが書き込まれ
る。 演算処理の完了したデータを各サンプリングご
とに出力端子１２から取り出すと、デイジタル信
号処理が施された信号が得られる。 次に本発明のデイジタル信号処理回路を用い
て、(1)式であらわされる非巡回型デイジタルフイ
ルタを実現する場合について述べる。 今、命令発生器９からの演算器６への演算命令
は、レジスタ３からの信号とレジスタ５からの信
号を乗算し、出力する命令（以後MUL命令と記
す）と、レジスタ３からの信号とレジスタ５から
信号を乗算した結果と、レジスタ７からの信号と
を加算し、出力する命令（以後MUA命令と記
す）と、演算を行なわない命令（以後NOP命令
と記す）があるとする。この場合の演算器６の一
構成例を第３図に示す。第３図において、１３は
レジスタ３からの入力信号、１４はレジスタ５か
らの入力信号、１５はレジスタ７からの入力信
号、１６はレジスタ７への出力信号、１７は命令
発生器９からの演算命令である。１８は乗算器
で、入力信号１３と入力信号１４とを乗算する。
１９，２０は切替回路で、２１は加算器である。
切替回路１９は、演算命令１７がMUA命令の
時、入力信号１５を、AUL命令およびNOP命令
の時、零を加算器２１に出力する。切替回路２０
は、演算命令１７がMUL命令およびMUA命令
の時、乗算器１８からの信号を、NOP命令の時、
零を加算器２１に出力する。加算器２１は切替回
路１９および２０からの信号を加算し、レジスタ
７へ出力信号１６を出力する。 (1)式のフイルタの次数はＮ＝10であり、その時
の係数a0，a1，……a10はROM４の０番地から順
に10番地までに記憶し、入力信号系列xo，xo-1，
……，xo-10はRAM１の０番地から順に10番地ま
でに書き込まれるとする。この10次の非巡回型デ
イジタルフイルタは表１に示す命令シーケンスを
命令発生器９に書き込み、この命令シーケンスを
実行することにより実現出来る。 表１において、演算命令は演算器６に出力され
る演算命令の種類、ROMアドレスはROM４の
アクセスされるアドレス、RAMアドレスは
RAM１のアクセスされるアドレス、切替命令は
切替器８で選択されるデータ、すなわちRAM１
に書き込まれるデータの出力源を示す。×印はア
クセスするアドレスが任意であることをあらわし
ている。 最初に、ROM４の０番地よりa0、RAM１の
０番地よりxoを読み出し、RAM１の０番地には
入力端子１０に入力されるデータを書き込む。こ
れが順序〔１〕の動作である。この動作でRAM
１の０番地より読み出されたデータXoは１サン
プル前に入力端子１０より入力されたデータであ
る。 次に、演算器６で、順序〔１〕で読み出された
データa0とxoとを乗算するとともに、ROM４の
１番地よりa1、RAM１の１番地よりxo-1を読み
出し、RAM１の１番地にはレジスタ３に保持さ
れているデータ、すなわち順序〔１〕で読み出さ
れたデータxoを書き込む。これが順序〔２〕の動
作である。 次に、演算器６で、順序〔２〕で読み出された
データa1とxo-1とを乗算し、その結果と順序
〔２〕での演算結果とを加算するとともに、
ROM４の２番地よりa2、RAM１の２番地より
xo-2を読み出し、RAM１の２番地にはレジスタ
３に保持されているデータ、すなわち順序〔２〕
で読み出されたデータxo-1を書き込む。これが順
序〔３〕の動作である。 以下、順序〔４〕から順序〔11〕までは、順序
〔３〕での動作と同様の動作を順序行なう。 順序〔12〕では、演算器６で、順序〔11〕で読
み出されたデータa10とxo-10とを乗算し、その結
果と順序〔11〕での演算結果とを加算する。ま
た、RAM１は命令の各ステツプごとに絶えず読
み出し、書き込みを行なつているので、RAM１
の内容の変更しない時は、レジスタ２に保持され
ているデータ、すなわち今回読み出されたデータ
を書き込む必要がある。 最後に、順序〔12〕で得られた演算結果を出力
端子１２から取り出す。 以上の命令シーケンスを各サンプリングごとに
繰り返し行なうと10次の非巡回型フイルタが実現
出来る。
【表】
【表】
次に、伝達関数Ｈ（Ｚ）が次の(2)式であらわれ
る巡回型デイジタルフイルタを実現する場合につ
いて述べる。 今、フイルタの次数がＮ＝４であるとすると、
この４次の巡回型デイジタルフイルタは、例えば
第４図に示す構成によつて実現出来る。第４図に
おいて、２２〜３０は乗算器、３１，３２は加算
器、３３〜３６は遅延メモリである。また、ｐ，
q1〜q4，r1〜r4は乗算器２２〜３０の乗算結果
を、w1〜w4は遅延メモリ３３〜３６の内容をxo
は入力信号、yoは出力信号をそれぞれあらわして
いる。 本発明のデイジタル信号処理回路によつて、こ
の４次の巡回型デイジタルフイルタを実現する場
合は、第４図に示したフイルタが行なう動作と同
じ動作を行なうように命令発生器９に命令シーケ
ンスを書き込み、この命令シーケンスを実行すれ
ばよい。 フイルタの係数ｋ，a1〜a4，b1〜b4はそれぞれ
ROM４の０番地から順番に８番地に記憶し、遅
延メモリ（第４図の３３〜３６）として、RAM
１の１番地から順番に４番地までを使用し、ま
た、入力信号を一時記憶するのにRAM１の０番
地を使用するとする。また、命令発生器９からの
演算命令は前述の非巡回デイジタルフイルタの場
合と同様に、MUL命令、MUA命令、NOP命令
とがあるとすると、４次の巡回型デイジタルフイ
ルタを実現する命令シーケンスは表２のごとくに
なる。
る巡回型デイジタルフイルタを実現する場合につ
いて述べる。 今、フイルタの次数がＮ＝４であるとすると、
この４次の巡回型デイジタルフイルタは、例えば
第４図に示す構成によつて実現出来る。第４図に
おいて、２２〜３０は乗算器、３１，３２は加算
器、３３〜３６は遅延メモリである。また、ｐ，
q1〜q4，r1〜r4は乗算器２２〜３０の乗算結果
を、w1〜w4は遅延メモリ３３〜３６の内容をxo
は入力信号、yoは出力信号をそれぞれあらわして
いる。 本発明のデイジタル信号処理回路によつて、こ
の４次の巡回型デイジタルフイルタを実現する場
合は、第４図に示したフイルタが行なう動作と同
じ動作を行なうように命令発生器９に命令シーケ
ンスを書き込み、この命令シーケンスを実行すれ
ばよい。 フイルタの係数ｋ，a1〜a4，b1〜b4はそれぞれ
ROM４の０番地から順番に８番地に記憶し、遅
延メモリ（第４図の３３〜３６）として、RAM
１の１番地から順番に４番地までを使用し、ま
た、入力信号を一時記憶するのにRAM１の０番
地を使用するとする。また、命令発生器９からの
演算命令は前述の非巡回デイジタルフイルタの場
合と同様に、MUL命令、MUA命令、NOP命令
とがあるとすると、４次の巡回型デイジタルフイ
ルタを実現する命令シーケンスは表２のごとくに
なる。
【表】
【表】
最初に、ROM４の０番地よりｋ、RAM１の
０番地よりxoをそれぞれ読み出し、RAM１の０
番地には入力端子１０に入力されるデータを書き
込む。これが順序〔１〕の動作である。この動作
でRAM１の０番地より読み出されたXoは１サン
プル前に入力端子１０より入力されたデータであ
る。 次に、演算器６で、順序〔１〕で読み出された
データｋとxoとを乗算するとともに、ROM４の
５番地からb1、RAM１の１番地からw1を読み出
し、RAM１の１番地にはレジスタ２に保持され
ているデータ、すなわち今回読み出されたデータ
w1を書き込む。これが順序〔２〕の動作である。 次に、演算器６で、順序〔２〕で読み出された
データb1とw1とを乗算し、その結果と順序〔２〕
での演算結果とを加算するとともに、ROM４の
６番地よりb2、RAM１の２番地よりw2を読み出
し、RAM１の２番地にはレジスタ２に保持され
ているデータ、すなわち今回読み出されたデータ
w2を書き込む。これが順序〔３〕の動作である。 以下、順序〔４〕、順序〔５〕では、順序〔３〕
での動作と同様の動作を行なう。 次に、演算器６で、順序〔５〕で読み出された
データb3とw3とを乗算し、その結果と順序〔５〕
での演算結果とを加算するとともに、ROM４の
４番地からa4、RAM１の４番地からw4を読み出
し、RAM１の４番地にはレジスタ３に保持され
ているデータ、すなわち順序〔５〕で読み出され
たデータw3を書き込む。これが順序〔６〕の動
作である。 次に、演算器６で、順序〔６〕で読み出された
データa4とw4とを乗算し、その結果と順序〔６〕
での演算結果とを加算するとともに、ROM４の
１番地よりa1、RAM１の１番地よりw1を読み出
し、RAM１の１番地にはレジスタ７に保持され
ているデータ、すなわち順序〔６〕で演算結果Ｐ
＋4 〓i=1 qiを書き込む。これが順序〔７〕の動作であ
る。 以下、順序〔８〕、順序
０番地よりxoをそれぞれ読み出し、RAM１の０
番地には入力端子１０に入力されるデータを書き
込む。これが順序〔１〕の動作である。この動作
でRAM１の０番地より読み出されたXoは１サン
プル前に入力端子１０より入力されたデータであ
る。 次に、演算器６で、順序〔１〕で読み出された
データｋとxoとを乗算するとともに、ROM４の
５番地からb1、RAM１の１番地からw1を読み出
し、RAM１の１番地にはレジスタ２に保持され
ているデータ、すなわち今回読み出されたデータ
w1を書き込む。これが順序〔２〕の動作である。 次に、演算器６で、順序〔２〕で読み出された
データb1とw1とを乗算し、その結果と順序〔２〕
での演算結果とを加算するとともに、ROM４の
６番地よりb2、RAM１の２番地よりw2を読み出
し、RAM１の２番地にはレジスタ２に保持され
ているデータ、すなわち今回読み出されたデータ
w2を書き込む。これが順序〔３〕の動作である。 以下、順序〔４〕、順序〔５〕では、順序〔３〕
での動作と同様の動作を行なう。 次に、演算器６で、順序〔５〕で読み出された
データb3とw3とを乗算し、その結果と順序〔５〕
での演算結果とを加算するとともに、ROM４の
４番地からa4、RAM１の４番地からw4を読み出
し、RAM１の４番地にはレジスタ３に保持され
ているデータ、すなわち順序〔５〕で読み出され
たデータw3を書き込む。これが順序〔６〕の動
作である。 次に、演算器６で、順序〔６〕で読み出された
データa4とw4とを乗算し、その結果と順序〔６〕
での演算結果とを加算するとともに、ROM４の
１番地よりa1、RAM１の１番地よりw1を読み出
し、RAM１の１番地にはレジスタ７に保持され
ているデータ、すなわち順序〔６〕で演算結果Ｐ
＋4 〓i=1 qiを書き込む。これが順序〔７〕の動作であ
る。 以下、順序〔８〕、順序
〔９〕では、前述した
順序〔６〕での動作と同様の動作を行なう。 順序〔10〕では、演算器６で、順序
順序〔６〕での動作と同様の動作を行なう。 順序〔10〕では、演算器６で、順序
〔９〕で読
み出されたデータa3とw3とを乗算し、その結果
と順序
み出されたデータa3とw3とを乗算し、その結果
と順序
〔９〕での演算結果とを加算する。また、
RAM１は命令の各ステツプごとに絶えず読み出
し、書き込みを行なつているので、RAM１の内
容を変更しない時は、レジスタ２に保持されてい
るデータ、すなわち今回読み出されたデータを書
き込む必要がある。 最後に、順序〔10〕で得られた演算結果を出力
端子１２から取り出す。 以上の命令シーケンスを各サンプリングごとに
繰り返し行なうと４次の巡回型フイルタが実現出
来る。 以上説明したように本発明によれば、RAMは
演算器の演算サイクルに同期して、アクセスする
アドレスが与えられ、演算サイクルの前半でデー
タの読み出し、演算サイクルの後半でデータの書
き込みを行なつているため、演算器は演算サイク
ルに同期してRAMからデータが得られ、効率の
良い使用が可能となり、演算処理速度が向上した
デイジタル信号処理回路が得られる。 従つて本発明のデイジタル信号処理回路を用い
てデイジタル演算処理を行なう場合、演算処理に
要する時間が短縮されているため、サンプリング
周波数を高くすることが可能となる。また、フイ
ルタや変復調器等を構成する場合、演算処理能力
が増大しているので、フイルタの次数を上げるこ
と等により特性の良いフイルタや変復調器等が実
現可能となる。
RAM１は命令の各ステツプごとに絶えず読み出
し、書き込みを行なつているので、RAM１の内
容を変更しない時は、レジスタ２に保持されてい
るデータ、すなわち今回読み出されたデータを書
き込む必要がある。 最後に、順序〔10〕で得られた演算結果を出力
端子１２から取り出す。 以上の命令シーケンスを各サンプリングごとに
繰り返し行なうと４次の巡回型フイルタが実現出
来る。 以上説明したように本発明によれば、RAMは
演算器の演算サイクルに同期して、アクセスする
アドレスが与えられ、演算サイクルの前半でデー
タの読み出し、演算サイクルの後半でデータの書
き込みを行なつているため、演算器は演算サイク
ルに同期してRAMからデータが得られ、効率の
良い使用が可能となり、演算処理速度が向上した
デイジタル信号処理回路が得られる。 従つて本発明のデイジタル信号処理回路を用い
てデイジタル演算処理を行なう場合、演算処理に
要する時間が短縮されているため、サンプリング
周波数を高くすることが可能となる。また、フイ
ルタや変復調器等を構成する場合、演算処理能力
が増大しているので、フイルタの次数を上げるこ
と等により特性の良いフイルタや変復調器等が実
現可能となる。
第１図は本発明の一実施例におけるデイジタル
信号処理回路のブロツク図、第２図はその動作を
示すタイムチヤート、第３図は演算器の一構成例
を示すブロツク図、第４図は４次の巡回型フイル
タのブロツク構成図である。 １……RAM、２，３，５，７……レジスタ、
４……ROM、６……演算器、８……切替器、９
……命令発生器、１０……データ入力端子、１１
……クロツク入力端子、１２……データ出力端
子。
信号処理回路のブロツク図、第２図はその動作を
示すタイムチヤート、第３図は演算器の一構成例
を示すブロツク図、第４図は４次の巡回型フイル
タのブロツク構成図である。 １……RAM、２，３，５，７……レジスタ、
４……ROM、６……演算器、８……切替器、９
……命令発生器、１０……データ入力端子、１１
……クロツク入力端子、１２……データ出力端
子。
Claims (1)
- １ 指定されたアドレスに応じてデータの読み出
しと書き込みを行なうランダム・アクセス・メモ
リと、このランダム・アクセス・メモリの読み出
し信号を記憶する第１のレジスタと、この第１の
レジスタの出力信号を記憶する第２のレジスタ
と、この第２のレジスタの出力信号をデイジタル
演算処理する演算器と、この演算器の出力信号を
記憶する第３のレジスタと、前記第１および第２
および第３のレジスタの出力信号と他の新しいデ
ータのうちいずれか一つの信号を選択して前記ラ
ンダム・アクセス・メモリへの入力信号とする切
替器とを有し、前記演算器の演算サイクルの前半
においては前記ランダム・アクセス・メモリから
データを読み出し前記第１のレジスタへ与え、演
算サイクルの後半においては演算サイクル前半で
読み出しアクセスされた前記ランダム・アクセ
ス・メモリのアドレス位置に前記切替器の出力信
号を書き込み、この書き込み完了後は前記第１の
レジスタの内容を第２のレジスタに転送すること
を特徴とするデイジタル信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11184181A JPS5813012A (ja) | 1981-07-16 | 1981-07-16 | ディジタル信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11184181A JPS5813012A (ja) | 1981-07-16 | 1981-07-16 | ディジタル信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5813012A JPS5813012A (ja) | 1983-01-25 |
| JPS642290B2 true JPS642290B2 (ja) | 1989-01-17 |
Family
ID=14571506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11184181A Granted JPS5813012A (ja) | 1981-07-16 | 1981-07-16 | ディジタル信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5813012A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2501186B2 (ja) * | 1985-07-04 | 1996-05-29 | 日本電気株式会社 | デイジタル信号処理方法およびその装置 |
| JPS6469115A (en) * | 1987-09-10 | 1989-03-15 | Anritsu Corp | Digital signal processing circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5453848A (en) * | 1977-10-05 | 1979-04-27 | Nec Corp | Delay circuit of digital filter |
-
1981
- 1981-07-16 JP JP11184181A patent/JPS5813012A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5813012A (ja) | 1983-01-25 |
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