JPH031700B2 - - Google Patents
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- JPH031700B2 JPH031700B2 JP14148285A JP14148285A JPH031700B2 JP H031700 B2 JPH031700 B2 JP H031700B2 JP 14148285 A JP14148285 A JP 14148285A JP 14148285 A JP14148285 A JP 14148285A JP H031700 B2 JPH031700 B2 JP H031700B2
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- Japan
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- 238000009825 accumulation Methods 0.000 claims description 12
- 230000001186 cumulative effect Effects 0.000 claims description 2
- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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- Complex Calculations (AREA)
Description
〔発明の属する分野〕
本発明は乗算器と加減算器を用いてデジタル信
号を高速に処理する乗算累積回路に関する。 〔従来技術とその問題点〕 乗算累積回路は、o 〓i=0 Xi×―YiおよびＦ＝Ａ×―Ｂ
±Ｃなど主に行列演算やベクトル演算に代表され
る数式の実行を必要とする情報処理装置、医療機
器での高速フーリエ変換（FFT）やデジタルフ
イルタ処理に応用されている。 この種従来の乗算累積回路としては、２つの演
算データの乗算を行う乗算器と、この乗算器の出
力の累積を行い、外部に出力する加減算器とで演
算処理するものが知られている。 かかる従来の乗算累積回路の一例を第３図に示
し、その動作を第４図の動作タイムチヤートを参
照して説明する。ここでは、演算処理として２次
方程式（Ｙ＝AX2＋BX＋Ｃ）を一例にあげる。 ここで、１は制御端子、２および３は入力端
子、４は出力端子、５はスキヤン回路、６はプロ
グラムメモリ、７および８は入力レジスタ、９は
０レジスタ、１０は選択回路、１１は乗算器、１
２は加減算器、１３は出力レジスタである。 まず、演算に先立つて、２つの入力レジスタ
７，８には外部（図示しないが、例えばホストプ
ロセツサ）よりそれぞれの入力端子２，３を経由
して同じ数の変数値と定数値が入力される。次に
外部より入力端子１を経由して演算指令信号ａが
入力されると、スキヤン回路５は予め演算シーケ
ンスが組み入れられたプログラムメモリ６の内容
C1〜C5を読み出して、演算処理を進める。この
演算処理の行程は、乗算器１１では、入力レジス
タ７，８の変数値と定数値の乗算、加減算器１２
では乗算器１１の出力ｄと選択回路１０で選択し
た０レジスタ９あるいは加減算器１２の出力ｅと
の加減算をそれぞれ並行して数式が完了するまで
ある回数繰り返し、演算結果ｆを出力レジスタ１
３を経由して、出力端子４へ出力して完結する。
第１表に２次方程式の演算処理の行程を示す。
号を高速に処理する乗算累積回路に関する。 〔従来技術とその問題点〕 乗算累積回路は、o 〓i=0 Xi×―YiおよびＦ＝Ａ×―Ｂ
±Ｃなど主に行列演算やベクトル演算に代表され
る数式の実行を必要とする情報処理装置、医療機
器での高速フーリエ変換（FFT）やデジタルフ
イルタ処理に応用されている。 この種従来の乗算累積回路としては、２つの演
算データの乗算を行う乗算器と、この乗算器の出
力の累積を行い、外部に出力する加減算器とで演
算処理するものが知られている。 かかる従来の乗算累積回路の一例を第３図に示
し、その動作を第４図の動作タイムチヤートを参
照して説明する。ここでは、演算処理として２次
方程式（Ｙ＝AX2＋BX＋Ｃ）を一例にあげる。 ここで、１は制御端子、２および３は入力端
子、４は出力端子、５はスキヤン回路、６はプロ
グラムメモリ、７および８は入力レジスタ、９は
０レジスタ、１０は選択回路、１１は乗算器、１
２は加減算器、１３は出力レジスタである。 まず、演算に先立つて、２つの入力レジスタ
７，８には外部（図示しないが、例えばホストプ
ロセツサ）よりそれぞれの入力端子２，３を経由
して同じ数の変数値と定数値が入力される。次に
外部より入力端子１を経由して演算指令信号ａが
入力されると、スキヤン回路５は予め演算シーケ
ンスが組み入れられたプログラムメモリ６の内容
C1〜C5を読み出して、演算処理を進める。この
演算処理の行程は、乗算器１１では、入力レジス
タ７，８の変数値と定数値の乗算、加減算器１２
では乗算器１１の出力ｄと選択回路１０で選択し
た０レジスタ９あるいは加減算器１２の出力ｅと
の加減算をそれぞれ並行して数式が完了するまで
ある回数繰り返し、演算結果ｆを出力レジスタ１
３を経由して、出力端子４へ出力して完結する。
第１表に２次方程式の演算処理の行程を示す。
そこで、本発明の目的は、上述した欠点を除去
し、演算時間を短縮することができる乗算累積回
路を提供することにある。 〔発明の要点〕 かかる目的を達成するために、本発明は２つの
入力レジスタと、その一方の入力レジスタの出力
を受ける補助レジスタとによつて演算入力データ
を記憶させるようにし、この補助レジスタに累積
の初期値を記憶させることによつて演算時間を短
縮させる。 〔発明の実施例〕 以下に図面を参照して本発明を詳細に説明す
る。 本発明の一実施例を第１図に示し、その動作タ
イムチヤートを第２図に示す。 ここで、第３図と同様の個所には同一符号を付
してその説明は省略する。本発明では、一方の入
力レジスタ８の出力を補助レジスタ１４に供給
し、最初に入力された累積の初期値を格納する。
補助レジスタ１４の出力を選択回路１０に供給す
る。 プログラムメモリ６からの制御信号C1〜C5を、
それぞれ、入力レジスタ７と８、選択回路１０、
乗算器１１、加減算器１２、出力レジスタ１３に
供給する。 つぎに、演算処理の一例として、２次方程式
（Ｙ＝AX2＋BX＋Ｃ）を例にあげて第１図の乗
算累積回路の動作を説明する。 まず、演算に先だつて、数式に従い整列された
演算データは外部、例えばホストプロセツサ（図
示せず）から入力端子２を経由して入力レジスタ
７に２つの変数値X2およびＸを供給し、入力端
子３を経由して入力レジスタ８と補助レジスタ１
４に供給し、これらレジスタ８および１４に合計
で３つの定数値ＡとＢおよびＣを格納する。この
入力操作により、入力レジスタ８には後より入力
された２つの定数値ＡおよびＢが保持されて、最
初に入力された累積の初期値Ｃが補助レジスタ１
４に記憶される。 次に、外部より、制御端子１を経由して、第２
図に示すような演算指令信号ａが入力されると、
スキヤン回路５は、第２図に示すスキヤン信号ｂ
のタイミングで、予め演算シーケンスが組み込ま
れたプログラムメモリ６の内容C1〜C5を読み出
して、演算処理を進め、補助レジスタ１４は記憶
の更新を中止する。この演算処理の行程は、第２
図に示すように、乗算器１１では入力レジスタ
７，８の変数値X2，Ｘと定数値Ａ，Ｂとの乗算
AX2，BX、加減算器１２では乗算器１１の出力
ｄと選択回路１０で選択した補助レジスタ１４
（最初の演算時のみ選ばれる）あるいは加減算器
１２の出力ｅとの加減算をそれぞれに並行し、数
式が完了するまで、ある回数繰り返す。加減算器
１２からの演算結果ｆを出力レジスタ１３を経由
し、出力端子４へ出力して演算を完結する。第２
表に２次方程式の演算処理の行程を示す。
し、演算時間を短縮することができる乗算累積回
路を提供することにある。 〔発明の要点〕 かかる目的を達成するために、本発明は２つの
入力レジスタと、その一方の入力レジスタの出力
を受ける補助レジスタとによつて演算入力データ
を記憶させるようにし、この補助レジスタに累積
の初期値を記憶させることによつて演算時間を短
縮させる。 〔発明の実施例〕 以下に図面を参照して本発明を詳細に説明す
る。 本発明の一実施例を第１図に示し、その動作タ
イムチヤートを第２図に示す。 ここで、第３図と同様の個所には同一符号を付
してその説明は省略する。本発明では、一方の入
力レジスタ８の出力を補助レジスタ１４に供給
し、最初に入力された累積の初期値を格納する。
補助レジスタ１４の出力を選択回路１０に供給す
る。 プログラムメモリ６からの制御信号C1〜C5を、
それぞれ、入力レジスタ７と８、選択回路１０、
乗算器１１、加減算器１２、出力レジスタ１３に
供給する。 つぎに、演算処理の一例として、２次方程式
（Ｙ＝AX2＋BX＋Ｃ）を例にあげて第１図の乗
算累積回路の動作を説明する。 まず、演算に先だつて、数式に従い整列された
演算データは外部、例えばホストプロセツサ（図
示せず）から入力端子２を経由して入力レジスタ
７に２つの変数値X2およびＸを供給し、入力端
子３を経由して入力レジスタ８と補助レジスタ１
４に供給し、これらレジスタ８および１４に合計
で３つの定数値ＡとＢおよびＣを格納する。この
入力操作により、入力レジスタ８には後より入力
された２つの定数値ＡおよびＢが保持されて、最
初に入力された累積の初期値Ｃが補助レジスタ１
４に記憶される。 次に、外部より、制御端子１を経由して、第２
図に示すような演算指令信号ａが入力されると、
スキヤン回路５は、第２図に示すスキヤン信号ｂ
のタイミングで、予め演算シーケンスが組み込ま
れたプログラムメモリ６の内容C1〜C5を読み出
して、演算処理を進め、補助レジスタ１４は記憶
の更新を中止する。この演算処理の行程は、第２
図に示すように、乗算器１１では入力レジスタ
７，８の変数値X2，Ｘと定数値Ａ，Ｂとの乗算
AX2，BX、加減算器１２では乗算器１１の出力
ｄと選択回路１０で選択した補助レジスタ１４
（最初の演算時のみ選ばれる）あるいは加減算器
１２の出力ｅとの加減算をそれぞれに並行し、数
式が完了するまで、ある回数繰り返す。加減算器
１２からの演算結果ｆを出力レジスタ１３を経由
し、出力端子４へ出力して演算を完結する。第２
表に２次方程式の演算処理の行程を示す。
以上から明らかなように、本発明によれば、２
つの入力レジスタと、その一方の入力レジスタの
出力を受ける補助レジスタとによつて演算入力デ
ータを記憶するため、累積の初期値を演算で求め
る必要がなくなり、以て演算時間を短縮できる効
果がある。
つの入力レジスタと、その一方の入力レジスタの
出力を受ける補助レジスタとによつて演算入力デ
ータを記憶するため、累積の初期値を演算で求め
る必要がなくなり、以て演算時間を短縮できる効
果がある。
第１図は本発明の一実施例を示すブロツク図、
第２図は第１図示の実施例の動作タイムチヤート
図、第３図は従来の乗算累積回路の一例を示すブ
ロツク図、第４図は従来の乗算累積回路の動作タ
イムチヤート図である。 １…制御端子、２，３…入力端子、４…出力端
子、５…スキヤン回路、６…プログラムメモリ、
７，８…入力レジスタ、９…０レジスタ、１０…
選択回路、１１…乗算器、１２…加減算器、１４
…補助レジスタ。
第２図は第１図示の実施例の動作タイムチヤート
図、第３図は従来の乗算累積回路の一例を示すブ
ロツク図、第４図は従来の乗算累積回路の動作タ
イムチヤート図である。 １…制御端子、２，３…入力端子、４…出力端
子、５…スキヤン回路、６…プログラムメモリ、
７，８…入力レジスタ、９…０レジスタ、１０…
選択回路、１１…乗算器、１２…加減算器、１４
…補助レジスタ。
Claims (1)
- 【特許請求の範囲】 １ 外部から入力される演算データを乗算してか
ら累積する回路において、 前記演算データを記憶する２つの入力レジスタ
と、該２つの入力レジスタの一方の出力を記憶す
る補助レジスタとで構成された記憶回路と、 前記２つの入力レジスタの出力の乗算を行う乗
算器と、該乗算器の出力と累積値とを累積する加
減算器と、前記補助レジスタの出力と前記加減算
器の出力とのいずれかを選択する選択回路とで構
成された演算回路と、 前記記憶回路および前記演算回路を制御するプ
ログラムメモリと、該プログラムメモリの内容を
読み出すスキヤン回路とで構成された制御回路と を具えたことを特徴とする乗算累積回路。 ２ 特許請求の範囲第１項記載の乗算累積回路に
おいて、前記補助レジスタに初期の累積値を記憶
させることを特徴とする乗算累積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14148285A JPS623370A (ja) | 1985-06-29 | 1985-06-29 | 乗算累積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14148285A JPS623370A (ja) | 1985-06-29 | 1985-06-29 | 乗算累積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS623370A JPS623370A (ja) | 1987-01-09 |
| JPH031700B2 true JPH031700B2 (ja) | 1991-01-11 |
Family
ID=15292925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14148285A Granted JPS623370A (ja) | 1985-06-29 | 1985-06-29 | 乗算累積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS623370A (ja) |
-
1985
- 1985-06-29 JP JP14148285A patent/JPS623370A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS623370A (ja) | 1987-01-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |