JPS62253208A - デイジタル信号処理装置 - Google Patents
デイジタル信号処理装置Info
- Publication number
- JPS62253208A JPS62253208A JP9787387A JP9787387A JPS62253208A JP S62253208 A JPS62253208 A JP S62253208A JP 9787387 A JP9787387 A JP 9787387A JP 9787387 A JP9787387 A JP 9787387A JP S62253208 A JPS62253208 A JP S62253208A
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- Japan
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- data
- ram
- signal processing
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- multiplier
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- Pending
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- 125000004122 cyclic group Chemical group 0.000 claims abstract description 3
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000003111 delayed effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000007792 addition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、２次巡回型フィルタに適用されるディジタ
ルフィルタに関する。
ルフィルタに関する。
第１図は、従来から知られている２次巡凹型フィルタの
一例の構成を示す。第１図において、１及び２が単位遅
延量りの単位遅延素子で、３及び４が加算器で、５，６
．７．８が夫々ａｌ＋”２、ｂ、、ｂ、の係数の重み付
けを行う乗算器である。入力データをＸ、出力データを
ｙ、単位遅延演算子を２とすると、第１図に示す２次巡
回型フィルタの伝達関数Ｈ（ｚ）は下記で示される。
一例の構成を示す。第１図において、１及び２が単位遅
延量りの単位遅延素子で、３及び４が加算器で、５，６
．７．８が夫々ａｌ＋”２、ｂ、、ｂ、の係数の重み付
けを行う乗算器である。入力データをＸ、出力データを
ｙ、単位遅延演算子を２とすると、第１図に示す２次巡
回型フィルタの伝達関数Ｈ（ｚ）は下記で示される。
２個の単位遅延素子１． ２の前後のデータをＰｏ、Ｐ
、、Ｐ、とすると、出力データｙを得るのに、４回の乗
算と４回の加算と２回の遅延データＰ１、Ｐｔの更新が
必要となる。即ち Ｐ、＝ｘ−ｂ、Ｐ、−ｂ、Ｐ。
、、Ｐ、とすると、出力データｙを得るのに、４回の乗
算と４回の加算と２回の遅延データＰ１、Ｐｔの更新が
必要となる。即ち Ｐ、＝ｘ−ｂ、Ｐ、−ｂ、Ｐ。
ｙ＝ｐｏ ＋３．ｐｌ ＋ａｚ ＰｚＰ１→Ｐ２
Ｐ０→Ｐ。
上述の２次巡回型フィルタは、第２図に示すディジタル
信号処理装置によって実現することができる。第１図の
構成をそのままハードウェア化しても良いが、汎用性を
考慮して信号処理装置が用いられる。第２図において、
１１がデータメモリとしてのＲＡＭで、１２が係数が記
憶されているＲＯＭである。このＲＡＭＩＩから取り出
されたデータとＲＯＭ１２から取り出された係数とが乗
算器１３に供給され、乗算器１３の出力がＡＬＵ１４に
供給される。このＡＬＵ１４には、入力データＸの各サ
ンプルが供給され、ＡＬＵ１４の出力がアキュムレータ
Ｉ５に取り込まれる。このアキュムレータ１５の内容が
ＡＬＵ１４に供給される。
信号処理装置によって実現することができる。第１図の
構成をそのままハードウェア化しても良いが、汎用性を
考慮して信号処理装置が用いられる。第２図において、
１１がデータメモリとしてのＲＡＭで、１２が係数が記
憶されているＲＯＭである。このＲＡＭＩＩから取り出
されたデータとＲＯＭ１２から取り出された係数とが乗
算器１３に供給され、乗算器１３の出力がＡＬＵ１４に
供給される。このＡＬＵ１４には、入力データＸの各サ
ンプルが供給され、ＡＬＵ１４の出力がアキュムレータ
Ｉ５に取り込まれる。このアキュムレータ１５の内容が
ＡＬＵ１４に供給される。
更に、ＲＡＭＩＩから取り出されたデータ及びアキュム
レータ１５から取り出されたデータがマルチプレクサ１
６に供給され、マルチプレクサ１６で選択された一方の
データがレジスタ１７に貯えられる。このレジスタ１７
から取り出されたデータは、ＲＡＭＩＩに入力される。
レータ１５から取り出されたデータがマルチプレクサ１
６に供給され、マルチプレクサ１６で選択された一方の
データがレジスタ１７に貯えられる。このレジスタ１７
から取り出されたデータは、ＲＡＭＩＩに入力される。
１８は、信号処理装置の処理をマイクロプログラム制御
で行う制御部である。この制御部１８によって前述のよ
うな２次巡回型フィルタの処理を行うには、ＲＡＭ１ｌ
からの４回のデータの読み出しとＲＡＭｌ１に対する２
回のデータの書き込みが必要である。
で行う制御部である。この制御部１８によって前述のよ
うな２次巡回型フィルタの処理を行うには、ＲＡＭ１ｌ
からの４回のデータの読み出しとＲＡＭｌ１に対する２
回のデータの書き込みが必要である。
つまり、この処理をステップ毎に示すと、以下のように
なる。ＡＣＣは、アキュムレータ１５の内容であり、（
Ｒ）は、レジスタ１７の内容である。
なる。ＡＣＣは、アキュムレータ１５の内容であり、（
Ｒ）は、レジスタ１７の内容である。
ステップ１ ： ｂ、Ｐ、 ＡＣＣ−ｘステップ２：
ｂ、Ｐ、 ＡＣＣ←ＡＣＣ−ｂ、Ｐ。
ｂ、Ｐ、 ＡＣＣ←ＡＣＣ−ｂ、Ｐ。
ステップ３ ： ａ、ｐｌ ＡＣＣ４−ＡＣＣ−ｂｚ
ＰｚＰ１→（Ｒ） ステップ４ ： ａｇ Ｐ、 ＡＣＣ−ＡＣＣ＋ａ、
Ｐ。
ＰｚＰ１→（Ｒ） ステップ４ ： ａｇ Ｐ、 ＡＣＣ−ＡＣＣ＋ａ、
Ｐ。
ステップ５ ： ＡＣ（、−ＡＣＣ＋ａ２Ｐ
２ｐｉ −ＰＩ （Ｒ） Ｐ０→（Ｒ） ステップ６ ： Ｐ、−Ｐ、（Ｒ）となり
、６ステツプ必要である。上述のステップ３において、
演算データＰ、（＝ｘ−ｂ、Ｐ、−ｂ、ｐｇ ）が形成
され、ステップ５において、出力データ）’ （＝Ｐｏ
＋３．Ｐ＋ ＋ａ、Ｐ２）が形成されると共に、レジ
スタ１７に貯えられている遅延データＰ１がＲＡＭＩＩ
に遅延データＰｔとして書き込まれる。更に、ステップ
６において、レジスタ１７に貯えられている演算データ
Ｐ０がＲＡＭＩＩにＰｌ として書き込まれる。このよ
うに、ＲＡＭＩＩの読み出し動作期間で、データの更新
ができないために、２回の書き込みが必要となり、また
、ｂ’＋ ＰＩ、ｂｚ Ｐｚ 、ａｒ Ｐ＋ 、ａ２
Ｐ２を形成するために、４回の読み出しが必要となる
。
２ｐｉ −ＰＩ （Ｒ） Ｐ０→（Ｒ） ステップ６ ： Ｐ、−Ｐ、（Ｒ）となり
、６ステツプ必要である。上述のステップ３において、
演算データＰ、（＝ｘ−ｂ、Ｐ、−ｂ、ｐｇ ）が形成
され、ステップ５において、出力データ）’ （＝Ｐｏ
＋３．Ｐ＋ ＋ａ、Ｐ２）が形成されると共に、レジ
スタ１７に貯えられている遅延データＰ１がＲＡＭＩＩ
に遅延データＰｔとして書き込まれる。更に、ステップ
６において、レジスタ１７に貯えられている演算データ
Ｐ０がＲＡＭＩＩにＰｌ として書き込まれる。このよ
うに、ＲＡＭＩＩの読み出し動作期間で、データの更新
ができないために、２回の書き込みが必要となり、また
、ｂ’＋ ＰＩ、ｂｚ Ｐｚ 、ａｒ Ｐ＋ 、ａ２
Ｐ２を形成するために、４回の読み出しが必要となる
。
信号処理においては、たとえ１ステツプでも、大きなロ
スになり、処理時間が長くなる原因となる。特に、２次
巡回型フィルタをＮ個カスケードした場合には、ｌサン
プルデータの計算で（ＮＸ１ステップ時ｌ′Ｈ′りと非
常に大きなロスとなる。
スになり、処理時間が長くなる原因となる。特に、２次
巡回型フィルタをＮ個カスケードした場合には、ｌサン
プルデータの計算で（ＮＸ１ステップ時ｌ′Ｈ′りと非
常に大きなロスとなる。
この発明は、処理時間を従来より短縮化でき、高速化は
勿論のこと、限られた時間内での処理量が多くなり、信
号処理装置の性能の向上を図ることができるディジタル
フィルタの提供を目的とするものである。
勿論のこと、限られた時間内での処理量が多くなり、信
号処理装置の性能の向上を図ることができるディジタル
フィルタの提供を目的とするものである。
この発明は、データメモリのデータの更新を工夫するも
ので、データメモリから読み出された遅延データを一時
的に貯える２個のレジスタを設けるようにしたものであ
る。
ので、データメモリから読み出された遅延データを一時
的に貯える２個のレジスタを設けるようにしたものであ
る。
この発明の一実施例について説明すると、この一実施例
は、第３図に示す構成のものである。第２図に示すディ
ジタル信号処理装置と基本的に同一の構成であって、対
応する部分には、同一の参照符号が付されている。
は、第３図に示す構成のものである。第２図に示すディ
ジタル信号処理装置と基本的に同一の構成であって、対
応する部分には、同一の参照符号が付されている。
この一実施例では、データメモリとしてのＲＡＭ１ｌと
データの授受を行う２個のレジスタ１９゜２０が設けら
れている。また、アキュムレータ１５の出力とＲＡＭＩ
Ｉの入力との間にセパレータ２１が設けられており、演
算データＰ０がアキュムレータ１５の出力に発生する時
に、このセパレータ２１がオンとなり、演算データＰ０
がＲＡＭ１１に供給されるように制御される。
データの授受を行う２個のレジスタ１９゜２０が設けら
れている。また、アキュムレータ１５の出力とＲＡＭＩ
Ｉの入力との間にセパレータ２１が設けられており、演
算データＰ０がアキュムレータ１５の出力に発生する時
に、このセパレータ２１がオンとなり、演算データＰ０
がＲＡＭ１１に供給されるように制御される。
こ°の発明の一実施例による処理をステップごとに示す
と次のようになる。但し、（Ｒ，）（Ｒ２）は、レジス
タ１９．２０の夫々の内容を示す。
と次のようになる。但し、（Ｒ，）（Ｒ２）は、レジス
タ１９．２０の夫々の内容を示す。
ステップ１ 二ｂ＋ ＰＩ ＡＣＣ４−Ｘ Ｐ、
−＋ （Ｒ＋ ）ステップ２ ： ｂｚ Ｒ２ＡＣＣ−
ＡＣＣ−ｂ、Ｐ。
−＋ （Ｒ＋ ）ステップ２ ： ｂｚ Ｒ２ＡＣＣ−
ＡＣＣ−ｂ、Ｐ。
Ｐ２→（Ｒ２）
ステップ３：ａ、Ｐ、 （Ｐ、←Ｐ、 （Ｒ，）
’）ＡＣＣ−ＡＣＣ−ｂ、 Ｐ。
’）ＡＣＣ−ＡＣＣ−ｂ、 Ｐ。
Ｐｇ ＝Ｐ＋ （Ｒ＋ ）
ステップ４：ａ２Ｐ２ （Ｐｚ”Ｐｚ（Ｒｚ））Ａ
ＣＣ＝ＡＣＣ＋ａ、 Ｐ。
ＣＣ＝ＡＣＣ＋ａ、 Ｐ。
Ｐ＋’−Ｐ。
ステップ５ ： ＡＣＣ”−ＡＣＣ＋ａ２Ｐ
ｚこのように、ステップ１及びステップ２において、Ｒ
ＡＭＩＩから読み出された遅延データＰ１及びＲ２をレ
ジスタ１９．２０に夫々佇えておき、ステップ３では、
レジスタ１９から取り出された遅延データＰ、を乗算器
１３に供給すると共に、ＲＡＭＩＩに遅延データＰ２と
して書き込み、ステップ４では、レジスタ２０から取り
出された遅延データＰ２を乗算！１３に供給して演算デ
ータＰ。を発生させると共に、この演算データＰ。をセ
パレータ２１を介してＲＡＭＩ １に与え、ＲＡＭＩＩ
に書き込む。
ｚこのように、ステップ１及びステップ２において、Ｒ
ＡＭＩＩから読み出された遅延データＰ１及びＲ２をレ
ジスタ１９．２０に夫々佇えておき、ステップ３では、
レジスタ１９から取り出された遅延データＰ、を乗算器
１３に供給すると共に、ＲＡＭＩＩに遅延データＰ２と
して書き込み、ステップ４では、レジスタ２０から取り
出された遅延データＰ２を乗算！１３に供給して演算デ
ータＰ。を発生させると共に、この演算データＰ。をセ
パレータ２１を介してＲＡＭＩ １に与え、ＲＡＭＩＩ
に書き込む。
つまり、ステップ２において、ＲＡＭＩＩから遅延デー
タＰ２を読み出す時に、レジスタ２０に遅延データＰ２
を貯えておくので、ステップ４において、形成された演
算データＰ０を直ちにＰｌとしてＲＡＭＩＩに書き込む
ことができる。前述の第２図に示す信号処理装置では、
演算データＰ。を形成するステップ５において、ＲＡＭ
ＩＩに対して遅延データＰ、をＲ２として書き込んでい
るために、演算データＰ０をＲＡＭＩ １に書き込むこ
とができなかったのである。従って、この発明に依れば
、演算データＰ０及び遅延データＰ１、Ｒ２の直接の読
み出し、書き込みを４回で済ませているので、処理に要
するステップ数を６ステツプから５ステツプに減らすこ
とができる。
タＰ２を読み出す時に、レジスタ２０に遅延データＰ２
を貯えておくので、ステップ４において、形成された演
算データＰ０を直ちにＰｌとしてＲＡＭＩＩに書き込む
ことができる。前述の第２図に示す信号処理装置では、
演算データＰ。を形成するステップ５において、ＲＡＭ
ＩＩに対して遅延データＰ、をＲ２として書き込んでい
るために、演算データＰ０をＲＡＭＩ １に書き込むこ
とができなかったのである。従って、この発明に依れば
、演算データＰ０及び遅延データＰ１、Ｒ２の直接の読
み出し、書き込みを４回で済ませているので、処理に要
するステップ数を６ステツプから５ステツプに減らすこ
とができる。
この発明に依れば、２次巡回型フィルタの信号処理を行
うのに必要とされるデータ処理のステップ数を減少させ
ることができ、処理時間の短縮を図ることができる。従
って、高速化は勿論のこと、ディジタル信号処理装置の
性能の向上を図ることができる。
うのに必要とされるデータ処理のステップ数を減少させ
ることができ、処理時間の短縮を図ることができる。従
って、高速化は勿論のこと、ディジタル信号処理装置の
性能の向上を図ることができる。
第１図はこの発明を適用することができる２次巡凹型フ
ィルタの構成を示すブロック図、第２図はディジタル信
号処理装置の一例のブロック図、第３図はこの発明の一
実施例のブロック図である。 図面における主要な符号の説明 １１：ＲＡＭ、 １２：係数を記憶するＲＯＭ。 １３：乗算器、 １５：アキュムレータ。 １７．１９． ２ｏ：レジスタ。 代理人 弁理士 杉 浦 正 初 光１図 第２図
ィルタの構成を示すブロック図、第２図はディジタル信
号処理装置の一例のブロック図、第３図はこの発明の一
実施例のブロック図である。 図面における主要な符号の説明 １１：ＲＡＭ、 １２：係数を記憶するＲＯＭ。 １３：乗算器、 １５：アキュムレータ。 １７．１９． ２ｏ：レジスタ。 代理人 弁理士 杉 浦 正 初 光１図 第２図
Claims (1)
- 遅延素子を構成するデータメモリと、係数を貯えるメモ
リと、上記データメモリから読み出されたデータ及び上
記係数の乗算を行う乗算器と、この乗算器の出力及びデ
ータの累積加算を行う回路と、上記データメモリから読
み出されたデータを一時的に貯える２個のレジスタとを
備え、２次巡回型フィルタの処理を行うディジタル信号
処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9787387A JPS62253208A (ja) | 1987-04-21 | 1987-04-21 | デイジタル信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9787387A JPS62253208A (ja) | 1987-04-21 | 1987-04-21 | デイジタル信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62253208A true JPS62253208A (ja) | 1987-11-05 |
Family
ID=14203864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9787387A Pending JPS62253208A (ja) | 1987-04-21 | 1987-04-21 | デイジタル信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62253208A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5453848A (en) * | 1977-10-05 | 1979-04-27 | Nec Corp | Delay circuit of digital filter |
| JPS5853217A (ja) * | 1981-09-25 | 1983-03-29 | Nec Corp | デジタルフイルタ回路 |
-
1987
- 1987-04-21 JP JP9787387A patent/JPS62253208A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5453848A (en) * | 1977-10-05 | 1979-04-27 | Nec Corp | Delay circuit of digital filter |
| JPS5853217A (ja) * | 1981-09-25 | 1983-03-29 | Nec Corp | デジタルフイルタ回路 |
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