JPH0823808B2 - ディジタル信号処理プロセッサ - Google Patents
ディジタル信号処理プロセッサInfo
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- JPH0823808B2 JPH0823808B2 JP61065548A JP6554886A JPH0823808B2 JP H0823808 B2 JPH0823808 B2 JP H0823808B2 JP 61065548 A JP61065548 A JP 61065548A JP 6554886 A JP6554886 A JP 6554886A JP H0823808 B2 JPH0823808 B2 JP H0823808B2
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- Japan
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- multiplier
- bus
- alu
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Description
【発明の詳細な説明】 （産業上の利用分野） この発明はディジタル信号処理プロセッサに関するも
ので、特にこのディジタル信号処理プロセッサ内部に備
わる各機能構成ブロック間の接続に関するものである。
ので、特にこのディジタル信号処理プロセッサ内部に備
わる各機能構成ブロック間の接続に関するものである。
（従来の技術） 従来から音声合成、ディジタルフィルタ等に用いられ
る種々の構造のディジタル信号処理プロセッサ（以下、
単にプロセッサと称することもある。）が提案されてい
る。このようなプロセッサに要求される性能は数値デー
タの演算をいかに高速で行うことが出来るかによって決
っていた。
る種々の構造のディジタル信号処理プロセッサ（以下、
単にプロセッサと称することもある。）が提案されてい
る。このようなプロセッサに要求される性能は数値デー
タの演算をいかに高速で行うことが出来るかによって決
っていた。
このようなプロセッサとしては例えば文献（日本電気
技報 No.135（1980）P.44〜46）に提示されているも
のがあり、第２図はこの文献のプロセッサを示すブロッ
ク図である。このプロセッサを例にとって従来のプロセ
ッサの構成につき簡単に説明する。
技報 No.135（1980）P.44〜46）に提示されているも
のがあり、第２図はこの文献のプロセッサを示すブロッ
ク図である。このプロセッサを例にとって従来のプロセ
ッサの構成につき簡単に説明する。
第２図において11は乗算器を示し高い演算精度を得る
ことが出来るよう16ビット並列乗算器が採用されてい
る。さらに、高速な演算処理を実現するため、この乗算
器11を算術論理演算器（ALU）13とは独立に設けてあ
る。このALU13はALU13の結果を格納する累算器（ACC）1
5に接続してある。
ことが出来るよう16ビット並列乗算器が採用されてい
る。さらに、高速な演算処理を実現するため、この乗算
器11を算術論理演算器（ALU）13とは独立に設けてあ
る。このALU13はALU13の結果を格納する累算器（ACC）1
5に接続してある。
又、17は例えば被乗数等を格納するデータROM（Read
Only Memory）を示し、19は例えば乗数等を格納するデ
ータRAM（Random Access Memory）を示す。このデータR
AM19にはデータRAMアドレスポインタ（DP）21が接続さ
れている。
Only Memory）を示し、19は例えば乗数等を格納するデ
ータRAM（Random Access Memory）を示す。このデータR
AM19にはデータRAMアドレスポインタ（DP）21が接続さ
れている。
23は命令ROMを示しこの命令ROM23には信号処理のため
のマイクロプログラムが書き込まれている。25はプログ
ラムカウンタ（PC）を示し、27はスタックを示す。又、
29は入出力部を示す。
のマイクロプログラムが書き込まれている。25はプログ
ラムカウンタ（PC）を示し、27はスタックを示す。又、
29は入出力部を示す。
さらに、31はメインバスを示し、33はメインバスに接
続されたサブバスを示し、このメインバス31と、各機能
構成ブロックである乗算器11、ALU13、ACC15、データRO
M17、データRAM19、DP21、命令ROM23、入出力部21等と
はそれぞれ接続されている。
続されたサブバスを示し、このメインバス31と、各機能
構成ブロックである乗算器11、ALU13、ACC15、データRO
M17、データRAM19、DP21、命令ROM23、入出力部21等と
はそれぞれ接続されている。
しかし多くの命令は二つのソースデータが必要なの
で、このプロセッサはメインバス以外にも各機能ブロッ
ク間にいくつかの補助バスを設けデュアルデータバスを
形成していて、この機能によって複雑な計算も高速で実
行することが出来る。例えばデータROM17と乗算器11に
備わるＬレジスタ11aとの間、データRAM19と乗算器11に
備わるＫレジスタ11bとの間にそれぞれ補助バス17a及び
19aが設けられていて、これらの補助バスを用いること
によってデータROM17内の乗数をＫレジスタ11aに及びデ
ータRAM19内の被乗数をＫレジスタ11bにそれぞれ同時に
読み込むことが出来、よって、処理速度の向上を図って
いた。
で、このプロセッサはメインバス以外にも各機能ブロッ
ク間にいくつかの補助バスを設けデュアルデータバスを
形成していて、この機能によって複雑な計算も高速で実
行することが出来る。例えばデータROM17と乗算器11に
備わるＬレジスタ11aとの間、データRAM19と乗算器11に
備わるＫレジスタ11bとの間にそれぞれ補助バス17a及び
19aが設けられていて、これらの補助バスを用いること
によってデータROM17内の乗数をＫレジスタ11aに及びデ
ータRAM19内の被乗数をＫレジスタ11bにそれぞれ同時に
読み込むことが出来、よって、処理速度の向上を図って
いた。
（発明が解決しようとする問題点） しかしながら、従来のプロセッサにおいては、データ
RAMが一つで構成されているため例えばデータRAM内の変
数同士の乗算やALU演算を行う場合にこれらの乗算及びA
LU演算を一命令で行うことが出来ないという問題点があ
った。
RAMが一つで構成されているため例えばデータRAM内の変
数同士の乗算やALU演算を行う場合にこれらの乗算及びA
LU演算を一命令で行うことが出来ないという問題点があ
った。
又、データROMやデータRAMのアドレスを設定する場
合、この設定をメインバス及びデータポインタ（DP）を
介して行わなければならず、又、累算器ACC出力を乗算
器の乗数、被乗数とする時やデータROM出力をALUに入力
する時にメインバスを介して行わなければならず、その
都度メインバスを専有してしまうという問題点があっ
た。
合、この設定をメインバス及びデータポインタ（DP）を
介して行わなければならず、又、累算器ACC出力を乗算
器の乗数、被乗数とする時やデータROM出力をALUに入力
する時にメインバスを介して行わなければならず、その
都度メインバスを専有してしまうという問題点があっ
た。
上述したような問題点は演算処理速度を低下させるこ
との原因となる。尚、プロセッサに用いるクロック信号
を高速度とすることによって演算処理速度を向上させる
ことも考えられるが、その場合は消費電力を著しく増大
させること等の新たな問題点が生じる。
との原因となる。尚、プロセッサに用いるクロック信号
を高速度とすることによって演算処理速度を向上させる
ことも考えられるが、その場合は消費電力を著しく増大
させること等の新たな問題点が生じる。
この発明の目的は、上述した問題点を解決し、一命令
によってプロセッサに備わる各機能構成ブロックを並列
動作させることが出来るようなディジタル信号処理プロ
セッサを提供することにある。
によってプロセッサに備わる各機能構成ブロックを並列
動作させることが出来るようなディジタル信号処理プロ
セッサを提供することにある。
（問題点を解決するための手段） この目的の達成を図るため、この発明のディジタル信
号処理プロセッサは、 命令ROMと、 第一および第二のデータRAMと、 前記第一および第二のデータRAMのアドレスを設定す
るデータRAMアドレスポインタと、 乗算器と、 ALUと、 データROMと、 前記データROMのアドレスを設定するデータROMアドレ
スポインタと、 前記乗算器、ALUおよびデータROMの出力と前記第一お
よび第二のデータRAMの入力との間を接続するメインバ
スと、 前記第一のデータRAMの出力と前記乗算器およびALUの
入力並びにメインバスとの間を接続する第一の補助バス
と、 前記第二のデータRAMの出力と前記乗算器およびALUの
入力並びにメインバスとの間を接続する第二の補助バス
と、 前記データROMの出力と前記乗算器およびALUの入力と
の間を接続する第三の補助バスと、 前記乗算器の出力と前記ALUの入力との間を接続する
第四の補助バスと、 前記ALUの出力と前記ALUおよび乗算器の入力との間を
接続する第五の補助バスと、 前記命令ROMの出力と前記データRAMアドレスポイン
タ、データROMアドレスポインタおよびメインバスとの
間を接続する第六の補助バスとを具えること を特徴とする。
号処理プロセッサは、 命令ROMと、 第一および第二のデータRAMと、 前記第一および第二のデータRAMのアドレスを設定す
るデータRAMアドレスポインタと、 乗算器と、 ALUと、 データROMと、 前記データROMのアドレスを設定するデータROMアドレ
スポインタと、 前記乗算器、ALUおよびデータROMの出力と前記第一お
よび第二のデータRAMの入力との間を接続するメインバ
スと、 前記第一のデータRAMの出力と前記乗算器およびALUの
入力並びにメインバスとの間を接続する第一の補助バス
と、 前記第二のデータRAMの出力と前記乗算器およびALUの
入力並びにメインバスとの間を接続する第二の補助バス
と、 前記データROMの出力と前記乗算器およびALUの入力と
の間を接続する第三の補助バスと、 前記乗算器の出力と前記ALUの入力との間を接続する
第四の補助バスと、 前記ALUの出力と前記ALUおよび乗算器の入力との間を
接続する第五の補助バスと、 前記命令ROMの出力と前記データRAMアドレスポイン
タ、データROMアドレスポインタおよびメインバスとの
間を接続する第六の補助バスとを具えること を特徴とする。
（作用） このような構成によれば、補助バスによって各機能構
成ブロック間のデータの授受が行われる。さらに、乗算
器の入力には関連する各補助バスを介して第一並びに第
二データRAM、ALU演算出力及びデータROM等からのソー
スデータがそれぞれ独立に入力される。又、ALUの入力
には関連する各補助バスを介して第一並びに第二データ
RAM、乗算器出力及びデータROM等からのソースデータが
それぞれ独立に入力される。従って、例えば一命令中に
（一命令の時間内に）所望とするソースデータを乗算器
及びALUに同時に入力させることも出来る。よって、乗
算器及びALU等の各機能構成ブロックを並列動作させる
ことが出来る。又、次の時間に使用されるデータRAM及
びデータROMのアドレス設定もイミディエイトデータを
使い同時に出来る。
成ブロック間のデータの授受が行われる。さらに、乗算
器の入力には関連する各補助バスを介して第一並びに第
二データRAM、ALU演算出力及びデータROM等からのソー
スデータがそれぞれ独立に入力される。又、ALUの入力
には関連する各補助バスを介して第一並びに第二データ
RAM、乗算器出力及びデータROM等からのソースデータが
それぞれ独立に入力される。従って、例えば一命令中に
（一命令の時間内に）所望とするソースデータを乗算器
及びALUに同時に入力させることも出来る。よって、乗
算器及びALU等の各機能構成ブロックを並列動作させる
ことが出来る。又、次の時間に使用されるデータRAM及
びデータROMのアドレス設定もイミディエイトデータを
使い同時に出来る。
このように、一命令中にそれぞれの機能構成ブロック
を並列に動作させることが出来るから演算処理効率が著
しく向上する。
を並列に動作させることが出来るから演算処理効率が著
しく向上する。
（実施例） 以下、図面を参照してこの発明のディジタル信号処理
プロセッサ（以下、単にプロセッサと称することもあ
る。）につき説明する。尚、以下の実施例の説明に用い
る図はこの発明が理解できる程度に概略的に示してあ
る。又、第２図に示した従来と同様の構成ブロックにつ
いては同一の符号を付して示してある。
プロセッサ（以下、単にプロセッサと称することもあ
る。）につき説明する。尚、以下の実施例の説明に用い
る図はこの発明が理解できる程度に概略的に示してあ
る。又、第２図に示した従来と同様の構成ブロックにつ
いては同一の符号を付して示してある。
先ず、第１図を参照してこの発明のプロセッサの構成
について説明する。
について説明する。
第１図において、41及び43はこの発明のプロセッサの
機能構成ブロックの一つである第一データRAM及び第二
データRAMをそれぞれ示し、一面構成であった従来のデ
ータRAMとは異り二面方式によってデータRAMを構成して
ある。又、これら第一データRAM41及び第二データRAM43
はデータRAMアドレスポインタ（DP）21とそれぞれ接続
してあり、このDP21によってこれら第一データRAM41及
び第二データRAM43のアドレスをそれぞれ独立に設定す
ることが出来る。又、この発明のプロセッサは機能構成
ブロックとして乗算器11、ALU13、ACC15、データROM1
7、命令ROM23、PC25、スタック27等を従来と同様に具え
ている。
機能構成ブロックの一つである第一データRAM及び第二
データRAMをそれぞれ示し、一面構成であった従来のデ
ータRAMとは異り二面方式によってデータRAMを構成して
ある。又、これら第一データRAM41及び第二データRAM43
はデータRAMアドレスポインタ（DP）21とそれぞれ接続
してあり、このDP21によってこれら第一データRAM41及
び第二データRAM43のアドレスをそれぞれ独立に設定す
ることが出来る。又、この発明のプロセッサは機能構成
ブロックとして乗算器11、ALU13、ACC15、データROM1
7、命令ROM23、PC25、スタック27等を従来と同様に具え
ている。
ところで、この発明のプロセッサはこれらの機能構成
ブロック間に従来なかったいくつかの補助バスを具えて
いる。
ブロック間に従来なかったいくつかの補助バスを具えて
いる。
これらの補助バスとは以下に説明するものである。先
ず、第一データRAM41の出力と、乗算器11のＫレジスタ1
1b、ALU13のＰ入力及びメインバス65との間にそれぞれ
設けられた第一の補助バス51。次に、第二データRAM43
の出力と、乗算器11のＬレジスタ11a、ALU13のＱ入力及
びメインバス65との間にそれぞれ設けられた第二の補助
バス53。次に、データROM17から、データROM出力レジス
タ17bを介した後ALU13のＱ入力及び乗算器11のＬレジス
タ11aに接続してある第三の補助バス55。次に、乗算器1
1の出力と、ALU13のＱ入力との間に設けられた第四の補
助バス57。次に、ALUからこのALUの出力レジスタである
累算器（ACC）15と、さらにセレクタ59とを介した後ALU
13のＰ入力及び乗算器11のＫレジスタ11bに接続してあ
る第五の補助バス61。さらに、命令ROM25出力のイミデ
ィエイトデータからこの第一及び第二データRAM41,43の
データRAMアドレスポインタ21の入力、データROMのデー
タROMアドレスポインタ63入力及びメインバス65への第
六の補助バス62。
ず、第一データRAM41の出力と、乗算器11のＫレジスタ1
1b、ALU13のＰ入力及びメインバス65との間にそれぞれ
設けられた第一の補助バス51。次に、第二データRAM43
の出力と、乗算器11のＬレジスタ11a、ALU13のＱ入力及
びメインバス65との間にそれぞれ設けられた第二の補助
バス53。次に、データROM17から、データROM出力レジス
タ17bを介した後ALU13のＱ入力及び乗算器11のＬレジス
タ11aに接続してある第三の補助バス55。次に、乗算器1
1の出力と、ALU13のＱ入力との間に設けられた第四の補
助バス57。次に、ALUからこのALUの出力レジスタである
累算器（ACC）15と、さらにセレクタ59とを介した後ALU
13のＰ入力及び乗算器11のＫレジスタ11bに接続してあ
る第五の補助バス61。さらに、命令ROM25出力のイミデ
ィエイトデータからこの第一及び第二データRAM41,43の
データRAMアドレスポインタ21の入力、データROMのデー
タROMアドレスポインタ63入力及びメインバス65への第
六の補助バス62。
補助バスを上述したように設けることによって乗算器
11のＫ及びＬレジスタには所望とするソースデータをそ
れぞれ入力することが出来る。さらに、ALU13のＰ及び
Ｑ入力にも所望とするソースデータをそれぞれ入力する
ことが出来る。
11のＫ及びＬレジスタには所望とするソースデータをそ
れぞれ入力することが出来る。さらに、ALU13のＰ及び
Ｑ入力にも所望とするソースデータをそれぞれ入力する
ことが出来る。
又、イミディエイトデータはデータRAMアドレスポイ
ンタ21、データROMアドレスポインタ63及びメインバス6
5に同時入力することが出来るように構成してある。従
って、イミディエイトデータによる一つの命令中に、例
えば、乗算器11を用い第一データRAM41内に格納してあ
る変数と、第二データRAM43内に格納してある変数との
乗算を行うことが出来ると共に、ALU13を用い第一デー
タRAM41内に格納してある変数と、データROM17内に格納
されていた定数とのALU演算を並列に行うこと等が可能
となる。さらに、これが補助バスを介しソースデータの
授受を効率良く行うことによって、種々の乗算及びALU
演算を並列して行うことが出来る。なお、一命令中に各
構成成分を並列動作させ得るという点を明瞭にするた
め、その例を以下に説明します。
ンタ21、データROMアドレスポインタ63及びメインバス6
5に同時入力することが出来るように構成してある。従
って、イミディエイトデータによる一つの命令中に、例
えば、乗算器11を用い第一データRAM41内に格納してあ
る変数と、第二データRAM43内に格納してある変数との
乗算を行うことが出来ると共に、ALU13を用い第一デー
タRAM41内に格納してある変数と、データROM17内に格納
されていた定数とのALU演算を並列に行うこと等が可能
となる。さらに、これが補助バスを介しソースデータの
授受を効率良く行うことによって、種々の乗算及びALU
演算を並列して行うことが出来る。なお、一命令中に各
構成成分を並列動作させ得るという点を明瞭にするた
め、その例を以下に説明します。
＜例１＞ 例えば以下の、及びの並列動作が可能である。
：乗算器11のＫ側11bに累算器（ACC）15の０レジスタ
のデータソースACC0を第五の補助バス61を介し入力さ
せ、かつ、Ｌ側11aに第二データRAM43のデータソースR2
を第二の補助バス53を介し入力させ、これらデータソー
スを乗算器11で乗算すること。
のデータソースACC0を第五の補助バス61を介し入力さ
せ、かつ、Ｌ側11aに第二データRAM43のデータソースR2
を第二の補助バス53を介し入力させ、これらデータソー
スを乗算器11で乗算すること。
すなわち、Ｍ＝ACC0＊R2。
:ALU13のＰ側に第一データRAM41のデータソースR1を
第一の補助バス51を介し入力させ、かつ、Ｑ側に乗算器
11の出力レジスタＭのデータソースＭを第四の補助バス
57を介し入力させ、これらデータをALU13で加算するこ
と。
第一の補助バス51を介し入力させ、かつ、Ｑ側に乗算器
11の出力レジスタＭのデータソースＭを第四の補助バス
57を介し入力させ、これらデータをALU13で加算するこ
と。
すなわち、ACC0＝R1 ADD Ｍ。
：次の時間のため、データROMアドレスポインタ（R
P）63にメインバス65のデータソースBUS（例えば第六の
補助バス62及びメインバス65経由でイミディエイトデー
タ）を取り込むこと。
P）63にメインバス65のデータソースBUS（例えば第六の
補助バス62及びメインバス65経由でイミディエイトデー
タ）を取り込むこと。
すなわち、RP＝BUS（イミディエイトデータ）。
＜例２＞ 例えば以下の、及びの並列動作が可能である。
：乗算器11のＫ側11bに第一データRAM41のデータソー
スR1を第一の補助バス51を介し入力させ、かつ、Ｌ側11
aにデータROM出力レジスタ17bのデータソースROを第三
の補助バス55を介し入力させ、これらデータソースを乗
算器11で乗算すること。
スR1を第一の補助バス51を介し入力させ、かつ、Ｌ側11
aにデータROM出力レジスタ17bのデータソースROを第三
の補助バス55を介し入力させ、これらデータソースを乗
算器11で乗算すること。
すなわち、Ｍ＝R1＊RO。
:ALU13のＰ側に累算器15のACC0レジスタのデータソー
スACC0を第五の補助バス61を介し入力させ、かつ、Ｑ側
に乗算器11の出力レジスタＭのデータソースＭを第四の
補助バス57を介し入力させ、これらデータをALU13で加
算すること。
スACC0を第五の補助バス61を介し入力させ、かつ、Ｑ側
に乗算器11の出力レジスタＭのデータソースＭを第四の
補助バス57を介し入力させ、これらデータをALU13で加
算すること。
すなわち、ACC0＝ACC0 ADD Ｍ。
：次の時間のため、第二データRAM43にデータソース
としてメインバス65のデータソースBUS（例えばメイン
バス65及びセレクタ69経由で累算器15のACC1レジスタの
ソースデータACC1）を取り込むこと。
としてメインバス65のデータソースBUS（例えばメイン
バス65及びセレクタ69経由で累算器15のACC1レジスタの
ソースデータACC1）を取り込むこと。
すなわち、R2＝BUS（ACC1）。
次に、上述した第一〜第六の補助バス以外によって行
われる各機能構成ブロック及びメインバス間の接続関係
について説明する。
われる各機能構成ブロック及びメインバス間の接続関係
について説明する。
ALU13の出力はACC15の0,1レジスタのどちらか一方又
は双方に入力してある。乗算器11の出力と、ACC15の出
力と、データROM17の、出力レジスタ17bを介した出力と
はメインバス65にそれぞれ接続してある。又、入出力部
29をメインバス65と接続してあり、この入出力部29を介
してプロセッサ外部とのデータの入出力を行う。
は双方に入力してある。乗算器11の出力と、ACC15の出
力と、データROM17の、出力レジスタ17bを介した出力と
はメインバス65にそれぞれ接続してある。又、入出力部
29をメインバス65と接続してあり、この入出力部29を介
してプロセッサ外部とのデータの入出力を行う。
又、メインバス65と、第一データRAM41及び第二デー
タRAM43との間にはこれらデータRAMに変数（データ）を
書き込むために用いるテンポラリレジスタ（TR）67及び
セレクタ69が設けてある。又、メインバス65と、ALU13
のＱ入力との間及びメインバス65と、データROMのアド
レスポインタ65との間にはそれぞれ補助バスが設けてあ
る。
タRAM43との間にはこれらデータRAMに変数（データ）を
書き込むために用いるテンポラリレジスタ（TR）67及び
セレクタ69が設けてある。又、メインバス65と、ALU13
のＱ入力との間及びメインバス65と、データROMのアド
レスポインタ65との間にはそれぞれ補助バスが設けてあ
る。
上述したようにこの発明のプロセッサの各機能ブロッ
クはメインバス65と接続してある以外に多数の補助バス
によって各機能ブロック間を所定の関係で接続してあ
る。これがため、各機能ブロックを別々に並列に動作さ
せることが出来る。
クはメインバス65と接続してある以外に多数の補助バス
によって各機能ブロック間を所定の関係で接続してあ
る。これがため、各機能ブロックを別々に並列に動作さ
せることが出来る。
尚、上述した実施例を、この発明の範囲内の好ましい
特定の条件での下で説明したが、それは単なる例示にす
ぎないものであり、この発明がこの実施例のみに限定さ
れるものでないこと明らかである。
特定の条件での下で説明したが、それは単なる例示にす
ぎないものであり、この発明がこの実施例のみに限定さ
れるものでないこと明らかである。
例えば乗算器のビット数、各補助バスの線数等を設計
に応じ変更することが出来る。
に応じ変更することが出来る。
（発明の効果） 上述した説明からも明らかなように、この発明のディ
ジタル信号処理プロセッサはメインバスの他にこのプロ
セッサの各機能構成ブロック間のデータの授受のため効
率良く使用される複数の補助バスを具えている。これが
ため、一命令によってプロセッサに備わる各機能構成ブ
ロックを並列動作させることが出来るようなディジタル
信号処理プロセッサを提供することが出来る。
ジタル信号処理プロセッサはメインバスの他にこのプロ
セッサの各機能構成ブロック間のデータの授受のため効
率良く使用される複数の補助バスを具えている。これが
ため、一命令によってプロセッサに備わる各機能構成ブ
ロックを並列動作させることが出来るようなディジタル
信号処理プロセッサを提供することが出来る。
従って、一命令中に行われる演算処理の量が向上する
から、クロック信号をより高速とするようなことを行わ
なくとも演算処理速度の実質的な向上が図れる。また、
乗算器やALUと、演算で良く使用される構成成分との間
に限定して補助バス（第一〜第六の補助バス）を設けた
ので、乗算器やALUの入力にバスが集中する程度を軽減
できる。このため、このディジタル信号処理プロセッサ
のLSI化の支障にもならない。
から、クロック信号をより高速とするようなことを行わ
なくとも演算処理速度の実質的な向上が図れる。また、
乗算器やALUと、演算で良く使用される構成成分との間
に限定して補助バス（第一〜第六の補助バス）を設けた
ので、乗算器やALUの入力にバスが集中する程度を軽減
できる。このため、このディジタル信号処理プロセッサ
のLSI化の支障にもならない。
第１図はこの発明のディジタル信号処理プロセッサの一
実施例を示すブロック図、 第２図は従来のディジタル信号処理プロセッサの一例を
示すブロック図である。 11……乗算器 11a……乗算器入力レジスタ（Ｌレジスタ） 11b……乗算器入力レジスタ（Ｋレジスタ） 13……算術論理演算器（ALU） 15……累算器（ACC）、17……データROM 17b……データROM出力レジスタ（RO） 17……データRAM 21……データRAMアドレスポインタ（DP） 23……命令ROM 25……プログラムカウンタ（PC） 27……スタック、29……入出力部 41……第一データRAM、43……第二データRAM 51……第一の補助バス、53……第二の補助バス 55……第三の補助バス、57……第四の補助バス 59,69……セレクタ、61……第五の補助バス 62……第六の補助バス 63……データROMアドレスポインタ（RP） 65……メインバス 67……テンポラリレジスタ（TR）。
実施例を示すブロック図、 第２図は従来のディジタル信号処理プロセッサの一例を
示すブロック図である。 11……乗算器 11a……乗算器入力レジスタ（Ｌレジスタ） 11b……乗算器入力レジスタ（Ｋレジスタ） 13……算術論理演算器（ALU） 15……累算器（ACC）、17……データROM 17b……データROM出力レジスタ（RO） 17……データRAM 21……データRAMアドレスポインタ（DP） 23……命令ROM 25……プログラムカウンタ（PC） 27……スタック、29……入出力部 41……第一データRAM、43……第二データRAM 51……第一の補助バス、53……第二の補助バス 55……第三の補助バス、57……第四の補助バス 59,69……セレクタ、61……第五の補助バス 62……第六の補助バス 63……データROMアドレスポインタ（RP） 65……メインバス 67……テンポラリレジスタ（TR）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮本 良一 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内 (72)発明者 水谷 秀夫 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内 (56)参考文献 特開 昭60−204029（ＪＰ，Ａ) 特開 昭58−501556（ＪＰ，Ａ) 特開 昭60−117361（ＪＰ，Ａ) 特開 昭56−24660（ＪＰ，Ａ) 特開 昭60−140452（ＪＰ，Ａ) 特開 昭59−105159（ＪＰ，Ａ) 日本電気技報Ｎｏ．135（1980）Ｐ．44 −46
Claims (1)
- 【請求項１】命令ROMと、 第一および第二のデータRAMと、 前記第一および第二のデータRAMのアドレスを設定する
データRAMアドレスポインタと、 乗算器と、 ALUと、 データROMと、 前記データROMのアドレスを設定するデータROMアドレス
ポインタと、 前記乗算器、ALUおよびデータROMの出力と前記第一およ
び第二のデータRAMの入力との間を接続するメインバス
と、 前記第一のデータRAMの出力と前記乗算器およびALUの入
力並びにメインバスとの間を接続する第一の補助バス
と、 前記第二のデータRAMの出力と前記乗算器およびALUの入
力並びにメインバスとの間を接続する第二の補助バス
と、 前記データROMの出力と前記乗算器およびALUの入力との
間を接続する第三の補助バスと、 前記乗算器の出力と前記ALUの入力との間を接続する第
四の補助バスと、 前記ALUの出力と前記ALUおよび乗算器の入力との間を接
続する第五の補助バスと、 前記命令ROMの出力と前記データRAMアドレスポインタ、
データROMアドレスポインタおよびメインバスとの間を
接続する第六の補助バスとを具えること を特徴とするディジタル信号処理プロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61065548A JPH0823808B2 (ja) | 1986-03-24 | 1986-03-24 | ディジタル信号処理プロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61065548A JPH0823808B2 (ja) | 1986-03-24 | 1986-03-24 | ディジタル信号処理プロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62221725A JPS62221725A (ja) | 1987-09-29 |
| JPH0823808B2 true JPH0823808B2 (ja) | 1996-03-06 |
Family
ID=13290175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61065548A Expired - Fee Related JPH0823808B2 (ja) | 1986-03-24 | 1986-03-24 | ディジタル信号処理プロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0823808B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4916651A (en) * | 1988-01-29 | 1990-04-10 | Texas Instruments Incorporated | Floating point processor architecture |
| EP0466997A1 (en) * | 1990-07-18 | 1992-01-22 | International Business Machines Corporation | Improved digital signal processor architecture |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8304442A (nl) * | 1983-12-27 | 1985-07-16 | Koninkl Philips Electronics Nv | Geintegreerde en programmeerbare processor voor woordsgewijze digitale signaalbewerking. |
| JPS60204029A (ja) * | 1984-03-28 | 1985-10-15 | Oki Electric Ind Co Ltd | 信号処理装置 |
| JPH0247739A (ja) * | 1988-08-09 | 1990-02-16 | Mitsubishi Electric Corp | 主記憶装置の制御方式 |
-
1986
- 1986-03-24 JP JP61065548A patent/JPH0823808B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 日本電気技報Ｎｏ．１３５（１９８０）Ｐ．４４−４６ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62221725A (ja) | 1987-09-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |