JPS59117640A - データ処理装置のストア処理方法 - Google Patents
データ処理装置のストア処理方法Info
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- JPS59117640A JPS59117640A JP22884282A JP22884282A JPS59117640A JP S59117640 A JPS59117640 A JP S59117640A JP 22884282 A JP22884282 A JP 22884282A JP 22884282 A JP22884282 A JP 22884282A JP S59117640 A JPS59117640 A JP S59117640A
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- 238000000034 method Methods 0.000 claims description 6
- 238000003672 processing method Methods 0.000 claims description 2
- 239000011295 pitch Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 238000010606 normalization Methods 0.000 description 2
- 241000270666 Testudines Species 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3867—Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines
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- Software Systems (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は演痒パイプライン方式のデータ処理装置に好適
なストア処理方式に関する。
なストア処理方式に関する。
第１図はデータ処理装置の概略構成であり、１は命令を
解読する命令ユニット、２は命令およびデータを格納す
る記憶ユニット、８は命令で指定された演算を実行する
演算ユニットを示す。演算パイプラインは、処理装置の
処理能力を向上させるため、演算ユニット８で、演Ｊ！
実行に必要とする時間を’ＦＪ数サイクル数に分割し、
複数の異った命令処理を各サイクルに割当て、該演算ユ
ニットに対しパイプライン制御を施す方式である。
解読する命令ユニット、２は命令およびデータを格納す
る記憶ユニット、８は命令で指定された演算を実行する
演算ユニットを示す。演算パイプラインは、処理装置の
処理能力を向上させるため、演算ユニット８で、演Ｊ！
実行に必要とする時間を’ＦＪ数サイクル数に分割し、
複数の異った命令処理を各サイクルに割当て、該演算ユ
ニットに対しパイプライン制御を施す方式である。
かかる演算パイプライン制御を実施する場合、従来はス
トア命令処理が現われると、先行する命令の演算が終了
してから該ストア処理を開始していた。これは、先行す
る命令の演算結果を格納するディスティネーション・レ
ジスタが、後続のストア命令でストアデータのソース・
レジスタに指定されている場合、先行命令の演算が終了
する前にストア処理を開始すると、先行命令の演算結果
がストアデータに反映されないことによる。
トア命令処理が現われると、先行する命令の演算が終了
してから該ストア処理を開始していた。これは、先行す
る命令の演算結果を格納するディスティネーション・レ
ジスタが、後続のストア命令でストアデータのソース・
レジスタに指定されている場合、先行命令の演算が終了
する前にストア処理を開始すると、先行命令の演算結果
がストアデータに反映されないことによる。
従来の演算ユニットの構成例を第２図に示す。
第２図は浮動小数点演算ユニットの例で、１１，１２は
セレクタ、１３．１４．１６．１７．１９などはワーク
レシフタ、 １５はプレシフタ、 １８は並列加算器、
加はボストシフタ、２１は演ｘ、Ｉｉｉ！果レジスタ、
ｎはレジスタ群、おはストアデータレジスタ、刃はオペ
ランド・２ツブアラウンド制御回路、８１はメモリ・リ
クエスト制御回路である。ここで、演算ユニットの実゛
行ザイクルをＥ、Ｆ、’Ｎとする。ＥはＥｘｅｃｕｔｉ
ｏｎ ｃｙｃｌｅ 、 ＦはＦ （ｎｅｘｔ ｏｆ
Ｅ ）ｃｙｃｌｅ 。
セレクタ、１３．１４．１６．１７．１９などはワーク
レシフタ、 １５はプレシフタ、 １８は並列加算器、
加はボストシフタ、２１は演ｘ、Ｉｉｉ！果レジスタ、
ｎはレジスタ群、おはストアデータレジスタ、刃はオペ
ランド・２ツブアラウンド制御回路、８１はメモリ・リ
クエスト制御回路である。ここで、演算ユニットの実゛
行ザイクルをＥ、Ｆ、’Ｎとする。ＥはＥｘｅｃｕｔｉ
ｏｎ ｃｙｃｌｅ 、 ＦはＦ （ｎｅｘｔ ｏｆ
Ｅ ）ｃｙｃｌｅ 。
ＮはＮｏｒｍａｌｉｚｅ ｃｙｃｌｅ の略である
。Ｅ、ＩＦ、Ｈの後にレジスタ格納ザイクルが続くが、
これをＰ（Ｐｕｔ Ａｗａｙ ）サイクルと呼ぶ。レ
ジスタ群ｎは一般には汎用レジスタ群と浮動小数点レジ
スタ群の２つを有しており、浮動小畝演算に際しては浮
動小数点レジスタ群を用い、それ以外の演算では汎用レ
ジスタ群を用いるが、図では１つのレジスタ群として示
している。
。Ｅ、ＩＦ、Ｈの後にレジスタ格納ザイクルが続くが、
これをＰ（Ｐｕｔ Ａｗａｙ ）サイクルと呼ぶ。レ
ジスタ群ｎは一般には汎用レジスタ群と浮動小数点レジ
スタ群の２つを有しており、浮動小畝演算に際しては浮
動小数点レジスタ群を用い、それ以外の演算では汎用レ
ジスタ群を用いるが、図では１つのレジスタ群として示
している。
いま、先行する命令が加算命令で、この後にストア命令
が続き、先行ｍＸ命令の演算結果を格納するディスティ
ネーション・レジスタが該ストア命令のソース・レジス
タと同一である場合を考える。この場合の従来の演算パ
イプラインのタイムチャートを第８図に示す。第８図で
、ＡＤは加算命令、ＳＴＤはストア命令を表わしている
。
が続き、先行ｍＸ命令の演算結果を格納するディスティ
ネーション・レジスタが該ストア命令のソース・レジス
タと同一である場合を考える。この場合の従来の演算パ
イプラインのタイムチャートを第８図に示す。第８図で
、ＡＤは加算命令、ＳＴＤはストア命令を表わしている
。
第８図を参照するに、オペランドデータがオペランドバ
ス真０１． １０２１よりセレクタ１１．１２を通して
レジスタ１３，１４にセットされると、第１サイクルで
は、加算動作に先立って、シフタ１５により指数部の小
さいオペランドを大きいオペランドに桁合せずべくブレ
シフト動作を行う。第２サイクルでは、桁合せしてレジ
スタ１６．１７にセットされたオペランドデータ（仮数
部）に対して、並列加算器１８により並列加算を実行す
る。第８サイクルはボストノーマライズのだめのサイク
ルであり、レジスタ１９にセットされた演算結果に対し
て、仮数部の先頭に無効な０がこないようシフタ加で仮
数部のシフトを行い、咳シフトした分だけ指数部を補正
する。この後、第４サイクルでは、レジスタ２１にセッ
トされた演算結果を、オペランドバス１０８を介してレ
ジスタ群ｎ内の予め定められたレジスタ（ディスティネ
ーション・レジスタ）に格納する。
ス真０１． １０２１よりセレクタ１１．１２を通して
レジスタ１３，１４にセットされると、第１サイクルで
は、加算動作に先立って、シフタ１５により指数部の小
さいオペランドを大きいオペランドに桁合せずべくブレ
シフト動作を行う。第２サイクルでは、桁合せしてレジ
スタ１６．１７にセットされたオペランドデータ（仮数
部）に対して、並列加算器１８により並列加算を実行す
る。第８サイクルはボストノーマライズのだめのサイク
ルであり、レジスタ１９にセットされた演算結果に対し
て、仮数部の先頭に無効な０がこないようシフタ加で仮
数部のシフトを行い、咳シフトした分だけ指数部を補正
する。この後、第４サイクルでは、レジスタ２１にセッ
トされた演算結果を、オペランドバス１０８を介してレ
ジスタ群ｎ内の予め定められたレジスタ（ディスティネ
ーション・レジスタ）に格納する。
一方、次のストア命令の処理は第４サイクルで開始する
。オペランド・ラップアラウンド制御回路（資）は、相
前後する命令のオペランド部を監視し、先行する命令の
演算結果を格納するディスティネーション・レジスタか
、次の命令のソース・レジスタに指定されている場合、
演算結果がレジスタ四の該当レジスタに格納されるのを
待たずしてイｄ号巌１０４を経由し、セレクタ１１．１
２を制御して目的のデータをレジスタ１３あるいはＩ４
にセットする回路である。第８図より、先行する加算結
果は第８サイクルの終りでは確足している。そこで、第
４サイクルで次のストア命令の処理を開始し、オペラン
ド・ラップアラウンド制御１１１回路（資）の制御下で
、ストアデータとして先行加算命令の加算結果を信号線
１０４、セレクタ１２経由でレジスタ１４にセットする
のである６次の第５サイクルで、レジスタ１４のストア
データをレジスタるに移し、メモリリクエスト制御回路
８１がストアリクエストを出すことにより、信号線１０
５経由でストアデータを記憶ユニットに書き込む。なお
、先行命令による演算結果を格納するディスティネーシ
ョン・レジスタと次のストア命令のストアデータが格納
されているノース・レジスタが異なる場合は、同様に、
第４サイクルでストアデータをオペランドバス１０２、
セレクタ１２経由でレジスタ１４にセットし、これを第
５サイクルで、レジスタお、信号線１０５経由で記憶ユ
ニットに書き込む。
。オペランド・ラップアラウンド制御回路（資）は、相
前後する命令のオペランド部を監視し、先行する命令の
演算結果を格納するディスティネーション・レジスタか
、次の命令のソース・レジスタに指定されている場合、
演算結果がレジスタ四の該当レジスタに格納されるのを
待たずしてイｄ号巌１０４を経由し、セレクタ１１．１
２を制御して目的のデータをレジスタ１３あるいはＩ４
にセットする回路である。第８図より、先行する加算結
果は第８サイクルの終りでは確足している。そこで、第
４サイクルで次のストア命令の処理を開始し、オペラン
ド・ラップアラウンド制御１１１回路（資）の制御下で
、ストアデータとして先行加算命令の加算結果を信号線
１０４、セレクタ１２経由でレジスタ１４にセットする
のである６次の第５サイクルで、レジスタ１４のストア
データをレジスタるに移し、メモリリクエスト制御回路
８１がストアリクエストを出すことにより、信号線１０
５経由でストアデータを記憶ユニットに書き込む。なお
、先行命令による演算結果を格納するディスティネーシ
ョン・レジスタと次のストア命令のストアデータが格納
されているノース・レジスタが異なる場合は、同様に、
第４サイクルでストアデータをオペランドバス１０２、
セレクタ１２経由でレジスタ１４にセットし、これを第
５サイクルで、レジスタお、信号線１０５経由で記憶ユ
ニットに書き込む。
第８図はストア命令が８サイクル前の先行命令のディス
ティネーションをソースレジスタとする場合を示すが、
該先行命令の先行命令（先々行舖令）のディスティネー
ションをソースレジスタとする場合は、先々行命令の演
算結果はレジスタ２１に求っているので、これを線１０
４を介して直接セレクタ１２に転送するよ５にする。
ティネーションをソースレジスタとする場合を示すが、
該先行命令の先行命令（先々行舖令）のディスティネー
ションをソースレジスタとする場合は、先々行命令の演
算結果はレジスタ２１に求っているので、これを線１０
４を介して直接セレクタ１２に転送するよ５にする。
以上のように、従来は先行する命令の演算が終了してか
らでないと、後続のストア命令の処理は開始できないと
いう考えに立っており、演算パイプラインの高速化を阻
害する一つの原因になっていた。
らでないと、後続のストア命令の処理は開始できないと
いう考えに立っており、演算パイプラインの高速化を阻
害する一つの原因になっていた。
本発明の目的は、高速にストア命令を処理することによ
り、演算パイプライン方式のデータ処理装置のこれまで
以上の性能向上を図る□ことにある。
り、演算パイプライン方式のデータ処理装置のこれまで
以上の性能向上を図る□ことにある。
本発明の要点は、先行する命令の処理終了を待たずに、
後続のストア命令の処理を開始し、もし、先行する命令
のディスティネーション・レジスタと後続のストア命令
のソース・レジスタのオペランドが一致して、ストアデ
ータを変更する必要がある場合は、ストア命令の処理の
途中において、旧ストアデータを先行する命令の演算結
果に置きかえて記憶ユニットに送出するものである。
後続のストア命令の処理を開始し、もし、先行する命令
のディスティネーション・レジスタと後続のストア命令
のソース・レジスタのオペランドが一致して、ストアデ
ータを変更する必要がある場合は、ストア命令の処理の
途中において、旧ストアデータを先行する命令の演算結
果に置きかえて記憶ユニットに送出するものである。
第４図は本発明による演算ユニットの一実施例である。
第４図において、冴と届はセレクタ、５はバッファレジ
スタ、８２Ｊはセレクタ制御回路であり、それ以外の構
成は第２図と同様である。
スタ、８２Ｊはセレクタ制御回路であり、それ以外の構
成は第２図と同様である。
第４図では、ストア命令が出されると、先行する命令の
処理が終了するのを待たずに、該ストア命令の処理を開
始し、そのとき汎用レジスタ群四の該当レジスタ（ソー
スレジスタ）が保持するデータをストアデータとして、
オペランドバス１０１、セレクタ１２経由でレジスタ■
４にセットする。このストアデータは、１サイクル・ピ
ッチでセレクタ冴、２６を介して順次レジスタ６．２３
と転送していく。このストアデータの転送の途中におい
て、セレクタ２４では、先々行命令のディスティネーシ
ョン・レジスタと該ストア砧省のソース・レジスタが一
致する場合、信号線１０４上の先々で１６６令の演算結
果を選択し、旧ストアデータにかえてレジスタ乙にセッ
トする。同様に、セレクタ２６では、先行命令のディス
ティネーション・レジスタト該ストア砧令のソース・レ
ジスタが一致する場合、信号線１０４上の先行命令の演
算結果を選択し、旧ストアデータにかえてレジスタ乙に
セットする。これらセレクタ２４．２６を制御するのが
セレクタ制御回路８２である。
処理が終了するのを待たずに、該ストア命令の処理を開
始し、そのとき汎用レジスタ群四の該当レジスタ（ソー
スレジスタ）が保持するデータをストアデータとして、
オペランドバス１０１、セレクタ１２経由でレジスタ■
４にセットする。このストアデータは、１サイクル・ピ
ッチでセレクタ冴、２６を介して順次レジスタ６．２３
と転送していく。このストアデータの転送の途中におい
て、セレクタ２４では、先々行命令のディスティネーシ
ョン・レジスタと該ストア砧省のソース・レジスタが一
致する場合、信号線１０４上の先々で１６６令の演算結
果を選択し、旧ストアデータにかえてレジスタ乙にセッ
トする。同様に、セレクタ２６では、先行命令のディス
ティネーション・レジスタト該ストア砧令のソース・レ
ジスタが一致する場合、信号線１０４上の先行命令の演
算結果を選択し、旧ストアデータにかえてレジスタ乙に
セットする。これらセレクタ２４．２６を制御するのが
セレクタ制御回路８２である。
第５図にセレクタ制御回路８２の詳細図を示す。
第５図において、４０ 、４１ 、４２はレジスタ、招
、４４＋は比較回路である。演算パイプラインのＥサイ
クルの初めに、実行ずべき命令の第１オペランドのレジ
スタアドレス（Ｒ１）をレジスタ４０にセットし、Ｆサ
イクル、Ｎサイクルでレジスタ４１、レジスタ４２とシ
フトせしめる。命令の第１オペランドは、演算命令にあ
っては演算結果を格納するディスティネーション・レジ
スタを示し、ストア命令にあってはストアデータが格納
されているソースレジスタを示している。比較回路４８
は、Ｆサイクルの初めにストア命令処理中といつ栄件下
で、レジスタ４０とレジスタ佃の内容を比較し、一致す
ると信号線１０６にｌ”を出力する。比較回路４４は、
次のＮサイクルの初めに同じくストア命令処理中とい５
条件下で、レジスタ４１とレジスタ４２の内容を比較し
、一致すると信号線１０７に′１”を出力する。
、４４＋は比較回路である。演算パイプラインのＥサイ
クルの初めに、実行ずべき命令の第１オペランドのレジ
スタアドレス（Ｒ１）をレジスタ４０にセットし、Ｆサ
イクル、Ｎサイクルでレジスタ４１、レジスタ４２とシ
フトせしめる。命令の第１オペランドは、演算命令にあ
っては演算結果を格納するディスティネーション・レジ
スタを示し、ストア命令にあってはストアデータが格納
されているソースレジスタを示している。比較回路４８
は、Ｆサイクルの初めにストア命令処理中といつ栄件下
で、レジスタ４０とレジスタ佃の内容を比較し、一致す
ると信号線１０６にｌ”を出力する。比較回路４４は、
次のＮサイクルの初めに同じくストア命令処理中とい５
条件下で、レジスタ４１とレジスタ４２の内容を比較し
、一致すると信号線１０７に′１”を出力する。
ここで、信号線１０６が１１”ということは、ストア命
令のソース・レジスタと該ストア命令に先々行する命令
のディスティネーション・レジスタとが一致することを
意味する。また、信号線１０７が′１”ということは、
ストア命令のソース・レジスタと該ストア命令の直前命
令（先行命令）のディスティネーション・レジスタとか
〒致することを意顧している。第４図のセレクタ２４は
、信号線１０６が１”の時、レジスタ１４の旧ストアデ
ータの代りに、そのとき信号線１０４上に出力される先
々行命令の演算結果を選択し、セレクタ５は、信号線１
０７が１″の時、レジスタδの旧ストアデータの代りに
信号線１０４の先行命令の演算結果を選択するものであ
る。
令のソース・レジスタと該ストア命令に先々行する命令
のディスティネーション・レジスタとが一致することを
意味する。また、信号線１０７が′１”ということは、
ストア命令のソース・レジスタと該ストア命令の直前命
令（先行命令）のディスティネーション・レジスタとか
〒致することを意顧している。第４図のセレクタ２４は
、信号線１０６が１”の時、レジスタ１４の旧ストアデ
ータの代りに、そのとき信号線１０４上に出力される先
々行命令の演算結果を選択し、セレクタ５は、信号線１
０７が１″の時、レジスタδの旧ストアデータの代りに
信号線１０４の先行命令の演算結果を選択するものであ
る。
第６図に本発明を通用した場合の債算パイプラインのタ
イムチャートを示す。これば第８図に対応するもので、
第８図の場合と同様に、先行命令が加算命令で、この後
にストア命令が続き、先行加’Ｊ’ｔｆｒｈ令の演算結
・果を格納するディスティネーション・レジスタが後続
のストア命令のソース・レジスタとなる場合の例である
。
イムチャートを示す。これば第８図に対応するもので、
第８図の場合と同様に、先行命令が加算命令で、この後
にストア命令が続き、先行加’Ｊ’ｔｆｒｈ令の演算結
・果を格納するディスティネーション・レジスタが後続
のストア命令のソース・レジスタとなる場合の例である
。
加算命令ＡＤの実行は従来と同様であり、第１サイクル
でシフタ１５によるプレシフト動作を実行し、第２サイ
クルでは並列加算器１８による加算動作、第８サイクル
ではシック加によるボストンーマライズ動作をそれぞれ
実行する。この第８サイクルで得られた演算結果が、仄
の第４サイクルでレジスタ群四の所定レジスタ（ディス
ティネーション・レジスタ）に格納される。
でシフタ１５によるプレシフト動作を実行し、第２サイ
クルでは並列加算器１８による加算動作、第８サイクル
ではシック加によるボストンーマライズ動作をそれぞれ
実行する。この第８サイクルで得られた演算結果が、仄
の第４サイクルでレジスタ群四の所定レジスタ（ディス
ティネーション・レジスタ）に格納される。
一方、次のストア加令ＳＴＤの処理は第２サイクルで直
ちに開始する。この第２サイクルでは、レジスタ群２２
の該当レジスタ（ソース・レジスタ）に格納されている
変更前のデータをストアデータ（旧ストアデータ）とし
て、オペランドバス１０２、セレクタ１２経由でレジス
タ１４にセットする。この旧ストアデータは、次の第８
サイクルでセレクタ冴を経由してレジスタ６に移される
。次の、＠４サイクルのあだまで、該ストア命令のソー
ス・レジスタと先行加算命令のディスティネーション・
レジスタが同一ということでセレクタ制御回路８２の出
力信号線１０７が１”になるため、セレクタ房はレジス
タ乙にかえて信号線１０４を選択する。この時、信号線
１０４には先行する加算命令の演算結果が出力されてい
る。従って、この第４サイクルでは、レジスタ５の旧ス
トアデータにかわって信号＠！ １０４の演算結果がセ
レクタ部を経由してレジスタ乙にセットされ、記憶ユニ
ットに樗き込まれる。
ちに開始する。この第２サイクルでは、レジスタ群２２
の該当レジスタ（ソース・レジスタ）に格納されている
変更前のデータをストアデータ（旧ストアデータ）とし
て、オペランドバス１０２、セレクタ１２経由でレジス
タ１４にセットする。この旧ストアデータは、次の第８
サイクルでセレクタ冴を経由してレジスタ６に移される
。次の、＠４サイクルのあだまで、該ストア命令のソー
ス・レジスタと先行加算命令のディスティネーション・
レジスタが同一ということでセレクタ制御回路８２の出
力信号線１０７が１”になるため、セレクタ房はレジス
タ乙にかえて信号線１０４を選択する。この時、信号線
１０４には先行する加算命令の演算結果が出力されてい
る。従って、この第４サイクルでは、レジスタ５の旧ス
トアデータにかわって信号＠！ １０４の演算結果がセ
レクタ部を経由してレジスタ乙にセットされ、記憶ユニ
ットに樗き込まれる。
第８図と第６図を比べた場合、ｇ８図においては、スト
ア加令に後続する命令の実行開始は第５サイクルからで
あるが、第６図においては第８サイクルとなっており、
２サイクル高速化が達成される。
ア加令に後続する命令の実行開始は第５サイクルからで
あるが、第６図においては第８サイクルとなっており、
２サイクル高速化が達成される。
以上、本発明を浮動小数点演算ユニットに適用した場合
を例に説明したが、本発明はこれに限定されるものでな
いことはいうまでもない。
を例に説明したが、本発明はこれに限定されるものでな
いことはいうまでもない。
以−ヒの説明から明らかな如く、本発明によれば、演典
パイプライン制御において先行する命令の終了を待たず
にストア命令の処理を開始することが可能であり、かか
るデータ処理装置ｑのこれ丈で以上の性能向上が達成さ
れる。
パイプライン制御において先行する命令の終了を待たず
にストア命令の処理を開始することが可能であり、かか
るデータ処理装置ｑのこれ丈で以上の性能向上が達成さ
れる。
第１図はデータ処理装置の全体構成図、第２図は従来の
演算ユニットの構成例を示す図、第８図は従来の演算パ
イプラインを説明するタイミング図、第４図は本発明の
演算ユニットの一実施例を示す図、第５図は第４図にお
けるセレクタ制御回路の詳細図、第６図は本発明の演算
ツクイブラインを説明するタイミング図である。 １１、１２．２４．２６・・・セレクタ、１３．１４．
１６．１７゜１９．２１．δ、２６・・・レジスタ、１
５，２０・・・シ７り、１８・・・１Ｗ列加算器、２２
・・・レジスタ群、８２・・・セレクタ制御回路。 代理人弁理士 鈴 木 誠“ １亀。
演算ユニットの構成例を示す図、第８図は従来の演算パ
イプラインを説明するタイミング図、第４図は本発明の
演算ユニットの一実施例を示す図、第５図は第４図にお
けるセレクタ制御回路の詳細図、第６図は本発明の演算
ツクイブラインを説明するタイミング図である。 １１、１２．２４．２６・・・セレクタ、１３．１４．
１６．１７゜１９．２１．δ、２６・・・レジスタ、１
５，２０・・・シ７り、１８・・・１Ｗ列加算器、２２
・・・レジスタ群、８２・・・セレクタ制御回路。 代理人弁理士 鈴 木 誠“ １亀。
Claims (1)
- （１） 演算パイプライン制御方式のデータ処理装置
において、ストア命令が出された時、先行する命令の処
理が終了する前に後続の該ストア命令の処理を開始する
と共に、該ストア命令のソースデータアドレスと先行す
る命令のディスティネーションアドレスとのオペランド
の参照関係を調べ、両者が一致するときは、ストア命令
の処理量゛始で用意したストアデータにかえて先行命令
の演算結果を選択してメモリに書き込むことを特徴とす
るデータ処理装置のストア処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22884282A JPS59117640A (ja) | 1982-12-25 | 1982-12-25 | データ処理装置のストア処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22884282A JPS59117640A (ja) | 1982-12-25 | 1982-12-25 | データ処理装置のストア処理方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59117640A true JPS59117640A (ja) | 1984-07-07 |
| JPH0452488B2 JPH0452488B2 (ja) | 1992-08-24 |
Family
ID=16882713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22884282A Granted JPS59117640A (ja) | 1982-12-25 | 1982-12-25 | データ処理装置のストア処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59117640A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05204642A (ja) * | 1992-01-27 | 1993-08-13 | Fujitsu Ltd | 命令実行制御方式 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101809303B (zh) | 2007-09-27 | 2013-01-09 | 奥依列斯工业株式会社 | 合成树脂推力滑动轴承 |
| JP5332379B2 (ja) | 2008-07-28 | 2013-11-06 | オイレス工業株式会社 | 合成樹脂製スラスト滑り軸受 |
| JP5704625B2 (ja) | 2009-12-11 | 2015-04-22 | オイレス工業株式会社 | 合成樹脂製スラスト滑り軸受 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5569856A (en) * | 1978-11-22 | 1980-05-26 | Toshiba Corp | Overlap system |
-
1982
- 1982-12-25 JP JP22884282A patent/JPS59117640A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5569856A (en) * | 1978-11-22 | 1980-05-26 | Toshiba Corp | Overlap system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05204642A (ja) * | 1992-01-27 | 1993-08-13 | Fujitsu Ltd | 命令実行制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0452488B2 (ja) | 1992-08-24 |
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