JPH07248917A - 演算処理方式 - Google Patents

Abstract

(57)【要約】 【目的】 ストア命令に先行する演算命令のディスティ
ネーション・レジスタ・アドレスと該ストア命令のソー
ス・レジスタ・アドレスとが一致している場合にも、演
算器に空きを生じさせずに命令を実行し演算処理時間を
短縮する。 【構成】 ストア命令に先行するあるいは先々行する演
算命令のディスティネーション・レジスタ・アドレスと
ストア命令のソース・レジスタ・アドレスとが一致して
いる場合、先行するあるいは先々行する演算命令の演算
結果は、信号線１０４あるいは１０５、ストアデータ制
御回路２５により制御されるセレクタ２６を介してＳＴ
ＤＲ２７にセットされる。同時に、オペランド制御回路
３０は、ストア命令に続く命令のオペランドをレジスタ
群２９から読み出して、ワークレジスタ１３または１４
にセットする。これにより、図示演算ユニットは、スト
ア命令とこれに続く後続命令とをオーバラップして処理
することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ処理装置におけ
る演算処理方式に係り、特に、パイプライン処理方式の
データ処理装置に用いて好適な演算処理方式に関する。

【０００２】

【従来の技術】一般に、演算パイプライン処理方式のデ
ータ処理装置において、ストア命令に先行する演算命令
のディスティネーション・レジスタ・アドレスと、この
ストア命令のソース・レジスタ・アドレスとが一致して
いる場合、先行する演算命令の演算結果を前記ストア命
令のストアデータとしてオペランドラップアラウンドす
ることが行われている。

【０００３】前述のような演算処理に関する従来技術と
して、例えば、特開昭５９−１１７６４０号公報等に記
載された技術が知られている。

【０００４】この従来技術は、ストア命令の処理を先行
する演算命令の処理の終了を待たずに開始し、ストア命
令に先行する演算命令のディスティネーション・レジス
タ・アドレスと前記ストア命令のソース・レジスタ・ア
ドレスとが一致している場合、用意したストアデータに
代えて先行する演算命令の演算結果を選択し、先行する
演算命令の演算結果をストアデータとしてメモリに書き
込むというものである。

【０００５】

【発明が解決しようとする課題】前述した従来技術は、
ストア命令の処理開始で用意されたストアデータが、そ
のストア命令に先行する演算命令の演算結果に置き換え
られてしまうことに対する考慮がなされていない。この
ため、前述の従来技術は、ストア命令に先行する演算命
令のディスティネーション・レジスタ・アドレスと前記
ストア命令のソース・レジスタ・アドレスとが一致して
いることが、ストア命令の処理開始の時点で既に判明し
ているにもかかわらず、置き換えられてしまい不要にな
るストアデータを用意し、その結果、演算器に１サイク
ルの空を生じさせてしまい、データ処理装置のスループ
ットを低下させているという問題点を有している。

【０００６】本発明の目的は、演算パイプライン制御の
データ処理装置において、ストア命令に先行する演算命
令のディスティネーション・レジスタ・アドレスとこの
ストア命令のソース・レジスタ・アドレスとが一致して
いる場合にも、演算器に空きを生じさせることなく、効
率的に演算処理を続けることのできる演算処理方式を提
供することにある。

【０００７】

【課題を解決するための手段】本発明によれば前記目的
は、ストア命令に１または複数先行する演算命令のディ
スティネーション・レジスタ・アドレスとこのストア命
令のソース・レジスタ・アドレスとのオペランド参照関
係を調べ、一致している場合に、置き換えられて使用さ
れないストアデータの代りに、ストア命令に後続する命
令のオペランドを用意する機能を備えることにより、ま
た、ストア命令に後続する命令のオペランドを本来より
１サイクル早く用意できるように、ストア命令とその後
続命令のソース・レジスタ・アドレス及びディスティネ
ーション・レジスタ・アドレスを同時に発行させる機能
とを備えることにより達成される。

【０００８】すなわち、前記目的は、使用されないスト
アデータを用意する代りに、ストア命令に後続する命令
のオペランドにより演算を実行すると共に、ストア命令
に先行する演算命令の演算結果を該ストア命令のストア
データとしてオペランド・ラップアラウンドさせること
により達成される。

【０００９】

【作用】パイプライン制御のデータ処理装置において、
処理される命令のソース・レジスタ・アドレス及びディ
スティネーション・レジスタ・アドレスは、次々とパイ
プラインに投じられ、それらの指し示すレジスタの内容
により演算が実行されていく。

【００１０】本発明においては、このとき、同時に発行
させるようにしたストア命令とその後続命令のソース・
レジスタ・アドレス及びディスティネーション・レジス
タ・アドレスとストア命令に先行する演算命令のディス
ティネーション・レジスタ・アドレスとのオペランド参
照関係を調べる。

【００１１】その結果、ストア命令に先行する演算命令
のディスティネーション・レジスタ・アドレスとストア
命令のソース・レジスタ・アドレスとが一致し、かつ、
ストア命令に先行する演算命令のディスティネーション
・レジスタ・アドレスとストア命令の後続命令のソース
・レジスタ・アドレスとが不一致である場合に限り、使
用されないストアデータを用意することに代えて、スト
ア命令の後続命令のオペランドを用意する。

【００１２】そして、用意したオペランドを用いてスト
ア命令の後続命令を実行すると共に、ストア命令に先行
する演算命令の演算結果をストアデータとしてオペラン
ドラップアラウウンドする。

【００１３】本発明は、以上により、ストア命令とスト
ア命令の後続命令とをオーバラップさせて実行すること
が可能になり、ハードウエア量を増加させることなく、
処理装置のスループットの向上を図ることができる。

【００１４】

【実施例】以下、本発明による演算処理方式の一実施例
を図面を参照して詳細に説明する。

【００１５】図１は本発明が適用されるデータ処理装置
の概略構成を示すブロック図、図２は本発明の一実施例
の演算処理方式による浮動小数点演算ユニットの例を示
すブロック図、図３は先行する命令が加算命令（ＡＤ）
である場合の本発明の一実施例の動作を説明するタイム
チャート、図４は先々行する命令が加算命令（ＡＤ）で
ある場合の本発明の一実施例の動作を説明するタイムチ
ャートである。図１、図２において、１は命令ユニッ
ト、２は記憶ユニット、３は演算ユニット、１１、１
２、１５、１６、２６、３１はセレクタ、１３、１４は
ワークレジスタ、１７はプリシフタ、１８はスルー／コ
ンプリメント処理回路、１９はパラレルアダー、２０は
中間結果を格納するレジスタ（以下、ＲＤという）、２
１はゼロデコーダ、２２はポストシフタ、２３は演算結
果レジスタ（以下、ＷＤＲという）、２４はオペランド
・ラップアラウンド制御回路、２５はストアデータ制御
回路、２７はストアデータレジスタ（以下、ＳＴＤＲと
いう）、２８はストアリクエスト制御回路、２９はレジ
スタ群、３０はオペランド制御回路である。

【００１６】本発明が適用されるデータ処理装置は、図
１に示すように、命令を解読する命令ユニット１と、命
令及びデータを格納する記憶ユニット２と、命令で指定
された演算を実行する演算ユニット３とにより構成され
る。

【００１７】演算ユニット３の一例である本発明の一実
施例による浮動小数点演算ユニットは、図２に示すよう
に、ワークレジスタ１３、１４と、プリシフタ１７と、
オペランドデータに対しスルーまたはコンプリメント処
理を施すスルー／コンプリメント処理回路１８と、パラ
レルアダー１９と、中間結果を格納するＲＤ２０と、Ｒ
Ｄ２０に格納された中間結果の先頭から並ぶ“０”の桁
数をカウントしポストシフトカウントを生成するゼロデ
コーダ２１と、ポストシフトカウントにより中間結果を
左にシフトするポストシフタ２２と、演算結果を格納す
るＷＤＲ２３と、オペランド・ラップアラウンド制御回
路２４と、ストアデータ制御回路２５と、ＳＴＤＲ２７
と、ストアリクエスト制御回路２８と、レジスタ群２９
と、オペランド制御回路３０と、セレクタ１１、１２、
１５、１６、２６、３１とを備えて構成されている。

【００１８】前述において、レジスタ群２９は、一般
に、汎用レジスタ群と浮動小数点レジスタ群との２つを
有して構成されており、浮動小数点演算に際しては浮動
小数点レジスタ群を用い、それ以外の演算では汎用レジ
スタ群を用いるが、図２では１つのレジスタ群として示
している。

【００１９】演算命令の実行サイクルは、Ｅステージ、
Ｐステージ、Ｑステージ、Ｒステージの４ステージから
なるものとする。ＥはＥxecution cycle、ＰはＰut awa
y、ＱはＮext of Ｐ、ＲはＲegister write のそれぞれ
略であり、Ｑは転送サイクル、Ｒはディスティネーショ
ン・レジスタへの書き込みサイクルである。また、スト
ア命令の実行サイクルは、Ｅ、Ｐの２つのみであり、Ｐ
ステージで記憶ユニットにストアデータが転送される。

【００２０】次に、先行する命令が加算命令で、この後
にストア命令が続き、先行する加算命令の演算結果を格
納するディスティネーション・レジスタとストア命令の
ソース・レジスタとが同一であるとして、図２に示す演
算ユニットの動作を説明する。

【００２１】この場合、まず、第１のサイクルで、加算
命令のオペランド・データが、オペランド・バス１０１
または１０２からセレクタ１１または１２を通して、ワ
ークレジスタ１３または１４にセットされる。

【００２２】次に、指数部の小さいオペランドが、セレ
クタ１５を通してプリシフタ１７に送られ指数部の大き
いオペランドに桁合わせすべく右シフトされる。指数部
の大きなオペランドは、セレクタ１６を通してスルー／
コンプリメント処理回路１８に与えられ、この回路１８
をスルーする。プリシフタ１７、スルー／コンプリメン
ト処理回路１８を通したオペランド・データは、パラレ
ルアダー１９に与えられて加算される。

【００２３】第２のサイクルで、パラレルアダー１９に
より加算された中間結果が、ＲＤ２０に格納される。Ｒ
Ｄ２０に格納された中間結果は、ゼロデコーダ２１によ
り先頭に並ぶ“０”の桁がカウントされ、ポストシフタ
２２により左シフトされる。このシフトされた結果は、
第３のサイクルで、ＷＤＲ２３に演算結果として格納さ
れる。このとき、シフト数分に応じて、指数部が補正さ
れることはいうまでもない。

【００２４】ＷＤＲ２３に格納された演算結果は、次の
第４のサイクルで、データ・バス１０３を介してレジス
タ群２９の予め定められたディスティネーション・レジ
スタに格納される。

【００２５】一方、ストア命令は、先行する加算命令の
終了を待たずに、前述の第２のサイクルから処理が開始
され、先行する加算命令の演算結果をストアデータとし
てオペランド・ラップアラウンドし、データ・バス１０
４からセレクタ２６を通してＳＴＤＲ２７に直接セット
される。この制御を行うストア制御回路２５は、このと
き、データ・バス１０４のデータをセレクトする指示を
セレクタ２６に送る。そして、ストアリクエスト制御回
路２８は、記憶ユニットに対しストアリクエストを発行
する。

【００２６】図２に示す演算ユニットは、前述により、
ストア命令に先行する演算命令のディスティネーション
・レジスタ・アドレスとストア命令のソース・レジスタ
・アドレスとが一致した場合に、ストア命令のストアデ
ータを用意する必要がなく、また、ストア命令に先行す
る命令による処理結果をストアデータとしてワークレジ
スタにセットする必要もない。

【００２７】次に、加算命令の２命令後にストア命令が
続き、先々行する加算命令の演算結果を格納するディス
ティネーション・レジスタと前記ストア命令のソース・
レジスタとが同一である場合について、図２に示す演算
ユニットの動作を説明する。

【００２８】従来技術によるこのような場合の処理は、
先々行する加算命令の演算結果をストアデータとしてオ
ペランド・ラップアラウンドし、データ・バス１０４を
通して送られる演算結果を、オペランド・ラップアラウ
ンド制御回路２４により制御されるセレクタ１２を通し
ワークレジスタ１４にセットすることにより行われてい
る。

【００２９】これに対して、本発明の一実施例による処
理は、先々行する加算命令の演算結果をストアデータと
してデータ・バス１０５を介しセレクタ２６を通しＳＴ
ＤＲ２７にセットするように、オペランド・ラップアラ
ウンドを行うタイミングを変更している。

【００３０】このとき、ストア制御回路２５は、データ
・バス１０５に送られるデータをセレクトする指示をセ
レクタ２６に送り、ストアリクエスト制御回路２８は、
記憶ユニットに対しストアリクエストを発行する。

【００３１】前述したように、本発明の一実施例は、ス
トア命令に先行する命令または先々行する命令のディス
ティネーション・レジスタとストア命令のソース・レジ
スタとが同一である場合、先行命令または先々行命令の
演算結果をストアデータとしてＳＴＤＲ２７に直接セッ
トすればよく、ワークレジスタ１３または１４に、スト
アデータをオペランドデータとしてセットする必要がな
い。

【００３２】このため、本発明では、前述したような命
令間の依存関係がある場合に限り、ストア命令とこのス
トア命令の後続命令とをオーバラップさせて実行させる
ことが可能となる。

【００３３】前述した先行する命令が加算命令（ＡＤ）
でこの後にストア命令（ＳＴ）が続き、先行する加算命
令の演算結果を格納するディスティネーション・レジス
タとストア命令のソース・レジスタとが同一であるとき
の従来技術と本発明の一実施例による場合とを比較した
タイムチャートが図３に示されている。

【００３４】図３において、ストア命令に後続する命令
を＋１と表し、また、先行する加算命令のディスティネ
ーション・レジスタと＋１命令のソース・レジスタとは
同一ではなく、かつ、＋１命令はストア命令ではないも
のとする。

【００３５】この図３から判るように、従来技術は、＋
１命令をサイクルＮo.３からしか始めることができない
のに対して、本発明の一実施例は、ストア命令と＋１命
令とをオーバラップさせて実行することができるため、
＋１命令をサイクルＮo.２から始めることができる。

【００３６】また、前述した先々行する命令が加算命令
で、この２命令後にストア命令が続き、先々行する加算
命令のディスティネーション・レジスタとストア命令の
ソース・レジスタとが同一であるときの従来技術と本発
明の一実施例による場合とを比較したタイムチャートが
図４に示されている。

【００３７】図４において、加算命令に後続する命令を
仮りに乗算命令（Ｍ）とし、ストア命令の後続命令を＋
１と表す。また、乗算命令のディスティネーション・レ
ジスタと＋１命令のソース・レジスタは同一ではなく、
かつ、＋１命令はストア命令ではないものとする。

【００３８】図４から判るように、従来技術は、図３に
より説明した場合と同様に、＋１命令をサイクルＮo.４
からしか始めることができないのに対して、本発明の一
実施例は、ストア命令と＋１命令とをオーバラップさせ
て実行することができるため、＋１命令をサイクルＮo.
３から始めることができる。

【００３９】前述したように、本発明の一実施例は、ス
トア命令とストア命令に後続する命令をオーバラップさ
せて実行することができるものであるが、このような演
算を可能にするのがオペランド制御回路３０とオペラン
ド・ラップアラウンド制御回路２４とであり、以下、こ
れについて詳細に説明する。

【００４０】図５はオペランド制御回路３０の詳細な構
成を示すブロック図である。図５において、４０、４１
はレジスタ、４２〜４５は比較回路、４６はオア・ゲー
ト、４７、４８はアンド・ゲートである。

【００４１】図２に示す演算ユニットにおいて演算処理
が開始されると、図５に示すオペランド制御回路３０に
おいて、演算パイプラインのＥステージの始めに実行す
べき命令の第１オペランド・レジスタ・アドレス（Ｒ
１）がレジスタ４０にセットされ、Ｐステージで、この
第１オペランド・レジスタ・アドレス（Ｒ１）がレジス
タ４１へとシフトされる。

【００４２】演算命令において、命令の第１オペランド
は、演算結果を格納するディスティネーション・レジス
タ・アドレスまたはソース・レジスタ・アドレスの一方
を示し、命令の第２オペランド（Ｒ２）は、演算命令の
もう一方のソース・レジスタ・アドレスをそれぞれ示し
ている。

【００４３】図５においては、ストア命令のストアデー
タが格納されているソース・レジスタ・アドレスをＳＴ
Ｒ１と表すことにする。

【００４４】図５において、まず、比較回路４２または
４３は、Ｅステージ処理中という条件の下に、１サイク
ル早く発行されたストア命令に後続する命令のソース・
レジスタ・アドレス（Ｒ１、Ｒ２）とレジスタ４０の内
容とを比較し、一致するとオア・ゲート４６に“１”を
出力する。オア・ゲート４６は、比較回路４２または４
３の出力の少なくとも一方が“１”の場合に、信号線１
０６に“１”を出力する。

【００４５】また、比較回路４４は、Ｅステージかつス
トア命令処理中という条件の下に、ＳＴＲ１とレジスタ
４０との内容を比較し、一致するとアンド・ゲート４７
に“１”を出力する。同様に、比較回路４５は、Ｐステ
ージかつストア命令処理中という条件の下に、ＳＴＲ１
とレジスタ４１との内容を比較し、一致するとアンド・
ゲート４８に“１”を出力する。

【００４６】そして、アンド・ゲート４７、４８は、信
号線１０６が“１”ではなく、かつ、比較回路４４また
は４５の出力が“１”という条件で信号線１０７、１０
８に“１”を出力する。

【００４７】前述において、オア・ゲート４６からの信
号線１０６が“１”ということは、ストア命令とオーバ
ラップして実行される命令のソース・レジスタ・アドレ
スが、ストア命令に先行する演算命令のディスティネー
ション・レジスタ・アドレスと一致していることを意味
する。

【００４８】従って、この場合、ストア命令とその後続
命令とをオーバラップさせて実行することをやめ、従来
技術の場合と同様に、図２に示す演算ユニットは、オペ
ランド・ラップアラウンド制御回路２４により、先行す
る演算命令の演算結果をワークレジスタ１３または１４
にオペランド・ラップアラウンドして処理を行うように
動作する。

【００４９】また、図５において、アンド・ゲート４７
からの信号線１０７が“１”ということは、ストア命令
のソース・レジスタとこのストア命令に先行する演算命
令のディスティネーション・レジスタとが一致している
ことを意味し、また、アンド・ゲート４８からの信号線
１０８が“１”ということは、ストア命令のソース・レ
ジスタとこのストア命令に先々行する演算命令のディス
ティネーション・レジスタとが一致していることを意味
する。

【００５０】従って、信号線１０７または１０８が
“１”の場合、ワークレジスタ１４にストアデータをセ
ットする必要はなく、図２に示すセレクタ３１は、信号
線１０７または１０８が“１”の場合に、ストア命令の
後続命令のソース・オペランドをレジスタ群２９よりセ
レクトし、オペランド・バス１０１または１０２を通し
てセレクタ１１または１２に送出するように制御され
る。

【００５１】セレクタ１１、１２は、オペランド・ラッ
プアラウンド制御回路２４の指示によりオペランド・バ
ス１０１または１０２のデータをセレクトする。セレク
トされたデータは、ワークレジスタ１３または１４にセ
ットされ、以降、通常と同様に演算が実行される。

【００５２】一方、先行あるいは先々行する演算命令の
ディスティネーション・レジスタとストア命令のソース
・レジスタが等しい場合、そのストア命令は、データバ
ス１０４または１０５を介してセレクタ２６に送られる
先行あるいは先々行する演算命令の演算結果を、ストア
データ制御回路２５により制御されるセレクタ２６を介
してセレクトし、ストアデータとしてＳＴＤＲ２７にセ
ットする。このとき、ストアリクエスト回路２８は、記
憶ユニットに対しストアリクエストを発行し、ＳＴＤＲ
２７にセットされたデータが記憶ユニットに格納され
る。

【００５３】前述したように、本発明の一実施例によれ
ば、ストア命令のソース・レジスタと、先行あるいは先
々行する演算命令のディスティネーション・レジスタと
が一致している場合、ストア命令と、そのストア命令に
後続する命令をオーバラップさせて実行することが可能
になり、命令処理時間を短縮することができ、処理のス
ループットの向上を図ることができる。

【００５４】前述した本発明の一実施例は、命令が４ス
テージにより実行されるものとして説明したが、本発明
は、命令がさらに多数のステージにより実行される場合
にも適用することができ、この場合、ストア命令のソー
ス・レジスタと、先行あるいは先々行する演算命令だけ
でなく、さらに先行している演算命令のディスティネー
ション・レジスタとが一致している場合にも、前述と同
様に、そのストア命令に後続する命令をオーバラップさ
せて実行することが可能になる。

【００５５】

【発明の効果】以上説明したように本発明によれば、ス
トア命令のソース・レジスタと、ストア命令より複数命
令先行して実行される演算命令のディスティネーション
・レジスタとが一致している場合、ストア命令と、この
ストア命令に後続する演算命令とをオーバラップさせて
実行することができる。しかも、本発明によれば、この
ような演算の実行を、演算器の物量を大きく増加させる
ことなく行わせることが可能であり、命令処理時間を短
縮し、演算処理のスループットの向上を図ることができ
る。

【図面の簡単な説明】

【図１】本発明が適用されるデータ処理装置の概略構成
を示すブロック図である。

【図２】本発明の一実施例の演算処理方式による浮動小
数点演算ユニットの例を示すブロック図である。

【図３】先行する命令が加算命令（ＡＤ）である場合の
本発明の一実施例の動作を説明するタイムチャートであ
る。

【図４】先々行する命令が加算命令（ＡＤ）である場合
の本発明の一実施例の動作を説明するタイムチャートで
ある。

【図５】オペランド制御回路３０の詳細な構成を示すブ
ロック図である。

【符号の説明】

１ 命令ユニット ２ 記憶ユニット ３ 演算ユニット １１、１２、１５、１６、２６、３１ セレクタ １３、１４ ワークレジスタ １７ プリシフタ １８ スルー／コンプリメント処理回路 １９ パラレルアダー ２０ 中間結果を格納するレジスタ（ＲＤ） ２１ ゼロデコーダ ２２ ポストシフタ ２３ 演算結果レジスタ（ＷＤＲ） ２４ オペランド・ラップアラウンド制御回路 ２５ ストアデータ制御回路、 ２７ ストアデータレジスタ（ＳＴＤＲ） ２８ ストアリクエスト制御回路 ２９ レジスタ群 ３０ オペランド制御回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 演算パイプライン制御のデータ処理装置
   における演算処理方式において、ストア命令に１または
   複数先行して実行される演算命令のディスティネーショ
   ン・レジスタ・アドレスと前記ストア命令のソース・レ
   ジスタ・アドレスとのオペランド参照関係を調べ、両者
   が一致してる場合、置き換えられてしまうストアデータ
   に代えてストア命令に後続する命令のオペランドを用意
   することを特徴とする演算処理方式。
2. 【請求項２】 前記用意したストア命令に後続する命令
   のオペランドを用いて、ストア命令に後続する命令を実
   行すると共に、前記ストア命令に先行する演算命令の演
   算結果をストア命令のストアデータとしてオペランド・
   ラップアラウンドさせ、ストア命令とストア命令に後続
   する命令とをオーバラップして実行することを特徴とす
   る請求項１記載の演算処理方式。
3. 【請求項３】 ストア命令とストア命令に後続する命令
   のソース・レジスタ・アドレスおよびディスティネーシ
   ョン・レジスタ・アドレスとを同時に発行することを特
   徴とする請求項１または２記載の演算処理方式。