JPS58163046A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS58163046A JPS58163046A JP4592382A JP4592382A JPS58163046A JP S58163046 A JPS58163046 A JP S58163046A JP 4592382 A JP4592382 A JP 4592382A JP 4592382 A JP4592382 A JP 4592382A JP S58163046 A JPS58163046 A JP S58163046A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- processing
- signal
- conditional branch
- stage
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/3005—Arrangements for executing specific machine instructions to perform operations for flow control
- G06F9/30058—Conditional branch instructions
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、パイプライン制御方式の情報も（１）
理装置において、演算全行ない、その結果により条件コ
ード全設定する命令の実行に続いて。
ード全設定する命令の実行に続いて。
条件コードに基づいて条件分岐全行なう条件分岐命令を
実行する場合の命令処理方式に関するものである。
実行する場合の命令処理方式に関するものである。
第１図はバイブライン制御器方式における処丹例を示す
１シ１で横軸は時間ｔの経過全示し、ｔ１〜ｔ１１は各
処理が行なわれる時分割のタイムスロ、トを示し、
Ｉ Ｏ−Ｉ １０はそれぞれの機械語命令。
１シ１で横軸は時間ｔの経過全示し、ｔ１〜ｔ１１は各
処理が行なわれる時分割のタイムスロ、トを示し、
Ｉ Ｏ−Ｉ １０はそれぞれの機械語命令。
Ｄ、 Ａ、 Ｔ、 Ｓ、 Ｅは各処理単位全示す。Ｄは
命令の解読処理、Ａはアドレス計算処理、Ｔはアドレス
変換および第１次の演算の実行に必要な制御情報の生成
を行なう処理、ｓＦｉ第２次の演算の実行に必要な情報
の設定処理、ＥＦｉ演算の実行処理とする。第１図はパ
イプライン制御方式の一例金示すものであるが、以下で
は第１図に示すバイブライン処理を仮足して説明する。
命令の解読処理、Ａはアドレス計算処理、Ｔはアドレス
変換および第１次の演算の実行に必要な制御情報の生成
を行なう処理、ｓＦｉ第２次の演算の実行に必要な情報
の設定処理、ＥＦｉ演算の実行処理とする。第１図はパ
イプライン制御方式の一例金示すものであるが、以下で
は第１図に示すバイブライン処理を仮足して説明する。
＄２図は従来の方式のブロック図の一例で。
図においてｆｉｌ、 ＋３１． （７１はそれぞれＴス
テージ。
テージ。
Ｓステージ、Ｅステージにある各機械語命令に（２）
関する情報を保持するレジスタであり、各ステージに対
応して、 ＴＳＲ，ＳＳＲ，ＥＳＲと略記する。
応して、 ＴＳＲ，ＳＳＲ，ＥＳＲと略記する。
ＴＳＲｌｌ、１． ５ＳＲｔ３１の内容は、最終的にＥ
ＳＲ（７＋に設定され、Ｅステージで行なう演算の種類
を指定する信号ＦＵＮＣ、条件コードの設定方法を指定
する信号ＣＣ３ＥＴ、条件分岐命令において条件コード
全テストする方法全指定する信号ＢＲＴＹＰＥ。
ＳＲ（７＋に設定され、Ｅステージで行なう演算の種類
を指定する信号ＦＵＮＣ、条件コードの設定方法を指定
する信号ＣＣ３ＥＴ、条件分岐命令において条件コード
全テストする方法全指定する信号ＢＲＴＹＰＥ。
その他の用途に使われる信号ＭＩＳとしてＥステージの
処理を制御する。＋２１． ＋４１はＴステージ。
処理を制御する。＋２１． ＋４１はＴステージ。
Ｓステージにある命令が、演算全行なう時必袈とする汎
用レジスタのアドレス全保持するレジスタであり、各ス
テージに対応して、 ＴＲＡ、ＳＲＡと略記する。（
５）はＳステージにおいて記憶装置より送られてくるデ
ータを保持するレジスタであり、 ＯＤＲと略記する
。（６）は汎用レジスタでありＧＰＲと略記する。ＧＰ
Ｒ（４１では、入力ＲＡにより指定されるアドレスの汎
用レジスタの内容が出力Ｒとなる。（８＋、 ［９］は
Ｅステージでの演算に使Ｊｆｌするデータ全保持するレ
ジスタであり、それぞれＡＲ，ＢＲと略記する。ＧＯ＋
は演算器であり。
用レジスタのアドレス全保持するレジスタであり、各ス
テージに対応して、 ＴＲＡ、ＳＲＡと略記する。（
５）はＳステージにおいて記憶装置より送られてくるデ
ータを保持するレジスタであり、 ＯＤＲと略記する
。（６）は汎用レジスタでありＧＰＲと略記する。ＧＰ
Ｒ（４１では、入力ＲＡにより指定されるアドレスの汎
用レジスタの内容が出力Ｒとなる。（８＋、 ［９］は
Ｅステージでの演算に使Ｊｆｌするデータ全保持するレ
ジスタであり、それぞれＡＲ，ＢＲと略記する。ＧＯ＋
は演算器であり。
（３）
ＡとＢの入力データに対して、Ｆで指定された演算を実
行し、結果をＣへ出力する機能を有し。
行し、結果をＣへ出力する機能を有し。
ＡＬＵと略記する。（Ｉｌｌは演算結果に基づいて信号
ＣＣ３ＥＴで指定声ｆ′Ｌだ方法で条件コード全生成す
る論理回路であり、 ＣＣＧＥＮと略記する。０２１
は演算結果を保持するレジスタであり、ＣＲと略記する
。（１３）は条件コード全保持するレジスタであり、Ｃ
Ｃと略記する。（１４）は条件分岐命令の種類により決
まる信号ＢＲＴＹＰＥにより指定さ′ｉ″Ｌだ条件コー
ドのテスト方法に基づき９条件コード全テストする論理
回路であり２分岐するか否かを示す信号ＨＲＡＮＣＨが
出力をれる。論理回路（１４１はＢＣＴＥＳＴと１賂ｄ
己する。
ＣＣ３ＥＴで指定声ｆ′Ｌだ方法で条件コード全生成す
る論理回路であり、 ＣＣＧＥＮと略記する。０２１
は演算結果を保持するレジスタであり、ＣＲと略記する
。（１３）は条件コード全保持するレジスタであり、Ｃ
Ｃと略記する。（１４）は条件分岐命令の種類により決
まる信号ＢＲＴＹＰＥにより指定さ′ｉ″Ｌだ条件コー
ドのテスト方法に基づき９条件コード全テストする論理
回路であり２分岐するか否かを示す信号ＨＲＡＮＣＨが
出力をれる。論理回路（１４１はＢＣＴＥＳＴと１賂ｄ
己する。
第２図の情報処理装置において、一連の命令の処理全実
行した時のタイムチャー［ｆ第３図１に示す。
行した時のタイムチャー［ｆ第３図１に示す。
第：う図Ｔ、 ＩＯ〜■７は各々機械語命令であり。
そのうち命令１１は、汎用レジスタの内科と記憶装置中
のオペランドデータを比較し、前者が後者より小をい値
であれば９条件コードをｒｌＪに（４） 設足し、それ以外の時は条件コード全「０」に設定する
命令であるとする。また命令工２は９条件コードが「１
」であれば分岐し２条件コードが［（月であれば分岐し
ない条件分岐命令であるとする。第３図の場合は命令Ｉ
ｌにより条件コードかｒｌＪに設定され、命令■２の条
件分岐命令において分岐条件が成立して分岐が発生する
場合であり、命令Ｉ２のＥステージの処理の次のタイム
スロットｔ８において分岐先の命令■３のＤステージの
処理が開始されている。
のオペランドデータを比較し、前者が後者より小をい値
であれば９条件コードをｒｌＪに（４） 設足し、それ以外の時は条件コード全「０」に設定する
命令であるとする。また命令工２は９条件コードが「１
」であれば分岐し２条件コードが［（月であれば分岐し
ない条件分岐命令であるとする。第３図の場合は命令Ｉ
ｌにより条件コードかｒｌＪに設定され、命令■２の条
件分岐命令において分岐条件が成立して分岐が発生する
場合であり、命令Ｉ２のＥステージの処理の次のタイム
スロットｔ８において分岐先の命令■３のＤステージの
処理が開始されている。
第２図において、命令１１と命令Ｉ２の処理は以下のよ
うに行なわれる。タイムスロットｔ５で。
うに行なわれる。タイムスロットｔ５で。
命令Ｔ ｒのＳステージの処理開始時点において。
Ｓ Ｓ Ｒ（３１に命令■１の演痺処理に必要な制御情
報が設定され、 ５ＲＡ（４１には命令１１の演算に
必要な汎用レジスタのアドレスが設定され、 ＯＤＲ
１５１には記１憩装置より取り出されたオペランドデー
タが設定される。次のタイムスロットｔ６の最初で５Ｓ
Ｒｆ３１の内容はＥＳＲ（７１へ設定され、 ＳＲＡ
（４１によね読み出された汎用レジスタＧＰＲｔ６１
の内科がＡＲ（５） （８）へ設定され、 ＯＤＲ（５１の内容がｎＲ１９１
へ設定されて命令１１のＥステージの処理が始まる。ま
たタイムスロットｔ６では２分岐命令Ｉ２のＳステージ
の処理が行なわれている。命令Ｉ、のＥステージの処理
では、演算器ＡＬＵ（１０１によるＡＲ（８１の内科か
らＢＲ（９１の内容の演算が信号ＦＵＮＣの指定により
実行され、その結果に対し論理回路ＣＣＣＪＮ（１１）
では信号ＣＣ３ＥＴの指定により条件コードが生成され
て、その条件コードがｃ ｃ ＋１３１に設定される。
報が設定され、 ５ＲＡ（４１には命令１１の演算に
必要な汎用レジスタのアドレスが設定され、 ＯＤＲ
１５１には記１憩装置より取り出されたオペランドデー
タが設定される。次のタイムスロットｔ６の最初で５Ｓ
Ｒｆ３１の内容はＥＳＲ（７１へ設定され、 ＳＲＡ
（４１によね読み出された汎用レジスタＧＰＲｔ６１
の内科がＡＲ（５） （８）へ設定され、 ＯＤＲ（５１の内容がｎＲ１９１
へ設定されて命令１１のＥステージの処理が始まる。ま
たタイムスロットｔ６では２分岐命令Ｉ２のＳステージ
の処理が行なわれている。命令Ｉ、のＥステージの処理
では、演算器ＡＬＵ（１０１によるＡＲ（８１の内科か
らＢＲ（９１の内容の演算が信号ＦＵＮＣの指定により
実行され、その結果に対し論理回路ＣＣＣＪＮ（１１）
では信号ＣＣ３ＥＴの指定により条件コードが生成され
て、その条件コードがｃ ｃ ＋１３１に設定される。
次のタイムスロットｔ７における命令Ｉ２のＥステージ
の処理では、信号ＢＲＴＹＰＥにより指定された内容に
基づき、論理回路ＢＣＴＥＳＴ Ｑ４１によｉ ＣＣ＋
１３１の値がテストされ２分岐が発生するか否かが決定
される。第３図の場合では、 ＡＬＵ（ｌｉｌによる
械算精果が負の値となりＣＤＧＩＩＥＮ（ＩＩ）により
ＣＣ＋Ｉ（＋にけ「１」が設定され２次のタイムスロッ
トにおける条件分岐命令のＥステージの処理で。
の処理では、信号ＢＲＴＹＰＥにより指定された内容に
基づき、論理回路ＢＣＴＥＳＴ Ｑ４１によｉ ＣＣ＋
１３１の値がテストされ２分岐が発生するか否かが決定
される。第３図の場合では、 ＡＬＵ（ｌｉｌによる
械算精果が負の値となりＣＤＧＩＩＥＮ（ＩＩ）により
ＣＣ＋Ｉ（＋にけ「１」が設定され２次のタイムスロッ
トにおける条件分岐命令のＥステージの処理で。
ｃ Ｃ（１３１がｒｌＪであることをテストし１分岐が
発生し、タイムスロットｔ８よね分岐先の命令Ｉ３のＤ
ステージの処理が開始される。
発生し、タイムスロットｔ８よね分岐先の命令Ｉ３のＤ
ステージの処理が開始される。
（６）
一般に情報処理装置において９条件分岐命令は出現頻度
の高い命令であわ９条件分岐命令の処理速度を高めるこ
とは、情報処理装置自体の性能全向上させる。
の高い命令であわ９条件分岐命令の処理速度を高めるこ
とは、情報処理装置自体の性能全向上させる。
本発明は単純な演算命令と条件分岐命令を連続して処理
する際に２条件分岐命令の処理速度を高めることにより
、情報処理装置の性能を同上させること全目的とする。
する際に２条件分岐命令の処理速度を高めることにより
、情報処理装置の性能を同上させること全目的とする。
第４１シ１は本発明による情報処理装置の一実施例の構
成を示すブロック図である。この第４尼１において、第
２図と同一符号は同一部分を示し。
成を示すブロック図である。この第４尼１において、第
２図と同一符号は同一部分を示し。
（１５）は現在Ｔステージで処理が行なわれている命令
の種類全保持する２ビツトのメモリであり。
の種類全保持する２ビツトのメモリであり。
（１６）は現在Ｓステージで処理が行なわれている命令
の種類を保持する２ビツトのメモリである。
の種類を保持する２ビツトのメモリである。
０５）および（１６）の内容が示す命令の種類は、その
値が、 「ｏｏＪか［Ｏｌ」の場合、比較命令と条件
コードに基づく条件分岐命令以外の命令であることを示
し、 ［ＯＪの場合、比較命令であること全示し＊
ｒ”Ｊの場合９条件コードに基づく条件（７） 分岐命令Ｔ゛あることを示す。
値が、 「ｏｏＪか［Ｏｌ」の場合、比較命令と条件
コードに基づく条件分岐命令以外の命令であることを示
し、 ［ＯＪの場合、比較命令であること全示し＊
ｒ”Ｊの場合９条件コードに基づく条件（７） 分岐命令Ｔ゛あることを示す。
（１８）は比載婚であり、Ａの入力の値がＢの外力の値
より小さい場合、出力ＬＴがＩｌｌとなる。（１８）は
ＣＭＰと略ぎ己する。（１ηは１ビツトのメモリであり
２分岐が発生する場合「１」９発生しない場合ｆｏｊを
保持する。（１９ａ） 、 （１９ｂ） 、 （１９ｃ
）はアンドゲートであす１２０＋はインバータである。
より小さい場合、出力ＬＴがＩｌｌとなる。（１８）は
ＣＭＰと略ぎ己する。（１ηは１ビツトのメモリであり
２分岐が発生する場合「１」９発生しない場合ｆｏｊを
保持する。（１９ａ） 、 （１９ｂ） 、 （１９ｃ
）はアンドゲートであす１２０＋はインバータである。
以上述べたように、第４図は従来の構成を示す第３図１
に対しく１５）〜（４））の部分を付加したものとなっ
ている。
に対しく１５）〜（４））の部分を付加したものとなっ
ている。
第４図の情報処理装置において、一連の命令の処理を実
行した時のタイムチャートを弗５図に示す。処理する各
命令は、第３図のタイムチャートの場合と同様であり、
命令ＩＩは、汎用レジスタの内容と記憶装置中のオペラ
ンドデータを比較し、前者が後者より小さい値であれば
。
行した時のタイムチャートを弗５図に示す。処理する各
命令は、第３図のタイムチャートの場合と同様であり、
命令ＩＩは、汎用レジスタの内容と記憶装置中のオペラ
ンドデータを比較し、前者が後者より小さい値であれば
。
条件コード金「１」に設定する比較命令であり。
命令Ｉ２は２条件コードの値がＦｌｊであれば分岐を起
こす条件分岐命令である。以下第４図の動作について説
明する。第４図において、第５図（８） のタイムスロットｔ５では、Ｓステージで命令１１の処
理が行なわれ、同時にＴステージで命令Ｉ２の処理が行
なわれている。この時、Ｔステージでの命令の種類を保
持するメモリ０５）には「１１」が設定されているので
アンドゲート（１９ａ）の出力信号Ｃ０ＮＤはｒｌＪと
なりＴステージで処理中の命令が条件分岐命令であるこ
と全示し、またＳステージでの命令の種類全保持するメ
モリ０６）には「１０」 が設定されているので、イン
バータ（イ）の入力が「０」、出力が「１」となること
により。
こす条件分岐命令である。以下第４図の動作について説
明する。第４図において、第５図（８） のタイムスロットｔ５では、Ｓステージで命令１１の処
理が行なわれ、同時にＴステージで命令Ｉ２の処理が行
なわれている。この時、Ｔステージでの命令の種類を保
持するメモリ０５）には「１１」が設定されているので
アンドゲート（１９ａ）の出力信号Ｃ０ＮＤはｒｌＪと
なりＴステージで処理中の命令が条件分岐命令であるこ
と全示し、またＳステージでの命令の種類全保持するメ
モリ０６）には「１０」 が設定されているので、イン
バータ（イ）の入力が「０」、出力が「１」となること
により。
アンドグー） （１９ｂ）の出力信号ＣＯＭＰは「１」
となｐｓＳステージ処理中の命令が比較命令であること
を示す。同時に、Ｓステージの命令ｒｍのの処理では、
汎用レジスタＧＰＲ［６１から読み出されるデータと記
憶装置からのオペランド′データデータの値より小さけ
れば、比較命令によシ設定すべき条件コードの値を示す
信号ＬＥＳＳがｒｌＪとなる。すなわち、第５図におい
てタイムスロ（９） ットｔ５では、Ｔステージで処理中の命令が条件分岐命
令であるので信号Ｃ０ＮＤがｆｌＪであり。
となｐｓＳステージ処理中の命令が比較命令であること
を示す。同時に、Ｓステージの命令ｒｍのの処理では、
汎用レジスタＧＰＲ［６１から読み出されるデータと記
憶装置からのオペランド′データデータの値より小さけ
れば、比較命令によシ設定すべき条件コードの値を示す
信号ＬＥＳＳがｒｌＪとなる。すなわち、第５図におい
てタイムスロ（９） ットｔ５では、Ｔステージで処理中の命令が条件分岐命
令であるので信号Ｃ０ＮＤがｆｌＪであり。
Ｓステージで処理中の命令が比較命令であるので信号Ｃ
ＯＭＰがｒｌＪであり、比較すべきＧＰＲ（６１の内容
と０ＤＲ（５１の内容の比較結果が信号ＬＥＳＳに出力
されている。アンドゲート（１９ｃ）により信号Ｃ（Ｉ
ｖ！Ｐ、信号Ｃ０ＮＤ 、信号ＬｇＳＳの論理積がとら
れ、信号ＬＥＳＳがｌｌｌＯ時１条件分岐命令において
分岐が発生するか否かを示すアンドグー ） （１９ｃ
）の出カイ言号ＢＲσｒｌＪ となる。史に信号ＢＲは
、命令の処理が次のタイムスロットｔ６へ鵡む時点でメ
モ１月１７）へ設定され次のタイムスロットよシ分岐先
の命令の処理を開始することを示す信号ＣＢＲが生成さ
れる。信号ＣＢＲがｒｌＪであれば９分岐が発生するこ
とになり次のタイムスロットｔ７より分岐先の命令Ｉ３
のＤステージの処理全開始する。
ＯＭＰがｒｌＪであり、比較すべきＧＰＲ（６１の内容
と０ＤＲ（５１の内容の比較結果が信号ＬＥＳＳに出力
されている。アンドゲート（１９ｃ）により信号Ｃ（Ｉ
ｖ！Ｐ、信号Ｃ０ＮＤ 、信号ＬｇＳＳの論理積がとら
れ、信号ＬＥＳＳがｌｌｌＯ時１条件分岐命令において
分岐が発生するか否かを示すアンドグー ） （１９ｃ
）の出カイ言号ＢＲσｒｌＪ となる。史に信号ＢＲは
、命令の処理が次のタイムスロットｔ６へ鵡む時点でメ
モ１月１７）へ設定され次のタイムスロットよシ分岐先
の命令の処理を開始することを示す信号ＣＢＲが生成さ
れる。信号ＣＢＲがｒｌＪであれば９分岐が発生するこ
とになり次のタイムスロットｔ７より分岐先の命令Ｉ３
のＤステージの処理全開始する。
第２図の従来の情報処理装置では、比較命令の条件コー
ドの設定は実際の演算処理を行なうＥステージで行なっ
ていたので、比較命令の次（１０） に条件分岐命令を連続して処理する場合９分岐が発生す
るか否かを検出するのは２条件分岐命令のＥステージの
処理においてであった。
ドの設定は実際の演算処理を行なうＥステージで行なっ
ていたので、比較命令の次（１０） に条件分岐命令を連続して処理する場合９分岐が発生す
るか否かを検出するのは２条件分岐命令のＥステージの
処理においてであった。
一方第４図の本発明による情報処理装置では。
第３図に対して論理回路、メモリ等を追加することによ
り比較命令のような単純な演算を伴う命令の条件コード
の設定はＳステージの処理中でも行なう。更に、比較命
令と条件分岐命令を連続して処理する場合を検出する。
り比較命令のような単純な演算を伴う命令の条件コード
の設定はＳステージの処理中でも行なう。更に、比較命
令と条件分岐命令を連続して処理する場合を検出する。
以上のことにより条件分岐命令における分岐の発生がよ
シ早く検出することができ１条件分岐命令の処理が高速
化される。つまり、＄３図で従来の情報処理装置の命令
処理タイムチャートにおいて。
シ早く検出することができ１条件分岐命令の処理が高速
化される。つまり、＄３図で従来の情報処理装置の命令
処理タイムチャートにおいて。
分岐先の命令■３の処理はタイムスロットｔ８よシ開始
されているが、第５図でこの発明による情報処理装置の
命令処理のタイムチャート↑は。
されているが、第５図でこの発明による情報処理装置の
命令処理のタイムチャート↑は。
第３１￥１に比べてｌタイムスロット早いタイムスロッ
トｔ７よシ分岐先の命令Ｉ３の処理が開始されている。
トｔ７よシ分岐先の命令Ｉ３の処理が開始されている。
なお２以上は単純な演算命令の一例として比（１１）
較命令を掲げて説明したが、他の演算命令であってもよ
い。また条件分岐命令として１条件コードが１１」であ
れば９分岐する特定の命令を仮定したが他の条件分岐命
令であってもよいのは甲すまでもない。また１条件コー
ドの長さも任意のビット数であってもよい。さらに、バ
イブライン処理として第１図のような特別なバイブライ
ン処理全仮定して説明したが、他の処理方式のバイブラ
イン処理であっても構わない。
い。また条件分岐命令として１条件コードが１１」であ
れば９分岐する特定の命令を仮定したが他の条件分岐命
令であってもよいのは甲すまでもない。また１条件コー
ドの長さも任意のビット数であってもよい。さらに、バ
イブライン処理として第１図のような特別なバイブライ
ン処理全仮定して説明したが、他の処理方式のバイブラ
イン処理であっても構わない。
以上のように、この発明によればバイブライン処理にお
いて条件コード全設定する演痺命令と条件コードに基づ
めで分岐全行なう条件分岐命令を連続して処理する際、
前者の命令の演算の実行以前に条件コードを検出するこ
とと前者の命令に絖いて後者の条件分岐命令が処理中で
あること全検出することにより２分岐が発生するか否か
がわかる。さらに９分岐の発生が判明した次の時点よシ
１分岐先の命令の処理が開始できるので、その分だけ条
件分岐命令の処理が茜速化される効果を有する。
いて条件コード全設定する演痺命令と条件コードに基づ
めで分岐全行なう条件分岐命令を連続して処理する際、
前者の命令の演算の実行以前に条件コードを検出するこ
とと前者の命令に絖いて後者の条件分岐命令が処理中で
あること全検出することにより２分岐が発生するか否か
がわかる。さらに９分岐の発生が判明した次の時点よシ
１分岐先の命令の処理が開始できるので、その分だけ条
件分岐命令の処理が茜速化される効果を有する。
（１２）
第１図はバイブライン制御方式に訃ける処理例を示す図
、第２図は従来の情報処理装置を示すブロック図、第３
図は第２図の情報処理装置テ命令の処理を行なった時の
タイムチャート。 第４図はこの発明の一実施例である情報処理装置のブロ
ック図、第５図は第４図の本発明による情報処理装置で
命令の処理を行なった時のタイムチャートである。 （１）・・・ＴＳＲ，（３１・・・ＳＳＲ，（７１・・
・ＥＳＲ，（２１・・・ＴＲＡ 。 （４）・・・ＳＲＡ、 ｔ５＋・・・ＯＤＲ，＋６１・
・・Ｇｐｎ（６１を汎用レジスタという。（８）・・・
ＡＲ，（９］・・・ＢＲ，則）・・・ＡＬＵＱＩＪＩを
演算器という。０１）・・・ＣＣＧＥＮ、 ０２ｉ・・
・ＣＲ，（１３１・・・ｃＣ，（１４１・・・ＢＣＴＥ
ＳＴ、 Ｑ５１． ａ６１・・・命令の種類全保持する
２ビツトのメモリ、 （１７）・・・分岐するか否かを
示す１ビツトのメモリ、 （ｌｌｌｉ・・・ＣＭＰ、
ｆ１８１”！ｉ＝比較器という。 なお９図中同一符号は同一または相当部分を示す。 代理人 葛 野 信 − （１３） ０（）−り 田
、第２図は従来の情報処理装置を示すブロック図、第３
図は第２図の情報処理装置テ命令の処理を行なった時の
タイムチャート。 第４図はこの発明の一実施例である情報処理装置のブロ
ック図、第５図は第４図の本発明による情報処理装置で
命令の処理を行なった時のタイムチャートである。 （１）・・・ＴＳＲ，（３１・・・ＳＳＲ，（７１・・
・ＥＳＲ，（２１・・・ＴＲＡ 。 （４）・・・ＳＲＡ、 ｔ５＋・・・ＯＤＲ，＋６１・
・・Ｇｐｎ（６１を汎用レジスタという。（８）・・・
ＡＲ，（９］・・・ＢＲ，則）・・・ＡＬＵＱＩＪＩを
演算器という。０１）・・・ＣＣＧＥＮ、 ０２ｉ・・
・ＣＲ，（１３１・・・ｃＣ，（１４１・・・ＢＣＴＥ
ＳＴ、 Ｑ５１． ａ６１・・・命令の種類全保持する
２ビツトのメモリ、 （１７）・・・分岐するか否かを
示す１ビツトのメモリ、 （ｌｌｌｉ・・・ＣＭＰ、
ｆ１８１”！ｉ＝比較器という。 なお９図中同一符号は同一または相当部分を示す。 代理人 葛 野 信 − （１３） ０（）−り 田
Claims (1)
- 【特許請求の範囲】 機械語命令全処理するため処理順序別に複数の処理中位
を設け、互いに連続する複数の機械語命令がその処理順
序に従って上記複数の処理単位において時分割多重的に
処理されるバイブライン制御方式の情報処理装置内で、
ある単純な演算全行ないその演算結果により条件コード
を設定する命令と条件コードに基づいて条件分岐を行な
う条件分岐命令全連続して処理する場合、前者の条件コ
ードを設定する命令について実際の演算を実行する以前
に、条件コード全生成する手段と、この生成した条件コ
ードにより。 後者の条件分岐命令の実行時以前に分岐判定を行ない１
条件分岐を行なう手段とを有することを特徴とする情報
処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4592382A JPS58163046A (ja) | 1982-03-23 | 1982-03-23 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4592382A JPS58163046A (ja) | 1982-03-23 | 1982-03-23 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58163046A true JPS58163046A (ja) | 1983-09-27 |
Family
ID=12732769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4592382A Pending JPS58163046A (ja) | 1982-03-23 | 1982-03-23 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58163046A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62159228A (ja) * | 1986-01-07 | 1987-07-15 | Nec Corp | 命令先取り装置 |
-
1982
- 1982-03-23 JP JP4592382A patent/JPS58163046A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62159228A (ja) * | 1986-01-07 | 1987-07-15 | Nec Corp | 命令先取り装置 |
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