JP3155056B2 - 情報処理装置 - Google Patents
情報処理装置Info
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- JP3155056B2 JP3155056B2 JP08517692A JP8517692A JP3155056B2 JP 3155056 B2 JP3155056 B2 JP 3155056B2 JP 08517692 A JP08517692 A JP 08517692A JP 8517692 A JP8517692 A JP 8517692A JP 3155056 B2 JP3155056 B2 JP 3155056B2
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Description
【０００１】
【産業上の利用分野】本発明は、パイプライン処理を行
う情報処理装置において、多重ロード命令および／また
は多重ストア命令を高速に実行するための情報処理装置
に関する。
う情報処理装置において、多重ロード命令および／また
は多重ストア命令を高速に実行するための情報処理装置
に関する。
【０００２】多重ロード命令は、命令中のＲ1 部で指定
されるレジスタからはじまり、Ｒ3部で指定されるレジ
スタまでの一連の汎用レジスタに対して、Ｂ2 部、Ｄ2
部で指定される記憶域の内容をロードするものである。
また多重ストア命令は、命令中のＲ1 部で指定されるレ
ジスタからはじまり、Ｒ3 部で指定されるレジスタまで
の一連の汎用レジスタの内容を、Ｂ2 部、Ｄ2 部で指定
される記憶域に対してストアするものである。
されるレジスタからはじまり、Ｒ3部で指定されるレジ
スタまでの一連の汎用レジスタに対して、Ｂ2 部、Ｄ2
部で指定される記憶域の内容をロードするものである。
また多重ストア命令は、命令中のＲ1 部で指定されるレ
ジスタからはじまり、Ｒ3 部で指定されるレジスタまで
の一連の汎用レジスタの内容を、Ｂ2 部、Ｄ2 部で指定
される記憶域に対してストアするものである。
【０００３】
【従来の技術】従来から、上記多重ロード命令や多重ス
トア命令が実行されており、連続してアクセス処理が行
われるようにされている。
トア命令が実行されており、連続してアクセス処理が行
われるようにされている。
【０００４】当該従来の場合の処理態様については、図
６ないし図８を参照して後述されるが、主記憶装置を共
有するマルチプロセッサ・システムの下で実行される場
合には、ダブル・ワード境界内（８バイト境界内）の１
ブロックの記憶域に対するアクセスに当っては、２つ以
上のプロセッサから同時にアクセスすることができない
ことが生じる。このような場合における処理能力を向上
するために、多重ロード命令や多重ストア命令の実行に
当っては、記憶域オペランドがワード境界にある場合に
はまずワード（４バイト）のアクセスを処理し（ダブル
・ワードのアクセスが出来るようになるのを待つように
することなしに）、続いてダブル・ワード（８バイト）
を単位として記憶域オペランドへアクセスするようにす
ることが行われる。
６ないし図８を参照して後述されるが、主記憶装置を共
有するマルチプロセッサ・システムの下で実行される場
合には、ダブル・ワード境界内（８バイト境界内）の１
ブロックの記憶域に対するアクセスに当っては、２つ以
上のプロセッサから同時にアクセスすることができない
ことが生じる。このような場合における処理能力を向上
するために、多重ロード命令や多重ストア命令の実行に
当っては、記憶域オペランドがワード境界にある場合に
はまずワード（４バイト）のアクセスを処理し（ダブル
・ワードのアクセスが出来るようになるのを待つように
することなしに）、続いてダブル・ワード（８バイト）
を単位として記憶域オペランドへアクセスするようにす
ることが行われる。
【０００５】図６は従来の場合の多重ロード命令の処理
態様を示す。図中の符号１は命令レジスタ、２はレジス
タ・スタック、３はベース・レジスタ、４はディスプレ
ースメント・レジスタ、５は実効アドレス発生部、６、
７、８は夫々レジスタ、９はオペランド長生成回路、１
０は実効アドレス・レジスタ、１１はワーク・アドレス
・レジスタ、１２はオペランド長設定レジスタを表わし
ている。なお、図６中の符号４’、５’、１０’は、第
１フロー（１ｓｔ ＦＬＯＷ）において使用される構成
と同じものであり、第２フロー（２ｎｄ ＦＬＯＷ）に
おいて使用されることを表わしている。
態様を示す。図中の符号１は命令レジスタ、２はレジス
タ・スタック、３はベース・レジスタ、４はディスプレ
ースメント・レジスタ、５は実効アドレス発生部、６、
７、８は夫々レジスタ、９はオペランド長生成回路、１
０は実効アドレス・レジスタ、１１はワーク・アドレス
・レジスタ、１２はオペランド長設定レジスタを表わし
ている。なお、図６中の符号４’、５’、１０’は、第
１フロー（１ｓｔ ＦＬＯＷ）において使用される構成
と同じものであり、第２フロー（２ｎｄ ＦＬＯＷ）に
おいて使用されることを表わしている。
【０００６】パイプライン処理の流れは、Ｄステート、
Ａステート、Ｔステート、Ｂステート、Ｅステート、Ｗ
ステートの６ステートをもつようにされているものであ
るが、多重ロード命令や多重ストア命令の場合には上述
した如く、ワード境界アクセスとダブル・ワード境界ア
クセスとが混在することになることから、第１フローに
おいて、Ａステート（アドレス生成ステート）で１ステ
ート分のインターロックを必要とする。
Ａステート、Ｔステート、Ｂステート、Ｅステート、Ｗ
ステートの６ステートをもつようにされているものであ
るが、多重ロード命令や多重ストア命令の場合には上述
した如く、ワード境界アクセスとダブル・ワード境界ア
クセスとが混在することになることから、第１フローに
おいて、Ａステート（アドレス生成ステート）で１ステ
ート分のインターロックを必要とする。
【０００７】即ち、図６に示す如く、命令レジスタ１の
内容にもとづいて、Ａステートの先頭において、ベース
・レジスタ３とディスプレースメント・レジスタ４とが
セットされると共に、レジスタ６とレジスタ７とに命令
中のＲ1 部とＲ3 部とがセットされる。そしてＡステー
トにおける処理の結果から記憶オペランド・アドレスが
ワード境界に位置するか否かがレジスタ８にセットされ
ることになり、オペランド長生成回路９がレジスタ６、
７、８の内容にもとづいてオペランド長を計算する。
内容にもとづいて、Ａステートの先頭において、ベース
・レジスタ３とディスプレースメント・レジスタ４とが
セットされると共に、レジスタ６とレジスタ７とに命令
中のＲ1 部とＲ3 部とがセットされる。そしてＡステー
トにおける処理の結果から記憶オペランド・アドレスが
ワード境界に位置するか否かがレジスタ８にセットされ
ることになり、オペランド長生成回路９がレジスタ６、
７、８の内容にもとづいてオペランド長を計算する。
【０００８】従来の場合（図６の場合）、オペランド長
生成回路９がレジスタ６、７、８の内容を利用すること
から、第１フローに関して、Ａステートが更に１ステー
ト分接続される。そして、Ｔステートの先頭において、
レジスタ１０、１１、１２がセットされ、かつ第２フロ
ーのためにレジスタ４’がセットされる。第１フローは
以降、Ｂステート、Ｅステート、Ｗステートと処理が行
われるが、第２フローに関しては第２フローにおけるＡ
ステートにおいてアドレス計算が行われる。
生成回路９がレジスタ６、７、８の内容を利用すること
から、第１フローに関して、Ａステートが更に１ステー
ト分接続される。そして、Ｔステートの先頭において、
レジスタ１０、１１、１２がセットされ、かつ第２フロ
ーのためにレジスタ４’がセットされる。第１フローは
以降、Ｂステート、Ｅステート、Ｗステートと処理が行
われるが、第２フローに関しては第２フローにおけるＡ
ステートにおいてアドレス計算が行われる。
【０００９】図７は多重ロード命令の処理の一例を示し
ている。図示の場合には、主記憶装置におけるアドレス
「１０４」からの１６バイト分を汎用レジスタＧＲ
（１）からＧＲ（４）までに多重ロードする処理が示さ
れている。
ている。図示の場合には、主記憶装置におけるアドレス
「１０４」からの１６バイト分を汎用レジスタＧＲ
（１）からＧＲ（４）までに多重ロードする処理が示さ
れている。
【００１０】図示上方に、第１フローの処理と第２フロ
ーの処理と第３フローの処理とがパイプライン処理によ
って行われることが示されている。また図示下方に、主
記憶装置からどのようにデータがロードされるかが示さ
れている。
ーの処理と第３フローの処理とがパイプライン処理によ
って行われることが示されている。また図示下方に、主
記憶装置からどのようにデータがロードされるかが示さ
れている。
【００１１】第１フローのＡステート（インターロック
が行われたＡステート）において、アドレス「１０４」
からレングス長「４」即ち４バイト分）をロードするこ
とが定まり、Ｂステートにおいて４バイト分のフェッチ
が行われ、Ｗステートにおいて４バイト分のデータが汎
用レジスタＧＲ（１）にセットされる。
が行われたＡステート）において、アドレス「１０４」
からレングス長「４」即ち４バイト分）をロードするこ
とが定まり、Ｂステートにおいて４バイト分のフェッチ
が行われ、Ｗステートにおいて４バイト分のデータが汎
用レジスタＧＲ（１）にセットされる。
【００１２】第１フローのＴステートの際に第２フロー
のＡステートが処理され、第２フローにおいては、
（ｉ）アドレスが、「１０４」＋「４」から、「１０
８」となり、（ii) レングスが、残りレジスタ数が
「３」であることから、「８」とされ、Ｂステートにお
いて８バイト分のフェッチが行われ、Ｗステートにおい
て８バイト分のデータが汎用レジスタＧＲ（２）とＧＲ
（３）とにセットされる。
のＡステートが処理され、第２フローにおいては、
（ｉ）アドレスが、「１０４」＋「４」から、「１０
８」となり、（ii) レングスが、残りレジスタ数が
「３」であることから、「８」とされ、Ｂステートにお
いて８バイト分のフェッチが行われ、Ｗステートにおい
て８バイト分のデータが汎用レジスタＧＲ（２）とＧＲ
（３）とにセットされる。
【００１３】同様に第３フローにおいては、（iii)アド
レスが、「１０８」＋「８」から、「１１０」となり、
（iv) レングスが、残りレジスタ数が「１」であことか
ら、「４」とされ、Ｂステートにおいて４バイト分のフ
ェッチが行われ、Ｗステートにおいて４バイト分のデー
タが汎用レジスタＧＲ（４）にセットされる。
レスが、「１０８」＋「８」から、「１１０」となり、
（iv) レングスが、残りレジスタ数が「１」であことか
ら、「４」とされ、Ｂステートにおいて４バイト分のフ
ェッチが行われ、Ｗステートにおいて４バイト分のデー
タが汎用レジスタＧＲ（４）にセットされる。
【００１４】図８は多重ロード命令の処理の他の例を示
している。図示の場合には、主記憶装置におけるアドレ
ス「１０８」からの１６バイト分を汎用レジスタＧＲ
（１）からＧＲ（４）までに多重ロードする処理が示さ
れている。
している。図示の場合には、主記憶装置におけるアドレ
ス「１０８」からの１６バイト分を汎用レジスタＧＲ
（１）からＧＲ（４）までに多重ロードする処理が示さ
れている。
【００１５】図７の場合には、主記憶アドレスの先頭が
「１０４」であったためにワード境界アクセスが介在し
たが、図８の場合には主記憶アドレスの先頭が「１０
８」であるために最初からダブル・ワード境界アクセス
が行われるものとなっている。
「１０４」であったためにワード境界アクセスが介在し
たが、図８の場合には主記憶アドレスの先頭が「１０
８」であるために最初からダブル・ワード境界アクセス
が行われるものとなっている。
【００１６】図８の場合においても、第１フローのイン
ターロックされたＡステートにおいて、アドレス「１０
８」とレングス「８」とが定まり、その結果が第２フロ
ーのＡステートに受渡される。
ターロックされたＡステートにおいて、アドレス「１０
８」とレングス「８」とが定まり、その結果が第２フロ
ーのＡステートに受渡される。
【００１７】
【発明が解決しようとする課題】従来の場合には、上述
した如く、ワード境界アクセスとダブル・ワード境界ア
クセスとが混在していることから、第１フローにおいて
Ａステートを１ステート分インターロックせしめる必要
があった。即ち、第１フローにおけるアドレス計算の結
果にもとづいて、オペランド長生成回路９がオペランド
長を決定していたために、上記１ステート分のインター
ロックを必要とした。これは、アドレス計算の結果を利
用しないと、第１フローにおいて、ワード境界アクセス
が行われるのかダブル・ワード境界アクセスが行われる
のかが正しく定まらないことに起因している。
した如く、ワード境界アクセスとダブル・ワード境界ア
クセスとが混在していることから、第１フローにおいて
Ａステートを１ステート分インターロックせしめる必要
があった。即ち、第１フローにおけるアドレス計算の結
果にもとづいて、オペランド長生成回路９がオペランド
長を決定していたために、上記１ステート分のインター
ロックを必要とした。これは、アドレス計算の結果を利
用しないと、第１フローにおいて、ワード境界アクセス
が行われるのかダブル・ワード境界アクセスが行われる
のかが正しく定まらないことに起因している。
【００１８】上述の如く、従来の場合には、第１フロー
において１ステート分のインターロックを必要としてい
たために、遅延を生じるものとなっていた。本発明は、
第１フローにおけるインターロックを必要としないよう
にすることを目的としている。
において１ステート分のインターロックを必要としてい
たために、遅延を生じるものとなっていた。本発明は、
第１フローにおけるインターロックを必要としないよう
にすることを目的としている。
【００１９】
【課題を解決するための手段】図１は本発明の原理図を
示す。図中の符号Ｄ、Ａ、Ｔ、Ｂ、Ｅ、Ｗはパイプライ
ン処理のステートを表わしている。また９はオペランド
長生成回路、１２はオペランド長設定レジスタ、１３は
制御回路であってワード境界アクセスかダブル・ワード
境界アクセスかによってレジスタ４’にセットする値を
「４」または「８」にするもの、１５は修正回路であっ
てオペランド長設定レジスタ１２の内容を修正する値が
セットされるもの、１６は修正されたオペランド長がセ
ットされるレジスタ、１７は４ワード・ロードか８ワー
ド・ロードかをセットするレジスタ、１９は４ワード・
ロードであるか８ワード・ロードであるかをその内容か
ら見出してＷステートにおける処理を行わせるレジスタ
を表わしている。
示す。図中の符号Ｄ、Ａ、Ｔ、Ｂ、Ｅ、Ｗはパイプライ
ン処理のステートを表わしている。また９はオペランド
長生成回路、１２はオペランド長設定レジスタ、１３は
制御回路であってワード境界アクセスかダブル・ワード
境界アクセスかによってレジスタ４’にセットする値を
「４」または「８」にするもの、１５は修正回路であっ
てオペランド長設定レジスタ１２の内容を修正する値が
セットされるもの、１６は修正されたオペランド長がセ
ットされるレジスタ、１７は４ワード・ロードか８ワー
ド・ロードかをセットするレジスタ、１９は４ワード・
ロードであるか８ワード・ロードであるかをその内容か
ら見出してＷステートにおける処理を行わせるレジスタ
を表わしている。
【００２０】本発明の場合においては、図示のオペラン
ド長生成回路９は、残りレジスタ数のみをチェックし、
残りレジスタ数が「２」以上であればダブル・ワード境
界アクセスであるとみなして、オペランド長としてレン
グス「８」を発生するようにする。即ち、第１フローに
おけるアドレス計算がＡステートにおいて行われるが、
その結果を待つことなく時間的に並行して、オペランド
長を仮決定してしまうようにする。
ド長生成回路９は、残りレジスタ数のみをチェックし、
残りレジスタ数が「２」以上であればダブル・ワード境
界アクセスであるとみなして、オペランド長としてレン
グス「８」を発生するようにする。即ち、第１フローに
おけるアドレス計算がＡステートにおいて行われるが、
その結果を待つことなく時間的に並行して、オペランド
長を仮決定してしまうようにする。
【００２１】
【作用】本発明の場合には、第１フローにおけるＡステ
ートにおいて、オペランド長生成回路９が、残りレジス
タ数のみをみて（アドレス計算の結果を待つことなし
に）、オペランド長を仮決定してしまうようにする。そ
して、当該Ａステートにおいてアドレス計算が行われる
が、その結果を制御回路１３が受取り、先に仮決定され
たオペランド長を修正すべきか否か判定し、修正すべき
場合には（即ち、ダブル・ワード境界アクセスであると
みなしたが、実際にはワード境界アクセスであった場合
には）、その修正値を修正回路１５にセットし、レジス
タ１６やレジスタ１７の内容を修正するようにする。
ートにおいて、オペランド長生成回路９が、残りレジス
タ数のみをみて（アドレス計算の結果を待つことなし
に）、オペランド長を仮決定してしまうようにする。そ
して、当該Ａステートにおいてアドレス計算が行われる
が、その結果を制御回路１３が受取り、先に仮決定され
たオペランド長を修正すべきか否か判定し、修正すべき
場合には（即ち、ダブル・ワード境界アクセスであると
みなしたが、実際にはワード境界アクセスであった場合
には）、その修正値を修正回路１５にセットし、レジス
タ１６やレジスタ１７の内容を修正するようにする。
【００２２】換言すれば、図１下方に示す如く、残りレ
ジスタ数が例えば「４」であったとすれば、第１フロー
においてダブル・ワード境界アクセスとみなして、アド
レス「１０４」からの８バイト分をフェッチするように
する。そしてその後、前半の４バイト分についてのみが
汎用レジスタＧＲ（１）にセットされることとなる。言
うまでもなく、第２フローにおいて、アドレス「１０
８」からの８バイト分が汎用レジスタＧＲ（２）とＧＲ
（３）とにセットされる。
ジスタ数が例えば「４」であったとすれば、第１フロー
においてダブル・ワード境界アクセスとみなして、アド
レス「１０４」からの８バイト分をフェッチするように
する。そしてその後、前半の４バイト分についてのみが
汎用レジスタＧＲ（１）にセットされることとなる。言
うまでもなく、第２フローにおいて、アドレス「１０
８」からの８バイト分が汎用レジスタＧＲ（２）とＧＲ
（３）とにセットされる。
【００２３】
【実施例】図２は本発明が行われるパイプライン処理の
構成を示す。図中の符号２、３、４、５は図６に対応
し、２２はテーブル・ルックアサイド・バッファ（ＴＬ
Ｂ）、２４はローカル・バッファ・ストレージ（ＬＢ
Ｓ）であってキャッシュ・メモリに相当するもの、２７
は演算器、２０、２１、２３、２５、２６、２８はレジ
スタ、２’はレジスタ・スタック２と同じものを表わし
ている。
構成を示す。図中の符号２、３、４、５は図６に対応
し、２２はテーブル・ルックアサイド・バッファ（ＴＬ
Ｂ）、２４はローカル・バッファ・ストレージ（ＬＢ
Ｓ）であってキャッシュ・メモリに相当するもの、２７
は演算器、２０、２１、２３、２５、２６、２８はレジ
スタ、２’はレジスタ・スタック２と同じものを表わし
ている。
【００２４】図２においては、パイプライン処理を６ス
テートで行うものとしている。 （ａ）Ｄステート；オペコードがデコードされ、レジス
タ・スタック（汎用レジスタＧＲ、浮動小数点レジスタ
ＦＲを含む）からアドレス計算用のデータが読出され、
レジスタ３、２０にセットされる。またディスプレース
メントがレジスタ４にセットされる。
テートで行うものとしている。 （ａ）Ｄステート；オペコードがデコードされ、レジス
タ・スタック（汎用レジスタＧＲ、浮動小数点レジスタ
ＦＲを含む）からアドレス計算用のデータが読出され、
レジスタ３、２０にセットされる。またディスプレース
メントがレジスタ４にセットされる。
【００２５】（ｂ）Ａステート（アドレス生成ステー
ト）；レジスタ３、２０、４の内容が加算され、その結
果が実効アドレスとしてレジスタ２１にセットされる。 （ｃ）Ｔステート（アドレス変換ステート）；実効アド
レスがＴＬＢ２２により実アドレスに変換され、レジス
タ２３にセットされる。
ト）；レジスタ３、２０、４の内容が加算され、その結
果が実効アドレスとしてレジスタ２１にセットされる。 （ｃ）Ｔステート（アドレス変換ステート）；実効アド
レスがＴＬＢ２２により実アドレスに変換され、レジス
タ２３にセットされる。
【００２６】（ｄ）Ｂステート；実アドレスによりＬＢ
Ｓ２４からデータが読み出され、レジスタ２５にセット
される。 （ｅ）Ｅステート；レジスタ２５の内容とレジスタ２６
の内容とで演算が行われ、レジスタ２８にセットされ
る。
Ｓ２４からデータが読み出され、レジスタ２５にセット
される。 （ｅ）Ｅステート；レジスタ２５の内容とレジスタ２６
の内容とで演算が行われ、レジスタ２８にセットされ
る。
【００２７】（ｆ）Ｗステート；結果をレジスタ・スタ
ック２’に書込む。これらレジスタの内容は、バスによ
ってレジスタ２６にセットされ、演算器２７に送り込む
ことができる。
ック２’に書込む。これらレジスタの内容は、バスによ
ってレジスタ２６にセットされ、演算器２７に送り込む
ことができる。
【００２８】図３は本発明の場合の多重ロード命令の処
理態様を示す。図中の符号１、２、３、４、５、６、
７、９、１０、１１、１２、４’、５’、１０’は図６
に対応し、１３は制御回路（図１参照）、１４はレジス
タであって残りレジスタ数からワード境界アクセスによ
り４バイトをロードするかダブル・ワード境界アクセス
により８バイトをロードするかがセットされるもの、１
５は修正回路（図１参照）、１６、１７、１９はレジス
タ（図１参照）、１８はレジスタを表わしている。
理態様を示す。図中の符号１、２、３、４、５、６、
７、９、１０、１１、１２、４’、５’、１０’は図６
に対応し、１３は制御回路（図１参照）、１４はレジス
タであって残りレジスタ数からワード境界アクセスによ
り４バイトをロードするかダブル・ワード境界アクセス
により８バイトをロードするかがセットされるもの、１
５は修正回路（図１参照）、１６、１７、１９はレジス
タ（図１参照）、１８はレジスタを表わしている。
【００２９】図３の場合においても、従来の図６の場合
と同様に、第１フローにおけるＡステートにおいて、ア
ドレス計算が行われる。そしてその結果が、Ｔステート
においてレジスタ１０、レジスタ１１にセットされる。
と同様に、第１フローにおけるＡステートにおいて、ア
ドレス計算が行われる。そしてその結果が、Ｔステート
においてレジスタ１０、レジスタ１１にセットされる。
【００３０】ただ本発明の場合には、オペランド長生成
回路９は、（第１フローの場合には、レジスタ２１、２
２にセットされた所の命令のＲ1 部とＲ3 部との値のみ
をみて）残りレジスタ数が「１」でない限ぎり、オペラ
ンド長を「８」であると仮決定するようにする。この処
理は、Ａステートにおいてアドレス計算と並行して行わ
れる。オペランド長生成回路９からの出力は、Ｔステー
トの先頭において、オペランド長「８」がレジスタ１２
にセットされ、かつ８バイト・ロードである旨がレジス
タ１４にセットされる。
回路９は、（第１フローの場合には、レジスタ２１、２
２にセットされた所の命令のＲ1 部とＲ3 部との値のみ
をみて）残りレジスタ数が「１」でない限ぎり、オペラ
ンド長を「８」であると仮決定するようにする。この処
理は、Ａステートにおいてアドレス計算と並行して行わ
れる。オペランド長生成回路９からの出力は、Ｔステー
トの先頭において、オペランド長「８」がレジスタ１２
にセットされ、かつ８バイト・ロードである旨がレジス
タ１４にセットされる。
【００３１】一方、Ａステートの末尾においては、実効
アドレス発生部５からの出力が得られて、その結果が制
御回路１３に通知される。制御回路１３においては、当
該結果を調べて、第２フローのためにディスプレースメ
ント・レジスタ４’に値をセットする。即ち、第１フロ
ーにおいて８バイト・ロードであれば値「８」をセット
し、４バイト・ロードであった場合には値「４」をセッ
トする。
アドレス発生部５からの出力が得られて、その結果が制
御回路１３に通知される。制御回路１３においては、当
該結果を調べて、第２フローのためにディスプレースメ
ント・レジスタ４’に値をセットする。即ち、第１フロ
ーにおいて８バイト・ロードであれば値「８」をセット
し、４バイト・ロードであった場合には値「４」をセッ
トする。
【００３２】ただこのとき、第１フローにおいては、上
述の如く、オペランド長生成回路９が、残りレジスタ数
のみをみて、一般には、オペランド長「８」を仮決定
し、レジスタ１２に「８」をセットし、かつレジスタ１
４に８バイト・ロードである旨をセットしている。この
ことから、上記制御回路１３が、４バイト・ロードであ
ると判定した場合には、レジスタ１２の内容やレジスタ
１４の内容を修正することが必要となる。
述の如く、オペランド長生成回路９が、残りレジスタ数
のみをみて、一般には、オペランド長「８」を仮決定
し、レジスタ１２に「８」をセットし、かつレジスタ１
４に８バイト・ロードである旨をセットしている。この
ことから、上記制御回路１３が、４バイト・ロードであ
ると判定した場合には、レジスタ１２の内容やレジスタ
１４の内容を修正することが必要となる。
【００３３】レジスタ１２の内容やレジスタ１４の内容
を直ちに修正する必要はないので、制御回路１３は修正
回路１５に対して、修正すべき旨を指示しておく。そし
て、修正回路１５は、レジスタ１６とレジスタ１７とに
おいて、必要とする修正を行わせるようにする。即ち、
修正が行われた場合には、レジスタ１６の内容は値
「４」とされ、レジスタ１７の内容は４バイト・ロード
である旨がセットされる。第１フローにおけるＴステー
ト以降の処理においては、最初に８バイト・ロードであ
るものとして処理が進められており、図１を参照して上
述した如く主記憶からは（ＬＳＢからの場合もあるが）
８バイトがフェッチされてくる。そして、Ｗステートに
おいて、８バイトのデータ中の後半の４バイト分は無視
されることになる。
を直ちに修正する必要はないので、制御回路１３は修正
回路１５に対して、修正すべき旨を指示しておく。そし
て、修正回路１５は、レジスタ１６とレジスタ１７とに
おいて、必要とする修正を行わせるようにする。即ち、
修正が行われた場合には、レジスタ１６の内容は値
「４」とされ、レジスタ１７の内容は４バイト・ロード
である旨がセットされる。第１フローにおけるＴステー
ト以降の処理においては、最初に８バイト・ロードであ
るものとして処理が進められており、図１を参照して上
述した如く主記憶からは（ＬＳＢからの場合もあるが）
８バイトがフェッチされてくる。そして、Ｗステートに
おいて、８バイトのデータ中の後半の４バイト分は無視
されることになる。
【００３４】図４は本発明の場合の多重ロード命令の処
理の一例を示している。図４の場合は、従来の場合の図
７の処理に対応している。第１フローにおけるＡステー
トにおいて、 アドレス＝「１０４」、レングス＝「８」 が与えられる。なおレングス「８」は仮決定のものであ
る。そしてＢステートにおいて８バイト・フェッチが行
われるが、４バイト・ロードであったことから、８バイ
ト分のデータ中の前半の４バイトが汎用レジスタＧＲ
（１）にセットされる。
理の一例を示している。図４の場合は、従来の場合の図
７の処理に対応している。第１フローにおけるＡステー
トにおいて、 アドレス＝「１０４」、レングス＝「８」 が与えられる。なおレングス「８」は仮決定のものであ
る。そしてＢステートにおいて８バイト・フェッチが行
われるが、４バイト・ロードであったことから、８バイ
ト分のデータ中の前半の４バイトが汎用レジスタＧＲ
（１）にセットされる。
【００３５】第２フローにおけるＡステートにおいて
は、第１フローが４バイト・ロードであったことから、 アドレス＝「１０４」＋「４」＝「１０８」 レングス＝「８」 となり、図示の如くＢステートにおいて８バイト・フェ
ッチが行われ、Ｗステートにおいて当該８バイト分のデ
ータが汎用レジスタＧＲ（２）とＧＲ（３）とにセット
される。
は、第１フローが４バイト・ロードであったことから、 アドレス＝「１０４」＋「４」＝「１０８」 レングス＝「８」 となり、図示の如くＢステートにおいて８バイト・フェ
ッチが行われ、Ｗステートにおいて当該８バイト分のデ
ータが汎用レジスタＧＲ（２）とＧＲ（３）とにセット
される。
【００３６】第３フローにおけるＡステートにおいて
は、 アドレス＝「１０８」＋「８」＝「１１０」 とされ、かつオペランド長に関しては残りレジスタ数が
「１」であることから、 レングス＝「４」 となり、Ｂステートにおいて４バイト・フェッチが行わ
れ、Ｗステートにおいて当該４バイト分のデータが汎用
レジスタＧＲ（４）にセットされる。
は、 アドレス＝「１０８」＋「８」＝「１１０」 とされ、かつオペランド長に関しては残りレジスタ数が
「１」であることから、 レングス＝「４」 となり、Ｂステートにおいて４バイト・フェッチが行わ
れ、Ｗステートにおいて当該４バイト分のデータが汎用
レジスタＧＲ（４）にセットされる。
【００３７】図５は本発明の場合の多重ロード命令の処
理の他の例を示している。図５の場合は、従来の場合の
図８の処理に対応している。図５の場合には、図８の場
合と同様にダブル・ロード境界であることから、４バイ
ト・ロードが行われることはなく、第１フローにおいて
８バイト分のデータがロードされて汎用レジスタＧＲ
（１）とＧＲ（２）とにセットされ、第２フローにおい
ても８バイト分のデータがロードされて汎用レジスタＧ
Ｒ（３）とＧＲ（４）とにセットされる。
理の他の例を示している。図５の場合は、従来の場合の
図８の処理に対応している。図５の場合には、図８の場
合と同様にダブル・ロード境界であることから、４バイ
ト・ロードが行われることはなく、第１フローにおいて
８バイト分のデータがロードされて汎用レジスタＧＲ
（１）とＧＲ（２）とにセットされ、第２フローにおい
ても８バイト分のデータがロードされて汎用レジスタＧ
Ｒ（３）とＧＲ（４）とにセットされる。
【００３８】なお、上記説明においては、多重ロード命
令の場合について説明したが、多重ストア命令の場合に
は、夫々のフローのＷステートにおいて主記憶装置上の
所定のアドレスに書込まれることが行われるのであり、
実質上両者の処理に差異はない。
令の場合について説明したが、多重ストア命令の場合に
は、夫々のフローのＷステートにおいて主記憶装置上の
所定のアドレスに書込まれることが行われるのであり、
実質上両者の処理に差異はない。
【００３９】
【発明の効果】以上説明した如く、本発明によれば、第
１フローにおいて、残りレジスタ数が「１」でない限
り、ダブル・ワード境界アクセスであるものと仮決定し
て処理を進め、後で必要に応じて修正するようにしたの
で、従来必要とされた第１フローにおけるインターロッ
クが不必要となる。
１フローにおいて、残りレジスタ数が「１」でない限
り、ダブル・ワード境界アクセスであるものと仮決定し
て処理を進め、後で必要に応じて修正するようにしたの
で、従来必要とされた第１フローにおけるインターロッ
クが不必要となる。
【図１】本発明の原理図を示す。
【図２】本発明が行われるパイプライン処理の構成を示
す。
す。
【図３】本発明の場合の多重ロード命令の処理態様を示
す。
す。
【図４】本発明の場合の多重ロード命令の処理の一例を
示す。
示す。
【図５】本発明の場合の多重ロード命令の処理の他の例
を示す。
を示す。
【図６】従来の場合の多重ロード命令の処理態様を示
す。
す。
【図７】従来の場合の多重ロード命令の処理の一例を示
す。
す。
【図８】従来の場合の多重ロード命令の処理の他の例を
示す。
示す。
１ 命令レジスタ ２ レジスタ・スタック ３ ベース・レジスタ ４ ディスプレースメント・レジスタ ５ 実効アドレス発生部 ９ オペランド長生成回路 １０ 実効アドレス・レジスタ １２ オペランド長設定レジスタ １３ 制御回路 １５ 修正回路
フロントページの続き (56)参考文献 特開 昭61−100835（ＪＰ，Ａ) 特開 昭61−100836（ＪＰ，Ａ) 特開 平２−100721（ＪＰ，Ａ) 特開 昭57−111745（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 9/30 - 9/38
Claims (2)
- 【請求項１】 アクセスすべきアドレスを計算し、かつ
当該アクセスに対応するオペランド長を生成すると共
に、記憶域オペランド・アドレスがワード境界かダブル
・ワード境界かを判定して行うパイプライン処理が実行
される情報処理装置において、 多重ロード命令を実行するに当って、 現フローにおけるアドレス生成ステートのアドレス計算
処理と時間的に並行してオペランド長を得るよう構成さ
れ、かつ残りレジスタ数のみを考慮して上記オペランド
長を生成するオペランド長生成回路と、上記オペランド長生成回路の出力を入力する所の、現フ
ローにおけるアドレス変換ステートのオペランド長設定
レジスタと、 上記記憶域オペランド・アドレスがワード境界か否かに
もとづいて、次フローの記憶域オペランド・アドレスを
生成するアドレス生成回路部と、 記憶域オペランド・アドレスがワード境界にある場合
に、ロードするレジスタ数を修正する修正回路とを設
け、 ワード境界アクセスとダブル・ワード境界アクセスとが
選択的に用いられるアクセス処理をパイプライン処理す
るようにしたことを特徴とする情報処理装置。 - 【請求項２】 アクセスすべきアドレスを計算し、かつ
当該アクセスに対応するオペランド長を生成すると共
に、記憶域オペランド・アドレスがワード境界かダブル
・ワード境界かを判定して行うパイプライン処理が実行
される情報処理装置において、 多重ストア命令を実行するに当って、 現フローにおけるアドレス生成ステートのアドレス計算
処理と時間的に並行してオペランド長を得るよう構成さ
れ、かつ残りレジスタ数のみを考慮して上記オペランド
長を生成するオペランド長生成回路と、上記オペランド長生成回路の出力を入力する所の、現フ
ローにおけるアドレス変換ステートのオペランド長設定
レジスタと、 上記記憶域オペランド・アドレスがワード境界か否かに
もとづいて、次フローの記憶域オペランド・アドレスを
生成するアドレス生成回路部と、 記憶域オペランド・アドレスがワード境界にある場合
に、記憶域オペランド長を修正する修正回路とを設け、 ワード境界アクセスとダブル・ワード境界アクセスとが
選択的に用いられるアクセス処理をパイプライン処理す
るようにしたことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08517692A JP3155056B2 (ja) | 1992-04-07 | 1992-04-07 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08517692A JP3155056B2 (ja) | 1992-04-07 | 1992-04-07 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05289865A JPH05289865A (ja) | 1993-11-05 |
| JP3155056B2 true JP3155056B2 (ja) | 2001-04-09 |
Family
ID=13851356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08517692A Expired - Fee Related JP3155056B2 (ja) | 1992-04-07 | 1992-04-07 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3155056B2 (ja) |
-
1992
- 1992-04-07 JP JP08517692A patent/JP3155056B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05289865A (ja) | 1993-11-05 |
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