JPS6398773A - 畳込み演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ディジタルフィルタ、高速フーリエ変換（以
下、ＦＦＴという）等におけるディジタル信号の畳込み
演算処理装置に関するものである。

（従来の技術） 従来、このような分野の技術としては、■ブイ・エル・
ニス・アイ　データ　ブック（ＶＬＳＩＯ＾■＾ＢＯＯ
に）　、（１９８５）、ティ・アール・ダブリュエレク
トロニック　コンポーネントス　グループ（ＴＲＷ　Ｅ
ｌｅｃｔｒｏｎｉｃ　Ｃｏｍｐｏｎｅｎｔｓ　Ｇｒｏｕ
ｐ　）　（米〉Ｐ、　Ｉ４３〜■５４、■日経エレクト
ロニクス［３９９］（］昭６１−７−１４＞日経マグロ
ウヒル社［浮動小数点演算チップを用いてアレイ・プロ
セッサを効率良く設計するＪ　Ｐ、１７１−１７８の記
載されるものがあった。以下、その構成を図を用いて説
明する。

第２図及び第３図は前記文献■に記載された従来の畳込
み演ｎｔｂ理装置の構成ブロック図であり、これらは周
波数畳込み演算処理を用いるＦＩＲ（Ｆｉｎｉｔｅ　Ｉ
ｍｐｕｌｓｅ　Ｒｅ５ｐｏｎｓｅ　）型ディジタルフィ
ルタで構成されている。

そのうち第２図のフィルタでは、入力端１及び出力端２
を有し、その入力端には入力された信号データＸ（に）
を単位時間ｚ−１だけ遅延させる遅延素子３１〜３ｏが
０段縦続に接続されている。各遅延段にはそれぞれ乗算
器４゜〜４ｏが接続されており、遅延段の段数分遅延さ
れた信号データがそれぞれ乗算器４０〜４ｏに入力され
る。各乗算器４ｏ〜４ｏは、遅延段の段数分遅延された
信号データと各遅延段に対応した係数データＡ。−Ａ。

との乗算をそれぞれ行い、その結果を総和演算器（Σ）
５に入力する。総和演算器５は、各乗算器４ｏ〜４ｎの
演算結果の総和をとり、出力端２に信号データＹ（に）
として出力する。

遅延処理は、入力された信号データＸ（Ｋ）のワード（
ビット数）に等しいか、あるいはそれ以上のデータワー
ドを有する固定長、あるいは可変長のシフトレジスタで
実現される。

第２図のＦＩＲ型ディジタルフィルタが有する伝達関数
は、 であり、この式は周波数畳込み演算を７領域で表現した
ものである。

このように畳込み演算処理は、遅延処理、および乗算と
加算の演算処理により構成されている。

第３図は第２図のＦＩＲ形ディジタルフィルタと等価な
、すなわち、（１）式に等しい伝達関数を有するＦＩＲ
形ディジタルフィルタの他の構成ブロック図である。

このフィルタは、入力端１１及び出力端１２を有し、そ
の入力端１１には（ｎ＋１）個の乗算器１３０〜１３ｎ
が並列に接続されている。各乗算器１３．〜１３ｏは、
入力された信号データＸ（に）と各係数データＡ。〜Ａ
ｏとの乗算をそれぞれ行い、その結果を積和演算器１４
の各遅延段に入力する。積和演算器１４は、入力を単位
時間ｚ−１だけ遅延させるｎ段の遅延素子１５１〜１５
ｏとｎ個の加算器１６１〜１６．とで構成されており、
遅延段の段数弁の積分演粋結果を信号データＹ（Ｋ）と
して出力端１２に出力する。

遅延処理は、入力された信号データＸ（に）のワードと
係数データＡ１〜Ａｎのワード、及び遅延段数により定
まるワードを有する固定長あるいは可変長のシフトレジ
スタで実現される。

第４図は前記文献■に記載された従来の畳込み演韓処理
装置の構成ブロック図でおり、これは第２図のＦＩＲ形
ディジタルフィルタと等価な、すなわち（１）式に等し
い伝達関数を有するＦＩＲ形ディジタルフィルタを従来
の基本的なアレイプロセッサで構成した図である。

このアレイプロセッサは、ホストプロセッサバス２０を
介して図示しないホストプロセッサに接続されるもので
、演算ユニット２１、マイクロプログラムコントローラ
２２、アドレス端子ＡＩ）［）Ｒ，書込み端子Ｗ「及び
データ入出力端子ＤＡＴＡ　Ｉｌｏを有しデータを記憶
する随時書込み読出し可能なメモリ（以下、ＲＡＭとい
う）からなるデータメモリ２３、アドレス端子ＡＤＤＲ
及びデータ出力端子ＤＡＴＡ　ＯＵＴを有しデータを記
憶するプログラム可能な読出し専用メモリ（以下、ＰＲ
ＯＮという）からなるデータメモリ２４、マイクロプロ
グラムメモリ２５、そのメモリ２５の内容をクロック信
号ＣＬにに基づき記憶するレジスタ２６、及びホストプ
ロセッサバス２０に接続されたインタフェース制御論理
部２７を備えている。

その他、２人力から１人力を選択するマルチプレフサ（
２：Ｉ　ＨＵＸ）２８．２９．３０Ｌ／ジスタ３１、遅
延型フリップフロップ（以下、Ｄ−ＦＦという）３２、
及び入出力用バッファ３３が設けられている。

マルチプレクサ２８はホストプロセッサバス２０のデー
タとレジスタ２６出力の一方を選択してマイクロプログ
ラムコントローラ２２に与える回路、マルチプレクサ２
９はバス２０のアドレスとレジスタ２６出力の一方を選
択してデータメモリ２３のアドレス端子へ〇ＯＲに与え
る回路、マルチプレクサ３０はインタフェース制御論理
部２７の出力とレジスタ２６出力の一方を選択してデー
タメモリ２３の書込み端子Ｗ■に与える回路である。レ
ジスタ３１はクロック信号ＣＬＫに基づき演算ユニット
２１の出力を記憶し、その記憶結果をデータメモリ２３
のデータ入出力端子ＤＡＴＡ　Ｉｌｏ及び入出力用バッ
ファ３３に与える回路である。Ｄ−ＦＦ３２はデータ端
子Ｄルジスタ２６の入力端子、リセット端子Ｒ及び出力
端子Ｑを有し、バス２０の割り込みクリア信号によりリ
セットされ、レジスタ２６出力により割り込み信号を出
力してバス２０に与える回路である。また入出力用バッ
フ１３３は、バス２０とデータメモリ２３及びレジスタ
３１との人、出力を制御する回路である。

データメモリ２３．２４のうち、一方のデータメモリ２
３には各遅延段に対応する信号データＸ（に）が任意の
アドレスＸ、を始点として順に格納され、他方のデータ
メモリ２４には各遅延段に対応する係数データＡｏ−Ａ
ｏが任意のアドレスｘｂを始点として順に格納されてい
る。またマイクロプログラムメモリ２５には、ＦＩＲ形
ディジタルフィルタの信号処理アルゴリズムに従ってマ
イクロプログラムが格納されている。

演算ユニット２１は、レジスタ２１−１．２１−４．２
人力から１人力を選択するマルチプレクサ（２：１ＨＵ
Ｘ）２１−２．２１−３、演算部２１−５、及ヒＬ／シ
スタ２１−６を有し、一方のデータメモリ２３からのデ
ータＤＡＴＡをレジスタ２１−１及びマルチプレクサ２
１−２を通して受は取ると共に、他方のデータメモリ２
４からのデータＯ＾ＴＡをマルチプレクサ２１−３及び
レジスタ２１−４を通して受は取り、それら両データＤ
ＡＴＡを演算部２１−５により浮動あるいは固定小数点
の加算、減算または乗算を行い、その結果をレジスタ２
１−６で一時記憶する回路である。

マイクロプログラムコントローラ２２は、マイクロプロ
グラムメモリ２５からレジスタ２６及びマルチプレクサ
２８を通してマイクロプログラムを受は取り、そのマイ
クロプログラムの内容に従って、演算ユニット２１とそ
れに付随するデータメモリ２３゜２４及び各ブロック間
のデータＤＡＴＡの流れを制御するための各種のコント
ロール信号を生成し、それをマイクロプログラムメモリ
２５及びレジスタ２６を通して出力する回路である。

インタフェース制御論理部２７は、ホストプロセッサと
アレイプロセッサ間のデータ及び制御信号の入出力を制
御する回路である。図示しないホストプロセッサは、信
号データをマルチプレクサ２８を通してマイクロプログ
ラムコントローラ２２ヤ、人出力バッファ３３を通して
データメモリ２３及び演算ユニット２１へ与え、演算結
果を信号データとしてレジスタ３１及び人出力バッファ
３３を通して得る。

以上のように構成されるアレイプロセッサの信号処理ア
ルゴリズムは、以下の手順に従って行われる。

最初に、ホストプロセッサより送られた新しい信号デー
タ、すなわちＯ段目の遅延段に対応する信号データがデ
ータメモリ２３のＸ３番地に格納される。このとき、マ
イクロプログラムコントローラ２２は、アレイプロセッ
サ内の各種コントロール信号やデータの流れを制御せず
にアイドル状態（動作可能状態下の処理動作をしていな
い遊びの状態）にある。ホストプロセッサからのデータ
を受信後、マイクロプログラムコントローラ２２は、ア
レイプロセッサ内の制御をその管理下におき、２個のデ
ータメモリ２３．２４をＸ３番地とｘｂ番地から順にそ
れぞれ同時にアクセスし、演算ユニット２１に信号デー
タと係数データを送る。演算ユニット２１は、信号デー
タと係数データに対してＦＩＲ形ディジタルフィルタの
伝達関数に従った積和演算を行い、演算結果をレジスタ
３１に格納する。マイクロプログラムコントローラ２２
は、その演算結果をデータメモリ２３のＹ番地に格納す
る。

Ｎ個の各遅延段に対応する信号データは、遅延段の０段
からＮ段に対応してデータメモリ２３のＸ　番地からｘ
ａ＋ｎ番地にそれぞれ格納されている。遅延処理は、現
在のアドレスにある内容を現在のアドレスに１を加えた
アドレスへ移動させる処理を、Ｘ８＋（ｎ−１）番地の
信号データを始点にしてＸａ番地の入力信号データ間で
繰り返すことにより行われる。

最後に、マイクロプログラムコントローラ２２は、ホス
トプロセッサに対し、Ｄ−ＦＦ３２を通して割りこみ信
号を発生し、データメモリ２３のＹ番地に格納されてい
る演算結果を信号データとしてホストプロセッサに送る
。

以上のような動作において、１個の信号データがホスト
プロセッサからアレイプロセッサに送られ、その信号デ
ータに対応する演算結果が信号データとしてアレイプロ
セッサからホストプロセッサに送られるまでを信号処理
サイクルと呼ぶ。この信号処理サイクルを繰り返すこと
により、ＦＩＲ型ディジタルフィルタの畳込み演算処理
が行われる。

第４図の構成においては、信号処理アルゴリズムをマイ
クロプログラムとして格納できるので、汎用性にとむ。

各遅延段の加算と乗算で用いる演算ユニット２１を共用
することができ、回路規模の著しい増加を招くことなく
、ダイナミックレンジの拡大や、演算精度の向上がはか
れる。また各遅延段に対応する信号データ及び係数デー
タをデータメモリ２３．２４に格納するので、実装密度
を向上することができる。従って、大規模な畳込み演算
処理を実行することが容易となる。

（発明が解決しようとする問題点） しかしながら、上記構成の装置では次のような問題点が
あった。

第２図及び第３図の構成においては、複雑な制御を必要
とせず、小規模な畳込み演算処理を実行するのに適して
いるが、シフトレジスタを多段接続して遅延処理を行っ
ているので、入力信号データと係数データのワードの増
加及び遅延段数の増加とともに、回路規模が増大し、高
速動作のための効率が低下する。また大規模な畳込み演
算処理を実行するとき、ダイナミックレンジの拡大や、
演算精度の保持のために浮動小数点演算を加算、乗算に
用いることは、加算器と乗算器を遅延段数に等しくもつ
ので、回路規模の著しい増加を招くことになり、実現す
ることが困難である。

また、第４図の構成においては、遅延処理のために、ア
ドレスの内容を入換えるアルゴリズムを格納する領域と
その処理時間を必要とし、遅延段数が大きくなるととも
にその処理時間が増大する。

本発明は前記従来技術が持っていた問題点のうち、（ａ
）シフトレジスタの多段接続による遅延処理と遅延段数
に等しい数の加算器と乗算器を有する畳込み演算処理装
置において、入力信号データと係数データのワードの増
加、及び遅延段数の増加とともに回路規模が著しく増大
する点と、（ｂ）アレイプロセッサにおいて、アドレス
の内容を入換えるアルゴリズムによる遅延処理時間が遅
延段数の増加とともに増加する点について解決した畳込
み演算処理装置を提供するものである。

（問題点を解決するための手段） 本発明は前記問題点を解決するために、任意のｎ段の遅
延段をもつ畳込み演算処理装置において、この装置を少
なくとも、前記遅延段中にある信号データを格納するデ
ータメモリ、対応手段、格納手段、発生手段、前記各遅
延段に対応する信号データと係数データの積和演算を行
う演算ユニット、及び畳込み演算処理の結果を格納する
レジスタとで構成したものである。

ここで、対応手段は、ある信号処理ナイクルＮ＝ｔのと
きｎ段目の遅延段を表す仮想アドレスに対応したデータ
メモリの実際のアドレスを表す物理アドレスを内容にも
つポインタＰｎ（ｔ）を、次の信号処理サイクルＮ＝ｔ
＋１のときＯ段目の遅延段を表す仮想アドレスに対応し
た物理アドレスを内容に持つポインタＰ。（ｔ＋１）に
対応させるものである。格納手段は、信号処理サイクル
Ｎ＝ｔのとき新しい信号データ０（１）をそれに対応す
るポインタＰ０（ｔ）が示す物理アドレスの内容として
格納するものである。また発生手段は、データメモリに
格納された信号データをアクセスするために信号処理サ
イクルＮ＝ｔのとき各遅延段を表す仮想アドレスｍ（０
≦ｍ≦ｎ）の（ｎ＋１）による剰余環における剰余類（
０，１，・・・、ｎ）をその値としてもつポインタＰｍ
（ｔ）（０≦ｍ≦ｎ）を発生するものである。これら対
応手段、格納手段及び発生手段は、例えばマイクロプロ
グラムで制御されるループカウンタ等で構成したアドレ
ス発生器で実現できる。

（作　用） 本発明によれば、以上のように畳込み演算処理装置を構
成したので、対応手段はある信号処理サイクルｔのとき
ｎ段目の遅延段に対応した物理アドレスを、次の信号処
理サイクル（ｔ＋１）のとぎＯ段目の遅延段に対応させ
る。格納手段は新しい信号データを信号処理サイクルに
より変化するＯ段目の遅延段に対応する物理アドレスの
内容として格納する。また発生手段は任意の数（ｎ＋１
）を法として、あるいは法に設定してアドレスを発生す
る。

これにより、データメモリの内容を移動させずに、仮想
アドレスを用いた遅延処理が行える。従って前記問題点
を除去できるのである。

（実施例） 第１図は本発明の実施例を示す畳込み演算処理装置の基
本構成ブロック図であり、従来の第４図中の要素と同一
または共通の要素には同一の符号が付されている。

この構成ブロック図は、１回の畳込み演算処理を説明す
るためのもので、普込み演算を行うために用いる演算ユ
ニット２１と、それに付随するマイクロプログラムコン
トローラ２２、信号データ用のデータメモリ２３、係数
データ用のデータメモリ２４、演算ユニット出力保持用
のレジスタ３１、アドレス発生器５０、及びデルタバス
５１とを備えている。

演算ユニット２１はレジスタ２１−１．２１−４、マル
チプレクサ２１−２．２１−３、演算部２１−５及びレ
ジスタ２１−６を有し、その入力側のレジスタ２１−１
がデータメモリ２３のデータ入出力端子ＤＡＴＡ　Ｉｌ
ｏ、データバス５１及びレジスタ３１に接続され、同じ
く入力側のマルチプレクサ２１−３が演算部２１−５の
出力側及びデータメモリ２４のデータ出力端子ＤＡＴＡ
　ＯＵＴに接続されている。マイクロプログラムコント
ローラ２２はデータの流れを制御するもので、その出力
がアドレス発生器５０及びデータメモリ２３の書込み端
子Ｗｒに与えられる。

アドレス発生器５０はマイクロプログラムコントローラ
２２で制御され、各データメモリ２３．２４をそれぞれ
アクセスするためのアドレスを生成し、それを各データ
メモリ２３．２４のアドレス端子ＡＤＤＲへ与える回路
である。データバス５１は、データメモリ２３のデータ
入出力端子ＤＡＴＡ　Ｉｌｏとレジスタ３１に接続され
ている。

第５図（１）　、　（２）　、　（３）は第１図におけ
る信号データ用のデータメモリ２３のメモリマツプであ
り、同図（１）は信号処理サイクルを表す数Ｎ（Ｎ≧０
、整数）がｎのとき、同図（２）はＮ＝ｎ＋１のとき、
同図（３）はＮ＝２ｎのときのメモリマツプをそれぞれ
表している。第５図の物理アドレスは、データメモリ２
３の実際のアドレスを表しており、仮想アドレスの番地
は各遅延段に対応でいる。データメモリ２３に格納され
ている時刻ｔにおける信号データ０（１）を内容欄に示
しである。

以上の構成において、第５図に示すＮ＝ｎの信号処理サ
イクルでｎ段目の遅延段に対応する信号データとして格
納されていた仮想アドレスのｎ番地の内容口（０）は、
Ｎ＝ｎ＋１の信号処理サイクルにおいては不必要となっ
た信号データである。Ｎ＝ｎ＋１における新しい信号デ
ータＤ（ｎ＋１）は、［）（０）が格納されでいたアド
レスに格納される。次に仮想アドレスを、Ｄ（ｎ＋１）
が格納されたアドレスをＯ番地として、Ｎ＝ｎ＋１のメ
モリマツプで示すように再定義する。前述したように、
仮想アドレスの番地は各遅延段に対応しているので、以
上の処理は信号データに対して遅延処理を施したことと
等価である。

第１図の係数データ用データメモリ２４には、物理アド
レスのｘｂ番地からＸｂ＋ｎ番地までに、遅延段Ｏから
ｎまでに対応する係数データが順に格納されている。そ
して、アドレス発生器５０はコントローラ２２の出力に
より、データメモリ２４に対してＸｂ番地からＸｂ＋ｎ
番地までの物理アドレスを順に発生させ、信号データ用
データメモリ２３に対して仮想アドレスのＯ番地からｎ
番地までに対応する物理アドレスを順に発生させてその
データメモリ２３．２４をアクセスする。演算ユニット
２１は、１回のアクセスで得られる１個の係数データと
１ｇの信号データを用いて乗算と累算を１回行う。乗算
と累算を（ｎ＋１）回繰り返すことで、１回の畳込み演
算処理が終了して１個の畳込み演算処理データが得られ
、１回の信号処理ナイクルが終了する。

このように、各遅延段における乗算と加算を演算ユニッ
ト２１で行い、データメモリ２３の内容を移動させずに
、仮想アドレスを用いて遅延処理を行っているため、精
度が高く、大規模な畳込み演算処理においても回路規模
を大型化することなく高速処理が可能となる。

ここで、ある信号処理サイクルＮにおいて仮想アドレス
のＯ番地と対応ざぜられる物理アドレスを得る方法を説
明する。ある信号処理サイクルＮにおいて、仮想アドレ
スのＯ番地と対応させられる物理アドレスを示すものを
ポインタＰ。（Ｎ）とする。このポインタＰ。（Ｎ）は
、信号処理サイクルを表す数Ｎ（Ｎ≧Ｏ２整＠）ののｎ
＋１による剰余環における剰余類（０，１，・・・、ｎ
）をその値としてとり、Ｘのｙによる剰余を求める関数
１（００（Ｘ、Ｖ）を用いて Ｐ　ｏ　（Ｎ）　＝ＨＯＯ（Ｎ、　ｎ＋１）　　　　　
　・−（２）で求められる。また、ある信号処理サイク
ルが終了して次の信号処理サイクルに移るとき、現在の
仮想アドレスｎ番地に対応する物理アドレスを次の信号
処理サイクルのポインタＰ。（Ｎ）として保持すること
でも同じ結果が得られる。

次に、ドレス発生器５０により信号データ用のデータメ
モリ２３をアクセスするために、ある信号処理サイクル
において仮想アドレスのＯ番地からｎ番地までに対応す
る物理アドレスを順に発生させる方法を説明する。ある
信号処理サイクルＮにおいて、仮想アドレスのｉ番地と
対応させられる物理アドレスを示すものをポインタＰ１
（Ｎ）とする。

このポインタＰ、　（Ｎ）は、仮想アドレスを表す数ｉ
とポインタＰ。（Ｎ）の和の（ｎ＋１）による剰余環に
おける剰余類（０，１，・・・、　ｎ）をその値として
とり、Ｘのｙによる剰余を求める関数Ｎ０Ｄ（ｘ、　Ｖ
）を用いて Ｐｏ（Ｎ）　＝）ｔＯ［）（ｉ　＋　Ｐｏ（Ｎ）　＋ｎ
＋１　＞−（３）で求められる。

また他の方法としては、例えば第６図のようなアドレス
発生器を用いても、仮想アドレスに対応する物理アドレ
スを発生させることが可能である。

第６図は、ある最大値ｎを設定できる（すなわち、法ｎ
を設定できる）プログラマブル・ループカウンタを用い
たアドレス発生器の回路構成例を示すものである。この
アドレス発生器は、ループカラ、　ンタ５１、比較器５
２．２人力のうち１人力を選択するマルチプレクサ（２
：Ｉ　ＨＵＸ）５３　、修飾レジスタ５４、及びデータ
バス５５を備えている。ここで、ループカウンタ５１、
マルチプレクサ５３及び修飾用レジスタ５４はプログラ
マブル・ループカウンタを構成している。

ループカウンタ５１は、第１図のマイクロプログラムコ
ントローラ２２から与えられるインクリメント信号Ｓ１
により内容のインクリメント（内容に１を加える処理）
を行い、比較器５２からのリセット信号Ｓ２によりリセ
ットされ、出力であるアドレスを信号データ用のデータ
メモリ２３へ供給するカウンタである。比較器５２は、
データバス５５から与えられるデータに基づき法ｎの設
定を行い、法ｎとループカウンタ５１の出力とを比較し
、ループカウンタ５１の出力が法ｎよりも大きいときに
リセット信号Ｓ２を出力してループカウンタ５１をリセ
ットする。マルチプレクサ５３はコントローラ２２から
の制御信号Ｓ３に基づきデータバス５５上のデータまた
はループカウンタ５１の出力を選択して修飾用レジスタ
５４に与える回路、ざらに修飾用レジスタ５４はコント
ローラ２２からの制御信＠Ｓ４により、マルチプレクサ
５３の出力を一時保持する回路である。これらのマルチ
プレクサ５３及び修飾用レジスタ５４により、ループカ
ウンタ５１に対してアドレスの修飾が行われる。

以上の構成において、ある信号処理サイクルが終了して
次の信号処理サイクルに移るとき、比較器５２及びルー
プカウンタ５１により、現在の仮想アドレスｎ番地に対
応する物理アドレスを次の信号処理サイクルのポインタ
Ｐ。（Ｎ）として保持させ、第１図の演算ユニット２１
で信号データと係数データの積和演算処理を行うときに
、インクリメント信号Ｓ１でループカウンタ５１に対す
る内容のインクリメントを行わせれば、仮想アドレスに
対応する物理アドレスの発生が可能となる。

なお、ル−プカウンタ５１、マルチプレクサ５３及び修
飾用レジスタ５４に代えて、最大値ｎをもつループカウ
ンタを用いてアドレス発生器を構成しても、第６図と同
様の結果が得られる。

以上説明したポインタを生成する手段であるアドレス発
生器５０を従来のアレイプロセッサに組込んだ構成例が
、第７図で示されている。

なお、本発明は図示の実施例に限定されず、演算ユニッ
ト２１、データメモリ２３．２４、あるいはアドレス発
生器５０等を他の回路で構成することもできる。

（発明の効果） 以上詳細に説明したように、本発明によれば、信号デー
タを保持するためにデータメモリを用い、各遅延段にお
ける乗算と加算を１個の演算ユニットを共用して行い、
データメモリの内容を移動させるアルゴリズムによらず
に、仮想アドレスを用いて遅延処理を行い、仮想アドレ
スから物理アドレスを簡単に求めているので、精度が高
く、大規模な畳込み演算処理においても、回路規模の著
しい増加を招くことなく、効率の良い処理の高速化を実
現することができる。したがって、多くのタップをもつ
ディジタルフィルタや、多くのポイントをもつＦＦＴ処
理等に適用可能である。

【図面の簡単な説明】

第１図は本発明の実施例を示す畳込み演算処理装置の基
本構成ブロック図、第２図及び第３図は従来のＦＩｒｌ
型ディジタルフィルタの構成ブロック図、第４図は従来
の基本的なアレイプロセッサの構成ブロック図、第５図
（１）　、　（２）　、　（３）は第１図のデータメモ
リのメモリマツプ、第６図は第１図のアドレス発生器の
構成ブロック図、第７図は第１図を用いたアレイプロセ
ッサの構成例を示すブロック図である。 ２１・・・・・・演算ユニット、２２・・・・・・マイ
クロプログラムコントローラ、２３．２４・・・・・・
データメモリ、３１・・・・・・レジスタ、５０・・・
・・・アドレス発生器。 出願人代理人　　柿　　本　　恭　　成第２図 第３図

Claims (1)

1. 【特許請求の範囲】 任意のｎ段の遅延段をもつ畳込み演算処理装置において
   、 前記遅延段中にある信号データを格納するデータメモリ
   と、 ある信号処理サイクルＮ＝ｔのときｎ段目の遅延段を表
   す仮想アドレスに対応した前記データメモリの実際のア
   ドレスを表す物理アドレスを内容にもつポインタＰ＿ｎ
   （ｔ）を、次の信号処理サイクルＮ＝ｔ＋１のとき０段
   目の遅延段を表す仮想アドレスに対応した物理アドレス
   を内容にもつポインタＰ＿０（ｔ＋１）に対応させる対
   応手段と、前記信号処理サイクルＮ＝ｔのとき新しい信
   号データＤ（ｔ）をそれに対応するポインタＰ＿０（ｔ
   ）が示す物理アドレスの内容として格納する格納手段と
   、前記データメモリに格納された信号データをアクセス
   するために前記信号処理サイクルＮ＝ｔをのとき前記各
   遅延段を表わす仮想アドレスｍ（０≦ｍ≦ｎ）の（ｎ＋
   １）による剰余環における剰余類（０、１、・・・、ｎ
   ）をその値としてもつポインタＰ＿ｍ（ｔ）（０≦ｍ≦
   ｎ）を発生する発生手段と、前記各遅延段に対応する信
   号データと係数データの積和演算を行う演算ユニットと
   、 畳込み演算処理の結果を格納するレジスタとを、備えた
   ことを特徴とする畳込み演算処理装置。