JPH05143288A - 加算回路 - Google Patents

加算回路

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JPH05143288A
JPH05143288A JP30604991A JP30604991A JPH05143288A JP H05143288 A JPH05143288 A JP H05143288A JP 30604991 A JP30604991 A JP 30604991A JP 30604991 A JP30604991 A JP 30604991A JP H05143288 A JPH05143288 A JP H05143288A
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JP30604991A
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English (en)
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Mitsuharu Oki
光晴 大木
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Original Assignee
Sony Corp
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    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F02—COMBUSTION ENGINES; HOT-GAS OR COMBUSTION-PRODUCT ENGINE PLANTS
    • F02B—INTERNAL-COMBUSTION PISTON ENGINES; COMBUSTION ENGINES IN GENERAL
    • F02B75/00—Other engines
    • F02B75/02—Engines characterised by their cycles, e.g. six-stroke
    • F02B2075/022—Engines characterised by their cycles, e.g. six-stroke having less than six strokes per cycle
    • F02B2075/025—Engines characterised by their cycles, e.g. six-stroke having less than six strokes per cycle two

Abstract

(57)【要約】 【目的】 処理速度をさらに高速化し、回路をより小さ
くする。 【構成】 パラレル／シリアル変換回路１０、２０、セ
レクタ３０、ｒビット加算器４０、及びレジスタ５０
と、パラレル／シリアル変換回路１１、２１、セレクタ
３１、ｒビット加算器４１、及びレジスタ５１の構成
は、それぞれ従来と同じに構成される。そして加算器４
０のキャリをレジスタ５０及びセレクタ９１を介してｒ
ビット加算器８１で加算する様にしている。また、この
キャリがレジスタ５０及びセレクタ９１を介して加算器
８１に入力されるよりも、ｐ／２サイクル以前に加算器
４１から（ｐ／２）ｒビット目の和出力が出力されてい
るので、このキャリの加算器８１への入力タイミングと
合わせるために、加算器４１の和出力はｐ／２サイクル
遅延回路７１を介して加算器８１に入力している。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、パラレルに入力されて
くる複数の入力データを加算して、その加算結果をパラ
レルに出力する加算回路に関するものである。
【０００２】
【従来の技術】ｐｒビット語長（ただし、ｒは１以上の
整数、ｐは２以上の整数）のパラレル入力、パラレル出
力の加算器は、ｐｒビット加算器が必要であり、回路規
模が大きくなってしまうという欠点があった。
【０００３】そこで、パラレル入力データをパラレル／
シリアル変換して、シリアル加算器により加算して、そ
して得られた加算結果（シリアル出力データ）をシリア
ル／パラレル変換して出力端子から取り出すことによっ
て、回路規模を小さくする試みがあった。
【０００４】この従来の回路の一例を図８に示す。この
図は２入力データの加算の場合である。入力データＡ＝
（Ａpr-1〔ＭＳＢ〕，Ａpr-2，・・・，Ａ2,Ａ1,Ａ0
〔ＬＳＢ〕）及びＢ＝（Ｂpr-1〔ＭＳＢ〕，Ｂpr-2，・
・・，Ｂ2,Ｂ1,Ｂ0 〔ＬＳＢ〕）が入力されて来たと
き、まず、パラレル／シリアル変換回路１、２でｒビッ
ト毎のデータに分けられ、ｒビット分ずつ変換回路１、
２から出力される。
【０００５】つまり、変換回路１及び２にＡ及びＢが取
り込まれた時刻を、１サイクル目とすれば、２サイクル
目に、１．１（ｒビット入力）から（１サイクル目に）
入力されたデータＡ0 〜Ａr-1 と、２．１（ｒビット入
力）から（１サイクル目に）入力されたデータＢ0 〜Ｂ
r-1 が、変換回路１のｏｕｔ（ｒビット出力）及び変換
回路２のｏｕｔ（ｒビット出力）から出力される。
【０００６】３サイクル目に、１．２（ｒビット入力）
から（１サイクル目に）入力されたデータＡr 〜Ａ2r-1
と、２．２（ｒビット入力）から（１サイクル目に）入
力されたデータＢr 〜Ｂ2r-1が、変換回路１のｏｕｔ
（ｒビット出力）及び変換回路２のｏｕｔ（ｒビット出
力）から出力される。
【０００７】４サイクル目に、１．３（ｒビット入力）
から（１サイクル目に）入力されたデータＡ2r〜Ａ3r-1
と、２．３（ｒビット入力）から（１サイクル目に）入
力されたデータＢ2r〜Ｂ3r-1が、変換回路１のｏｕｔ
（ｒビット出力）及び変換回路２のｏｕｔ（ｒビット出
力）から出力される。 ： ：
【０００８】ｐ＋１サイクル目に、１．ｐ（ｒビット入
力）から（１サイクル目に）入力されたデータＡ(p-1)r
〜Ａpr-1と、２．ｐ（ｒビット入力）から（１サイクル
目に）入力されたデータＢ(p-1)r〜Ｂpr-1が、変換回路
１のｏｕｔ（ｒビット出力）及び変換回路２のｏｕｔ
（ｒビット出力）から出力される。
【０００９】従って１サイクル目のみセレクタ３を０側
にしておくことにより、ｒビット加算器４で２サイクル
目に：１．１と２．１との加算（図９参照）を行い、０
ビット目〜ｒ−１ビット目の値及びｒビット目への桁上
げを求める。０ビット目〜ｒ−１ビット目の値はパラレ
ル／シリアル変換器６を介して６．１から出力端子Ｏ0
〜Ｏr-1 へ出力される。そして、ｒビット目への桁上げ
値は、単位遅延素子（レジスタ）５に格納される。
【００１０】３サイクル目に：１．２と２．２とレジス
タ５に格納されているｒビット目への桁上げ値の加算
（図９参照）を行い、ｒビット目〜２ｒ−１ビット目の
値及び２ｒビット目への桁上げを求める。ｒビット目〜
２ｒ−１ビット目の値はパラレル／シリアル変換器６を
介して６．２から出力端子Ｏr〜Ｏ2r-1へ出力される。
そして、２ｒビット目への桁上げ値は、レジスタ５に格
納される。
【００１１】４サイクル目に：１．３と２．３とレジス
タ５に格納されている２ｒビット目への桁上げ値の加算
（図９参照）を行い、２ｒビット目〜３ｒ−１ビット目
の値及び３ｒビット目への桁上げを求める。２ｒビット
目〜３ｒ−１ビット目の値は変換器６を介して６．３か
ら出力端子Ｏ2r〜Ｏ3r-1へ出力される。そして、３ｒビ
ット目への桁上げ値は、レジスタ５に格納される。 ： ：
【００１２】ｐ＋１サイクル目に：１．ｐと２．ｐとレ
ジスタ５に格納されている（ｐ−１）ｒビット目への桁
上げ値の加算（図９参照）を行い、（ｐ−１）ｒビット
目〜ｐｒ−１ビット目の値及びｐｒビット目への桁上げ
を求める。（ｐ−１）ｒビット目〜ｐｒ−１ビット目の
値は変換器６を介して６．ｐから出力端子Ｏ(p-1)r〜Ｏ
pr-1へ出力される。なおｐｒビット目への桁上げ値は無
視する。
【００１３】このように、ｐｒビットの加算をｒビット
毎にｒビット加算器で順次加算していくことにより、す
なわちｐｒビット加算器でなく、ｒビット加算器で済む
ことにより、回路規模が小さくなる。なお図８の太線は
ｒビットのバス線を示す。
【００１４】しかし、図８の回路構成では、回路規模が
小さくなるという利点があるものの、ｒビット加算器を
ｐ重の時分割多重処理で使用しているため、処理速度が
遅いという欠点があった。またこの回路構成は、ｐｒビ
ット加算器でなくｒビット加算器で済むことにより回路
規模がある程度小さくなるという利点があるものの、パ
ラレル／シリアル変換回路及びシリアル／パラレル変換
回路を合計３個持たなくてはいけなく、もっと回路規模
を小さくしたいという要望に答えられなかった。さらに
この回路構成では、ｒビット加算器をｐ重の時分割多重
処理で使用しているため処理速度が遅いという欠点があ
った。
【００１５】
【発明が解決しようとする課題】解決しようとする問題
点は、処理速度が遅く、また回路規模を充分に小さくす
ることができないというものである。
【００１６】
【課題を解決するための手段】本発明による第１の手段
は、パラレルに入力されてくる複数の入力データを加算
して、その加算結果をパラレルに出力する加算回路にお
いて、各入力データを複数のグループに分け、各グルー
プ毎にパラレル／シリアル変換器１０、２０、１１、２
１を介して加算器４０、４１により加算し、下位グルー
プからの桁上げを別の加算器８１により加算を行い、こ
の加算結果をシリアル／パラレル変換器６０、６１を介
して出力することを特徴とする加算回路である。
【００１７】本発明による第２の手段は、パラレルに入
力されてくるｎ個の入力データを加算して、その加算結
果をパラレルに出力する加算回路において、上記入力デ
ータの内ｎ−１個の入力データをそれぞれｎ−１個のパ
ラレル／シリアル変換器１を介して、残りの１個の入力
データを１個のシフトレジスタ７を介して、加算器４に
入力し、上記加算器により加算し、加算結果を上記シフ
トレジスタ７に入力し、上記シフトレジスタから加算結
果をパラレルに出力することを特徴とする加算回路であ
る。
【００１８】本発明による第３の手段は、パラレルに入
力されてくるｎ個の入力データを加算して、その加算結
果をパラレルに出力する加算回路において、各入力デー
タを複数のグループに分け、上記入力データの内ｎ−１
個の入力データは各グループ毎にパラレル／シリアル変
換器１０、１１を介して、残りの１個の入力データは各
グループ毎に第１のシフトレジスタ７０、７１を介し
て、第１の加算器４０、４１に入力し、上記第１の加算
器により加算し、下位グループからの桁上げを第２のシ
フトレジスタ１７０と第２の加算器１４０により加算を
行い、第２のシフトレジスタを介してパラレル出力する
ことを特徴とする加算回路である。
【００１９】
【作用】これによれば、入力データをｍ個のグループに
分け各グループ毎に加算を行い、その加算結果に対し下
位グループからの桁上げを別の加算器により加算を行う
ことにより、従来よりもさらに処理速度を高速化でき
る。また入力段にある１つのパラレル／シリアル変換回
路と、出力段にあるシリアル／パラレル変換回路を、１
つのシフトレジスタで兼用することにより、回路をより
小さくできる。
【００２０】
【実施例】本発明の実施例を図１に記す。なお図１はｍ
＝２の場合である。この図において、パラレル／シリア
ル変換回路１０、２０、セレクタ３０、ｒビット加算器
４０、及びレジスタ５０と、パラレル／シリアル変換回
路１１、２１、セレクタ３１、ｒビット加算器４１、及
びレジスタ５１の構成は、それぞれ従来（図８）とほぼ
同じなので、説明は省略する。ただ１つ従来と違う点
は、従来はパラレル／シリアル変換回路に取り込んだデ
ータｐｒビットを、ｒビットずつｐサイクルかけて出力
して、その出力データをｒビット加算器でｐサイクルか
けて加算を行っていたのに対し、この例（図１）では、
各パラレル／シリアル変換回路にはｐｒ／２ビットしか
取り込まず、ｒビットずつｐ／２サイクルかけて出力し
て、その出力データをｒビット加算器でｐ／２サイクル
かけて加算を行っている点である。
【００２１】従って、従来ｐ重の時分割多重処理で、即
ちｐサイクルかけて処理していたのに対し、この例で
は、ｐ／２重の時分割多重処理で、即ちｐ／２サイクル
かけて処理しているので、従来の２倍の高速処理が可能
となる。
【００２２】すなわち、パラレル／シリアル変換回路１
０、２０、セレクタ３０、ｒビット加算器４０、及びレ
ジスタ５０で入力データＡの下位側＝（Ａ(p/2)r-1〔Ｍ
ＳＢ〕，Ａ(p/2)r-2，・・・Ａ1,Ａ0 〔ＬＳＢ〕）及び
Ｂの下位側＝（Ｂ(p/2)r-1〔ＭＳＢ〕，Ｂ(p/2)r-2，・
・・Ｂ1,Ｂ0 〔ＬＳＢ〕）の加算を行い、その加算結果
を順次ｒビットずつ加算器４０の和出力（Ｓ）から出力
していく。
【００２３】また、パラレル／シリアル変換回路１１、
２１、セレクタ３１、ｒビット加算器４１、及びレジス
タ５１で入力データＡの上位側＝（Ａpr-1〔ＭＳＢ〕，
Ａpr -2，・・・Ａ(p/2)r+1，Ａ(p/2)r〔ＬＳＢ〕）及び
Ｂの上位側＝（Ｂpr-1〔ＭＳＢ〕，Ｂpr-2，・・・Ｂ
(p/2)r+1，Ｂ(p/2)r〔ＬＳＢ〕）の加算を行い、その加
算結果を順次ｒビットずつ加算器４１の和出力（Ｓ）か
ら出力していく。
【００２４】しかし、これらの加算がｐ／２サイクルか
けて行われた時点で、下位側から上位側への、即ち（ｐ
／２）ｒビット目への桁上げ（キャリ）が加算器４０の
桁上げ出力（Ｃｏ）から出力されており、このキャリを
上位側に、即ち（ｐ／２）ｒビット目に加算しなくては
いけない。
【００２５】そこで、このキャリをレジスタ５０及びセ
レクタ９１を介してｒビット加算器８１で加算する様に
している。また、このキャリがレジスタ５０及びセレク
タ９１を介して加算器８１に入力されるよりも、ｐ／２
サイクル以前に加算器４１から（ｐ／２）ｒビット目の
和出力が出力されているので、このキャリの加算器８１
への入力タイミングと合わせるために、加算器４１の和
出力はｐ／２サイクル遅延回路７１を介して加算器８１
に入力している。
【００２６】従って、加算器８１で、まず、加算器４１
で計算された（ｐ／２）ｒ〜（ｐ／２＋１）ｒ−１ビッ
ト目の和出力と、加算器４０で計算された（ｐ／２）ｒ
ビット目への桁上げ出力（キャリ）をレジスタ５０及び
セレクタ９１を介した値との加算（図２参照）が行わ
れ、（ｐ／２）ｒ〜（ｐ／２＋１）ｒ−１ビット目の値
及び（ｐ／２＋１）ｒビット目への桁上げを求める。な
お（ｐ／２）ｒ〜（ｐ／２＋１）ｒ−１ビット目の値は
シリアル／パラレル変換回路６１を介して出力端子Ｏ
(p/2)r〜Ｏ(p/2+1)r-1へ出力される。そして、（ｐ／２
＋１）ｒビット目への桁上げ値は、レジスタ１０１に格
納される。
【００２７】次の時刻には、加算器４１で計算された
（ｐ／２＋１）ｒ〜（ｐ／２＋２）ｒ−１ビット目の和
出力と、レジスタ１０１に格納されている（ｐ／２＋
１）ｒビット目への桁上げ値をセレクタ９１を介した値
との加算（図２参照）が行われ、（ｐ／２＋１）ｒ〜
（ｐ／２＋２）ｒ−１ビット目の値及び（ｐ／２＋２）
ｒビット目への桁上げを求める。なお（ｐ／２＋１）ｒ
〜（ｐ／２＋２）ｒ−１ビット目の値は変換回路６１を
介して出力端子Ｏ(p/2+1)r〜Ｏ(p/2+2)r-1へ出力され
る。そして、（ｐ／２＋２）ｒビット目への桁上げ値
は、レジスタ１０１に格納される。
【００２８】さらにその次の時刻には、加算器４１で計
算された（ｐ／２＋２）ｒ〜（ｐ／２＋３）ｒ−１ビッ
ト目の和出力と、レジスタ１０１に格納されている（ｐ
／２＋２）ｒビット目への桁上げ値をセレクタ９１を介
した値との加算（図２参照）が行われ、（ｐ／２＋２）
ｒ〜（ｐ／２＋３）ｒ−１ビット目の値及び（ｐ／２＋
３）ｒビット目への桁上げを求める。なお（ｐ／２＋
２）ｒ〜（ｐ／２＋３）ｒ−１ビット目の値は変換回路
６１を介して出力端子Ｏ(p/2+2)r〜Ｏ(p/2+3)r-1へ出力
される。そして、（ｐ／２＋３）ｒビット目への桁上げ
値は、レジスタ１０１に格納される。以下、同様にして
ｐｒ−１ビット目まで求まる。
【００２９】かくして、変換回路６１からは加算結果の
内（ｐ／２）ｒ〜ｐｒ−１ビット目の値が出力される。
また、下位側（０〜（ｐ／２）ｒ−１ビット目）の出力
である加算器４０の和出力は、変換回路６１からの上位
側の出力タイミングと合わせるためにｐ／２サイクル遅
延回路７０を介してシリアル／パラレル変換回路６０に
入力している。図１の太線は、ｒビットのバス線を示
す。
【００３０】今、２つのデータ（Ａ、Ｂ）の加算の場合
について、本発明を適用した例を示したが一般にｎ個の
データの加算の場合には、各データを上位側と下位側に
分け、それぞれ、パラレル／シリアル変換回路にてｒビ
ット毎に順次加算器に供給していけば良い。ただし、こ
の場合は、加算器では図３に示す加算を行うことにな
る。さらに、各入力データを上位側と下位側の２つに分
けるのではなく、３つ以上のグループに分けることも可
能である。
【００３１】こうして上述の装置によれば、入力データ
をｍ個のグループに分け各グループ毎に加算を行い、そ
の加算結果に対し下位グループからの桁上げを別の加算
器により加算を行うことにより、従来よりもさらに処理
速度を高速化できるものである。
【００３２】さらに本発明の他の実施例を図４に記す。
なおこの実施例の説明に先立って、図４で使用されてい
るシフトレジスタについての説明する。このシフトレジ
スタの実際の回路構成を図５のＡ、Ｂ、Ｃを用いて説明
する。すなわち図４では、図５のＡのように書いてある
が、実際には例えば同図のＢあるいは同図のＣの構成を
している。図５のＡ、Ｂ、Ｃの太線は、ｒビットのバス
線を示す。
【００３３】即ち、図５のＢに示すパラレルロード入力
端子Ｉ1 〜Ｉk （図４ではｋ＝ｐ）から、それぞれｒビ
ットのデータ（合計ｋｒビット）が単位遅延素子（レジ
スタ）２ｂ11〜２ｂ1kにセレクタ２ｂ21〜２ｂ2kを介し
て格納される。このセレクタの制御は、セレクタ制御回
路により行われる。セレクタ２ｂ21〜２ｂ2kは連動して
切れ代わる（データＩ1 〜Ｉk を取り込んだ後は、セレ
クタ２ｂ21〜２ｂ2kはそれぞれレジスタ２ｂ12〜２ｂ1k
出力及びｉｎ側にする）。従って、単位時間（１サイク
ル間）たつと、レジスタ２ｂ11に格納されていたデータ
Ｉ1 がシリアル出力端子ｏｕｔより出力され、同時に、
レジスタ２ｂ12〜２ｂ1kに格納されていたデータＩ2 〜
Ｉk はレジスタ２ｂ11〜２ｂ1k-1に格納され、さらにシ
リアル入力端子ｉｎから入力されてきたｒビットのデー
タ（ｉｎ1とする）が２ｂ1kに格納される。
【００３４】さらに、単位時間（１サイクル間）たつと
レジスタ２ｂ11に格納されていたデータＩ2 がシリアル
出力端子ｏｕｔより出力され、同時に、レジスタ２ｂ12
〜２ｂ1kに格納されていたデータＩ3 〜Ｉk 及びｉｎ1
はレジスタ２ｂ11〜２ｂ1k-1に格納され、さらにシリア
ル入力端子ｉｎから入力されてきたｒビットのデータ
（ｉｎ2 とする）がレジスタ２ｂ1kに格納される。
【００３５】以下、同様の操作が行われ、順次データＩ
3 、Ｉ4 、．．．Ｉk がシリアル出力端子ｏｕｔより出
力され、同時に、シリアル入力端子ｉｎから入力されて
きたｒビットのデータ（ｉｎ3 〜ｉｎk ）がレジスタ２
ｂ13〜２ｂ1kに格納される。
【００３６】そして、データＩ1 〜Ｉk がシリアル出力
端子ｏｕｔより出力され終り、データｉｎ1 〜ｉｎk が
レジスタ２ｂ11〜２ｂ1kに格納された時点でパラレル出
力端子ＯＯ1 〜ＯＯk からデータを取り出すことにより
ｉｎ1 〜ｉｎk がパラレルに出力される。
【００３７】また、図５のＣにおいては、パラレルロー
ド入力端子Ｉ1〜Ｉk から入力されてきたデータをスイ
ッチ３ｂ21〜３ｂ2kをｏｎすることにより、ｒビットの
データを記憶するメモリ素子３ｂ11〜３ｂ1kに格納す
る。スイッチ３ｂ21〜３ｂ2kの制御は、スイッチ制御回
路により行われる。スイッチ３ｂ21〜３ｂ2kは連動して
切れ代わる。なおデータＩ1 〜Ｉk を取り込んだ後は、
スイッチ３ｂ21〜３ｂ2kはｏｆｆする。
【００３８】単位時間（１サイクル間）たつと、スイッ
チ３ｂ41をｏｎすることにより、メモリ素子３ｂ11に格
納されていたデータＩ1 がシリアル出力端子ｏｕｔより
出力され、同時に、スイッチ３ｂ31をｏｎすることによ
り、シリアル入力端子ｉｎから入力されてきたデータ
（ｉｎ1 とする）がメモリ素子３ｂ11に格納される。
【００３９】さらに、単位時間（１サイクル間）たつ
と、スイッチ３ｂ42をｏｎすることにより、メモリ素子
３ｂ12に格納されていたデータＩ2 がシリアル出力端子
ｏｕｔより出力され、同時に、スイッチ３ｂ32をｏｎす
ることにより、シリアル入力端子ｉｎから入力されてき
たデータ（ｉｎ2 とする。）がメモリ素子３ｂ12に格納
される。
【００４０】以下、同様の操作が行われ、順次データＩ
3 、Ｉ4 、・・・Ｉk がシリアル出力端子ｏｕｔより出
力され、同時に、シリアル入力端子ｉｎから入力されて
きたｒビットのデータ（ｉｎ3 〜ｉｎk ）がメモリ素子
３ｂ13〜３ｂ1kに格納される。
【００４１】そして、データＩ1 〜Ｉk がシリアル出力
端子ｏｕｔより出力され終り、ｉｎ 1 〜ｉｎk がメモリ
素子３ｂ11〜３ｂ1kに格納された時点でパラレル出力端
子ＯＯ1 〜ＯＯk からデータを取り出すことにより、ｉ
ｎ1 〜ｉｎk がパラレルに出力される。
【００４２】図５のＢ、図５のＣにおいて、注意して欲
しい点は、レジスタもしくはメモリ素子が合計ｋｒビッ
ト分しかないことであり、これは、パラレルにデータを
取り込んでシリアルに出力するパラレル／シリアル変換
回路と、同程度の回路規模である。なお、パラレル／シ
リアル変換回路もパラレルにデータを取り込むために、
合計ｋｒビット分のレジスタもしくはメモリ素子が必要
である。
【００４３】このように、本発明で用いているシフトレ
ジスタは、パラレルロード入力端子から入力されてきた
データをシリアル出力端子から順々に出力するととも
に、シリアル入力端子から入力されてきたデータをパラ
レル出力端子からパラレルに出力する回路のことをさし
ており、図５のＢ、図５のＣに限定されるものではな
い。
【００４４】そこで図４は、２入力データの加算の場合
である。入力データＡ＝（Ａpr-1〔ＭＳＢ〕，Ａpr-2，
・・・Ａ2,Ａ1,Ａ0 〔ＬＳＢ〕）については、従来と同
じくパラレル／シリアル変換回路を介してｒビット毎の
データに分けられ、ｒビット分ずつｒビット加算器４に
供給される。
【００４５】入力データＢ＝（Ｂpr-1〔ＭＳＢ〕，Ｂ
pr-2，・・・Ｂ2,Ｂ1,Ｂ0 〔ＬＳＢ〕）については、シ
フトレジスタ７のパラレルロード入力端子に入力され
ｒビット毎のデータに分けられ、ｒビット分ずつｒビッ
ト加算器４に供給される。これは、加算器４にしてみれ
ば、従来と全く同じデータが供給されていることにな
る。故に、従来と同じ加算をセレクタ３、加算器４、レ
ジスタ５で行っていくことになる。
【００４６】つまり、パラレル／シリアル変換回路１及
びシフトレジスタ７にＡ及びＢが取り込まれた時刻を、
１サイクル目とすれば、２サイクル目に、１．１（ｒビ
ット入力）から（１サイクル目に）入力されたデータＡ
0 〜Ａr-1 と、シフトレジスタ７のデータＩ1 （ｒビッ
ト入力）から（１サイクル目に）入力されたデータＢ 0
〜Ｂr-1 が、パラレル／シリアル変換回路１のｏｕｔ
（ｒビット出力）及びシフトレジスタ７のｏｕｔ（ｒビ
ット出力）から出力される。
【００４７】３サイクル目に、１．２（ｒビット入力）
から（１サイクル目に）入力されたデータＡr 〜Ａ2r-1
と、シフトレジスタ７のＩ2 （ｒビット入力）から（１
サイクル目に）入力されたデータＢr 〜Ｂ2r-1が、パラ
レル／シリアル変換回路１のｏｕｔ（ｒビット出力）及
びシフトレジスタ７のｏｕｔ（ｒビット出力）から出力
される。
【００４８】４サイクル目に、１．３（ｒビット入力）
から（１サイクル目に）入力されたデータＡ2r〜Ａ3r-1
と、シフトレジスタ７のＩ3 （ｒビット入力）から（１
サイクル目に）入力されたデータＢ2r〜Ｂ3r-1が、パラ
レル／シリアル変換回路１のｏｕｔ（ｒビット出力）及
びシフトレジスタ７のｏｕｔ（ｒビット出力）から出力
される。 ： ：
【００４９】ｐ＋１サイクル目に、１．ｐ（ｒビット入
力）から（１サイクル目に）入力されたデータＡ(p-1)r
〜Ａpr-1と、シフトレジスタ７のＩp （ｒビット入力）
から（１サイクル目に）入力されたデータＢ(p-1)r〜Ｂ
pr-1が、パラレル／シリアル変換回路１のｏｕｔ（ｒビ
ット出力）及びシフトレジスタ７のｏｕｔ（ｒビット出
力）から出力される。
【００５０】従って、１サイクル目のみセレクタ３を０
側にしておくことにより、ｒビット加算器４で２サイク
ル目に：１．１と２．１との加算を行い、０ビット目〜
ｒ−１ビット目の値及びｒビット目への桁上げを求め
る。０ビット目〜ｒ−１ビット目の値は、シフトレジス
タ７のシリアル入力端子ｉｎからシフトレジスタ７に取
り込まれる。そして、ｒビット目への桁上げ値は、単位
遅延素子（レジスタ）５に格納される。
【００５１】３サイクル目に：１．２と２．２とレジス
タ５に格納されているｒビット目への桁上げ値の加算を
行い、ｒビット目〜２ｒ−１ビット目の値及び２ｒビッ
ト目への桁上げを求める。ｒビット目〜２ｒ−１ビット
目の値は、シフトレジスタ７のシリアル入力端子ｉｎか
らシフトレジスタ７に取り込まれる。そして、２ｒビッ
ト目への桁上げ値は、レジスタ５に格納される。
【００５２】４サイクル目に１．３と２．３とレジスタ
５に格納されている２ｒビット目への桁上げ値の加算を
行い、２ｒビット目〜３ｒ−１ビット目の値及び３ｒビ
ット目への桁上げを求める。２ｒビット目〜３ｒ−１ビ
ット目の値は、シフトレジスタ７のシリアル入力端子ｉ
ｎからシフトレジスタ７に取り込まれる。そして、３ｒ
ビット目への桁上げ値は、レジスタ５に格納される。 ： ：
【００５３】ｐ＋１サイクル目に１．ｐと２．ｐとレジ
スタ５に格納されている（ｐ−１）ｒビット目への桁上
げ値の加算を行い、（ｐ−１）ｒビット目〜ｐｒ−１ビ
ット目の値及びｐｒビット目への桁上げを求める。（ｐ
−１）ｒビット目〜ｐｒ−１ビット目の値は、シフトレ
ジスタ７のシリアル入力端子ｉｎからシフトレジスタ７
に取り込まれる。なおｐｒビット目への桁上げ値は無視
する。
【００５４】このように、ｐｒビットの加算をｒビット
毎にｒビット加算器で順次加算していく。図４の太線は
ｒビットのバス線を示す。そして、加算結果（０〜ｐｒ
−１ビット目）が全てシフトレジスタ７に取り込まれた
時点でシフトレジスタ７のパラレル出力端子ＯＯ1 〜Ｏ
Ｏk からのデータを出力端子Ｏ1 〜Ｏpr-1から取り出す
ことにより、加算結果がパラレルに出力される。
【００５５】今、２つのデータ（Ａ、Ｂ）の加算の場合
について本発明を適用した例を示したが、一般にｎ個の
データの加算の場合には、各データをそれぞれ、ｎー１
個のパラレル／シリアル変換回路及び１個のシフトレジ
スタを介してｒビット毎に順次加算器に供給していけば
良い。ただし、この場合は、加算器では、上述の図３に
示す加算を行うことになる。さらに、各入力データを上
位側と下位側の２つに分けるのではなく、３つ以上のグ
ループに分けることも可能である。
【００５６】こうして上述の装置によれば、入力段にあ
る１つのパラレル／シリアル変換回路と、出力段にある
シリアル／パラレル変換回路を、１つのシフトレジスタ
で兼用することにより、回路をより小さくできるもので
ある。
【００５７】また、本発明の他の実施例を図６に記す。
なお図６はｍ＝２の場合である。また図６で使用されて
いるシフトレジスタは、例えば上述の図５のＡ、Ｂ、Ｃ
である。この図において、パラレル／シリアル変換回路
１０、シフトレジスタ７０、セレクタ３０、ｒビット加
算器４０、及びレジスタ５０と、パラレル／シリアル変
換回路１１、シフトレジスタ７１、セレクタ３１、ｒビ
ット加算器４１、及びレジスタ５１の構成はそれぞれ従
来（図８）とほぼ同じ同じなので、説明は省略する。た
だ１つ従来と違う点は、従来はパラレル／シリアル変換
回路及びシフトレジスタに取り込んだデータｐｒビット
を、ｒビットずつｐサイクルかけて出力して、その出力
データをｒビット加算器でｐサイクルかけて加算を行っ
ていたのに対し、この実施例（図６）では、各パラレル
／シリアル変換回路及びシフトレジスタにはｐｒ／２ビ
ットしか取り込まず、ｒビットずつｐ／２サイクルかけ
て出力して、その出力データをｒビット加算器でｐ／２
サイクルかけて加算を行っている点である。
【００５８】従って、従来ｐ重の時分割多重処理で、即
ちｐサイクルかけて処理していたのに対し、本発明で
は、ｐ／２重の時分割多重処理で、即ちｐ／２サイクル
かけて処理しているので、従来の２倍の高速処理が可能
となる。
【００５９】すなわち、パラレル／シリアル変換回路１
０、シフトレジスタ７０、セレクタ３０、ｒビット加算
器４０、及びレジスタ５０で入力データＡの下位側＝
（Ａ(p /2)r-1〔ＭＳＢ〕，Ａ(p/2)r-2，・・・Ａ1,Ａ0
〔ＬＳＢ〕）及びＢの下位側＝（Ｂ(p/2)r-1〔ＭＳ
Ｂ〕，Ｂ(p/2)r-2，・・・Ｂ1,Ｂ0 〔ＬＳＢ〕）の加算
を行い、その加算結果を順次ｒビットずつ加算器４０の
和出力（Ｓ）から出力していく。この加算結果、すなわ
ち加算器４０の和出力（Ｓ）からの出力結果はシフトレ
ジスタ７０に取り込まれ、シフトレジスタ７０のパラレ
ル出力端子からパラレルに出力される。
【００６０】また、パラレル／シリアル変換回路１１、
シフトレジスタ７１、セレクタ３１、ｒビット加算器４
１、及びレジスタ５１で入力データＡの上位側＝（Ａ
pr-1〔ＭＳＢ〕，Ａpr-2，・・・Ａ(p/2)r+1，Ａ(p/2)r
〔ＬＳＢ〕）及びＢの上位側＝（Ｂpr-1〔ＭＳＢ〕，Ｂ
pr-2，・・・Ｂ(p/2)r+1，Ｂ(p/2)r〔ＬＳＢ〕）の加算
を行い、その加算結果を順次ｒビットずつ加算器４１の
和出力（Ｓ）から出力していく。この加算結果、すなわ
ち加算器４１の和出力（Ｓ）からの出力結果はシフトレ
ジスタ７１に取り込まれ、シフトレジスタ７１のパラレ
ル出力端子からパラレルに出力される。
【００６１】しかし、これらの加算がｐ／２サイクルか
けて行われた時点即ちシフトレジスタ７０及び７１から
パラレルに出力さた時点で、下位側から上位側への、即
ち（ｐ／２）ｒビット目への桁上げ（キャリ）が加算器
４０の桁上げ出力（Ｃｏ）から出力されており、このキ
ャリを上位側に、即ち（ｐ／２）ｒビット目に加算しな
くてはいけない。
【００６２】そこで、このキャリをレジスタ１５０及び
セレクタ１３０を介してｒビット加算器１４０で加算す
る様にしている。つまり、上位側の加算結果であるシフ
トレジスタ７１のパラレル出力を、シフトレジスタ１７
０にパラレルロードして、ｒビットずつ加算器１４０に
供給し（ｐ／２）ｒビット目への桁上げ（キャリ）を加
算している。
【００６３】従って、加算器１４０で、まず、加算器４
１で計算された（ｐ／２）ｒ〜（ｐ／２＋１）ｒ−１ビ
ット目の和出力と、加算器４０で計算された（ｐ／２）
ｒビット目への桁上げ出力（キャリ）をレジスタ５０及
びセレクタ１３０を介した値との加算（図７参照）が行
われ、（ｐ／２）ｒ〜（ｐ／２＋１）ｒ−１ビット目の
値及び（ｐ／２＋１）ｒビット目への桁上げを求める。
また（ｐ／２）ｒ〜（ｐ／２＋１）ｒ−１ビット目の値
はシフトレジスタ１７０のシリアル入力端子ｉｎからシ
フトレジスタ１７０に取り込まれる。そして、（ｐ／２
＋１）ｒビット目への桁上げ値は、レジスタ１５０に格
納される。
【００６４】次の時刻には、加算器４１で計算された
（ｐ／２＋１）ｒ〜（ｐ／２＋２）ｒ−１ビット目の和
出力と、レジスタ１５０に格納されている（ｐ／２＋
１）ｒビット目への桁上げ値をセレクタ１３０を介した
値との加算（図７参照）が行われ、（ｐ／２＋１）ｒ〜
（ｐ／２＋２）ｒ−１ビット目の値及び（ｐ／２＋２）
ｒビット目への桁上げを求める。また（ｐ／２＋１）ｒ
〜（ｐ／２＋２）ｒ−１ビット目の値はシフトレジスタ
１７０のシリアル入力端子ｉｎからシフトレジスタ１７
０に取り込まれる。そして、（ｐ／２＋２）ｒビット目
への桁上げ値は、レジスタ１５０に格納される。
【００６５】さらにその次の時刻には、加算器４１で計
算された（ｐ／２＋２）ｒ〜（ｐ／２＋３）ｒ−１ビッ
ト目の和出力と、レジスタ１５０に格納されている（ｐ
／２＋２）ｒビット目への桁上げ値をセレクタ１３０を
介した値との加算（図７参照）が行われ、（ｐ／２＋
２）ｒ〜（ｐ／２＋３）ｒ−１ビット目の値及び（ｐ／
２＋３）ｒビット目への桁上げを求める。また（ｐ／２
＋２）ｒ〜（ｐ／２＋３）ｒ−１ビット目の値はシフト
レジスタ１７０のシリアル入力端子ｉｎからシフトレジ
スタ１７０に取り込まれる。そして、（ｐ／２＋３）ｒ
ビット目への桁上げ値は、レジスタ１５０に格納され
る。以下、同様にしてｐｒ−１ビット目まで求まる。
【００６６】さらに（ｐ／２）ｒ〜ｐｒ−１ビット目ま
で求まり、その結果がシフトレジスタ１７０に取り込ま
れた時点において、シフトレジスタ１７０のパラレル出
力端子からデータを取り出せば 「Ａ＋Ｂ」の加算結果
の内（ｐ／２）ｒ〜ｐｒ−１ビット目がパラレルに求ま
る。また、下位側（０〜（ｐ／２）ｒ−１ビット目）の
パラレル出力であるシフトレジスタ７０の出力は、シフ
トレジスタ１７０からの上位側の出力タイミングと合わ
せるためにｐ／２サイクル遅らせる必要がある。そのた
めに、レジスタ群１６０を介して出力させている。従っ
てレジスタ群１６０に供給するクロックは、レジスタ５
０、５１、１５０に供給するクロックのｐ／２倍の遅さ
のものである。図６の太線はｒビットのバス線を示す。
【００６７】今、２つのデータ（Ａ、Ｂ）の加算の場合
について 本発明を適用した例を示したが一般にｎ個の
データの加算の場合には、各データを上位側と下位側に
分け、それぞれ、ｎ−１個のパラレル／シリアル変換回
路及び１個のシフトレジスタを介してｒビット毎に順次
加算器に供給していけば良い。ただし、この場合は、加
算器では、上述の図３に示す加算を行うことになる。さ
らに、各入力データを上位側と下位側の２つに分けるの
ではなく、３つ以上のグループに分けることも可能であ
る。
【００６８】こうして上述の装置によれば、入力データ
をｍ個のグループに分け各グループ毎に加算を行い、そ
の加算結果に対し下位グループからの桁上げを別の加算
器により加算を行うことにより、従来よりもさらに処理
速度を高速化できるものである。また入力段にある１つ
のパラレル／シリアル変換回路と、出力段にあるシリア
ル／パラレル変換回路を、１つのシフトレジスタで兼用
することにより、回路をより小さくできるものである。
【００６９】
【発明の効果】この発明によれば、入力データをｍ個の
グループに分け各グループ毎に加算を行い、その加算結
果に対し下位グループからの桁上げを別の加算器により
加算を行うことにより、従来よりもさらに処理速度を高
速化できるようになった。また入力段にある１つのパラ
レル／シリアル変換回路と、出力段にあるシリアル／パ
ラレル変換回路を、１つのシフトレジスタで兼用するこ
とにより、回路をより小さくできるようになった。
【図面の簡単な説明】
【図１】本発明による加算回路の一例の構成図である。
【図２】その説明のための図である。
【図３】その説明のための図である。
【図４】本発明による加算回路の他の例の構成図であ
る。
【図５】その説明のための図である。
【図６】本発明による加算回路のさらに他の例の構成図
である。
【図７】その説明のための図である。
【図８】従来の加算回路のの構成図である。
【図９】その説明のための図である。
【符号の説明】
１０、２０、１１、２１ パラレル／シリアル変換回路 ３０、３１、９１ セレクタ ４０、４１、８１ ｒビット加算器 ５０、５１ レジスタ ７１ ｐ／２サイクル遅延回路

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 パラレルに入力されてくる複数の入力デ
    ータを加算して、その加算結果をパラレルに出力する加
    算回路において、 各入力データを複数のグループに分け、各グループ毎に
    パラレル／シリアル変換器を介して加算器により加算
    し、下位グループからの桁上げを別の加算器により加算
    を行い、この加算結果をシリアル／パラレル変換器を介
    して出力することを特徴とする加算回路。
  2. 【請求項２】 パラレルに入力されてくるｎ個の入力デ
    ータを加算して、その加算結果をパラレルに出力する加
    算回路において、 上記入力データの内ｎ−１個の入力データをそれぞれｎ
    −１個のパラレル／シリアル変換器を介して、残りの１
    個の入力データを１個のシフトレジスタを介して、加算
    器に入力し、上記加算器により加算し、加算結果を上記
    シフトレジスタに入力し、上記シフトレジスタから加算
    結果をパラレルに出力することを特徴とする加算回路。
  3. 【請求項３】 パラレルに入力されてくるｎ個の入力デ
    ータを加算して、その加算結果をパラレルに出力する加
    算回路において、 各入力データを複数のグループに分け、上記入力データ
    の内ｎ−１個の入力データは各グループ毎にパラレル／
    シリアル変換器を介して、残りの１個の入力データは各
    グループ毎に第１のシフトレジスタを介して、第１の加
    算器に入力し、上記第１の加算器により加算し、下位グ
    ループからの桁上げを第２のシフトレジスタと第２の加
    算器により加算を行い、第２のシフトレジスタを介して
    パラレル出力することを特徴とする加算回路。
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